JPS62192673A - 基板検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種半導体部品が取付けられた被検査基板の機
能を検査する基板検査装置に関する。

［従来技術］ 従来この種の基板検査装置においては、被検査基板の入
力端子及び所定の出力端子を検査システムと接続し、前
記入力端子にタイミングを取りながら入力信号を入力す
ると共に、その入力信号に応じた出力信号をタイミング
を取りながら逐一検出して各端子の良否を判定しており
、被検査基板の入出力動作のタイミングを考慮したソフ
トウェア及びハードウェアを必要としていた。例えば、
被検査基板の入力部分をその入力信号に対応した内容で
ドライブ可能なドライブ回路と、被検査基板の各出力信
号に対応した内容で検出する検出回路とで構成されるハ
ードウェアが必要であり、又ソフトウェアとしては、ド
ライブ回路を被検査基板の動作タイミングを考慮しなが
ら動作させると共に、そのドライブ入力に対応した各被
検査部からの出力信号をタイミングを取って検出回路で
検出するようにシーケンスを設定する必要があった。

［発明が解決しようとする問題点１ 上記のようにタイミングを取りながら被検査基板を動作
させその検出を行うものにおいては、基板の機能の複雑
化が著しい中で検査に要する時間が増加するだけでなく
、基板検査のためのハードウェア及びソフトウェアの製
作にも多大な時間と労力を要する等の問題点があった。

［発明の目的］ 本発明は上記の問題点を解消するものであり、基板の検
査システムを余分な時間を費やすことなく容易に製作で
きると共に、短時間で検査を行うことができる基板検査
装置を提供することを目的とする。

［問題点を解決するための手段］ 上記の目的を達成するために本発明においては、被検査
基板の入力端子にその基板を動作させる所定の信号を入
力するための入力手段が設けられると共に、被検査基板
の所定の出力端子に接続された検出手段により検出され
た各出力端子からの信号を記憶するための記憶手段が設
けられ、その記憶手段に記憶された各信号と各出力端子
に応じて予め決められた基準値とを比較してその出力信
号の良否を判別するための判別手段が設Ｃプられている
。

［作用］ 本発明は上記した構成により、入力手段により被検査基
板の入力端子に所定の信号が入力されて前記基板が動作
されると、その基板の所定の出力端子から出力される信
号が検出手段により検出されると共に、その検出された
各信号が前記入力信号のタイミングに拘らず全て記憶手
段により記憶され、その記憶された前記各出力信号の良
否が判別手段により判別されて基板の検査が行われる。

［実施例］ 以下に本発明を具体化した一実施例を図面に従って説明
する。

基板検査装置は、第１図に示すように、各種半導体部品
１３が取付けられた被検査基板１２を保持する治具１４
と、その治具１４の一側に配設されたマイクロコンピュ
ータ１６と、前記被検査基板１２の不良箇所等を表示す
るための表示装置（以下ＣＲ，Ｔと称す）１８と、前記
被検査基板１２の各被検査部における出力信号の期待値
等を設定するためのキーボード２０と、検査を開始する
ためのスタートスイッチ２２（第２図参照）、検査結果
の良状態を表示する良状態表示ランプ（以下ＯＫクラン
プ称す）２４及び不良状態を表示する不良状態表示ラン
プ（以下ＮＧクランプ称す）２５を有する操作ボックス
２６とより構成され、夫々テーブル１０上に載置されて
いる。

前記治具１４には、前記被検査基板１２に取付けられた
各種半導体部品の配置に応じてその入力端子及び検査す
べき所定の出力端子に接触可能な複数の導電性のピン１
１が上方へ突出して設けられると共に、前記被検査基板
１２が収納される製品としてのフロッピーディスクドラ
イブ装置本体（以下ＦＤＤ本体と称す）２８が収納され
ている。

そのＦＤＤ本体２８内に取付けられたヘッド及びヘッド
移動用モータ（図示せず）等には、前記被検査基板１２
の所定の入出力端子に接触されるピン１１が接続されて
いる。

第２図に示すように、前記被検査基板１２の起動信号入
力端子に接触されるピン１１はマイクロコンピュータ１
６に接続され、また、その各出力端子に接触されるピン
１１は、出力される信号の種類に応じた各記憶回路３０
．３５を介してマイクロコンピュータ１６に接続されて
いる。すなわち、被検査基板１２の所定の出力端子から
出力される信号がデジタル信号の場合には、その出力端
子に接触されるピン１１は、第３図に示すように、バッ
ファ３１及びラッチ回路３２（第３図参照）で構成され
るデジタル信号記憶回路３０に接続されている。また、
前記出力端子から出力される信号がアナログ信号の場合
には、その出力端子に接触されるピンは、前記アナログ
信号のピーク電圧値を保持して出力するピークホールド
回路３６に接続され、そのピークホールド回路３６の出
力端子はコンパレータとしてのオペアンプ３７の子端子
及びオペアンプ３８の一端子に接続されている（第４図
参照）。更に、そのオペアンプ３７，３８の各出力端子
は、夫々バッファ３９．４０を介してラッチ回路４１．
４２に接続され、前記ピークホールド回路３６及びオペ
アンプ３７．３８と共にアナログ信号記憶回路３５を構
成している。

前記オペアンプ３７の一端子及びオペアンプ３８の子端
子は夫々マイクロコンピュータ１６に接続されており、
その各端子には前記ピーク電圧値の良否を判定するため
にキーボード２０より設定される上限電圧値及び下限電
圧値が入力される。

そして、前記ピーク電圧値が設定上限電圧値より大ぎい
時にはオペアンプ３７からハイ（Ｈ）の信号が出力され
てバッフ１３９を介してラッチ回路４１にラッチされ、
前記ピーク電圧値が設定下限電圧値より小ざい時にはオ
ペアンプ３８からハイ（Ｈ）の信号が出力されてバッフ
ァ４０を介してラッチ回路４２にラッチされるように構
成されており、前記各設定電圧値の範囲内であればロー
（Ｌ）の信号がラッチされる。

また、前記ＣＲＴ１８及び操作ボックス２６のスタート
スイッチ２２．ＯＫクランプ４．ＮＧクランプ５は、夫
々マイクロコンピュータ１６に接続されている。

前記マイクロコンピュータ１６は、中央演算処理装置（
以下ＣＰＵと称す）４４と、制御プログラム等の各種デ
ータが記憶されたメモリ４６とより構成されている。

本実施例は以上のように構成されており、次にその作用
を第５図に示すフローチャートに従って説明する。

まず、基板検査のために、電源スィッチ（図示せず）が
投入され、被検査基板１２の各出力端子からピン１１を
介して出力されるべき信号が各ピン番号に対してキーボ
ード２０より夫々設定される。すなわち、各ピン番号に
対してデジ、タル信号かアナ９グ信号かが設定され、更
にその信号がデジタル信号の場合、出力されるべき信号
がハイ（Ｈ）かロー（Ｌ）かが選択されてキーボード２
０より入力され、アナログ信号の場合、出力されるべき
信号のピーク電圧値の許容範囲として上限電圧値及び下
限電圧値若しくはそのいずれか一方がキーボード２０よ
り入力されて夫々期待値が設定される。

このようにして、検査すべき各出力端子に接触されるピ
ン番号に応じた信号の種類及びその期待値が全て設定さ
れた後、治具１４の基板保持位置に被検査基板１２がセ
ットされる。

一方、前記電源スィッチ（図示せず）の投入に伴ってＣ
ＰＵ４４はステップＳ１を実行し、操作ボックス２６の
スタートスイッチ２２が投入されたかどうかの確認を行
う。

ここで、スタートスイッチ２２が投入されると、ステッ
プＳ２を実行し、各バッファ３１，３９゜４０を全てク
リアする。

次にステップＳ３を実行し、ＦＤＤ本体２８内に収納さ
れたフロッピーディスク（図示せず）に予め決められた
所定のデータを書き込むための入力信号と前記フロッピ
ーディスクからデータを読み出すための入力信号とを夫
々所定時間ずらして被検査基板１２の起動信号入力端子
に出力し、被検査基板１２及びＦＤＤ本体２８内のヘッ
ド及び各モータ等を作動させる。この時、それらの作動
に応じて各出力端子から出力される信号は、デジタル信
号の場合にはバッファ３１を介してラッチ回路３２によ
りラッチされる。また、前記信号がアナログ信号の場合
にはピークホールド回路３６においてそのピーク電圧値
が保持されて、その出力値がオペアンプ３７の子端子及
びオペアンプ３８の一端子に入力される。この時、前記
出力値が設定上限電圧値より大きい場合には、オペアン
プ３７からＨの信号が出力され、前記出力値が設定下限
電圧値より小さい場合には、オペアンプ３８からＨの信
号が出力される。更に、前記オペアンプ３７．３８から
出力された信号はバッファ３９゜４０を介してラッチ回
路４１．４２によりラッチされる。

以上のようにして被検査基板１２の所定の出力゛　端子
から出力された全ての信号か各ラッチ回路３２．４１．
４２にラッチされると、ＣＰＵ４４はステップＳ４を実
行し、ピン番号順に各出力信号の検査を行うようにピン
番号を指定する。

次にステップＳ５を実行し、検査しようとする出力端子
の信号がアナログ信号かデジタル信号かの判定を行う。

前記ステップＳ５において前記出力端子の信号がアナロ
グ信号であると判定された場合には、ＣＰ、Ｕ４４は次
にステップＳ６を実行し、ピン番号に応じたラッチ回路
４１．４２にラッチされた信号が夫々Ｌか否か、すなわ
ち設定電圧値の範囲内にあるか否かを判定する。

前記ステップＳ６においてラッチされた信号がＬである
と判定すると、次にステップ３１０を実行するが、ステ
ップＳ６においてラッチされた信号のいずれか１つがＨ
であると判定すると、ステップＳ７を実行しピン番号及
びラッチ回路４１゜４２に応じたエラーフラグを立てた
後、ステップＳＩＯを実行する。

前記ステップＳ５において前記出力端子の信号がデジタ
ル信号であると判定した場合には、ＣＰＵ４４はステッ
プＳ８を実行し、ピン番号に応じたラッチ回路３２にラ
ッチされた信号が予め決められた期待値と同じか否かを
判定する。

前記ステップＳ８において期待値と同じと判定すると、
次にステップＳＩＯを実行するが、期待値と異なると判
定した時には、ステップＳ９を実行しピン番号に応じた
エラーフラグを立てた後、ステップＳＩＯを実行する。

その後、ステップＳ１０において所定の出力端子の検査
が全て終了したか否かの判定を行い、終了されていない
と判定すると、前記ステップＳ４から次のピン番号の検
査を引続き行う。

前記ステップＳＩＯにおいて全ての検査を終了したと判
定すると、ステップＳ１１を実行し、各ピン番号に対し
てエラーフラグが一本でも立っているか否かを判定する
ことにより不良部分があるか否かを判定する。

前記ステップＳ１１において不良部分がないと判定する
と、ステップＳ１２を実行し、操作ボックス２６のＯＫ
クランプ４を表示して検査を終了する。

また、前記ステップＳ１１において不良部分が１箇所で
もあると判定すると、ステップＳ１３を実行してＣＲＴ
１８に不良と判定された出力端子に接触されたピン番号
に対してアナログ信号かデジタル信号かを表示すると共
に、デジタル信号の場合には出力された信号をＨかして
表示し、アナログ信号の場合にはラッチ回路４１．４２
のどちら側にＨの信号がラッチされているかに基づいて
出力値が設定上限電圧値より大きいのか設定下限電圧値
より小ざいのかを表示し、更に操作ボックス２６のＮＧ
クランプ５を表示させて検査を終了する。

尚、本実施例においては、ＦＤＤに収納される基板１２
を検査する場合について説明したか、本発明はこれに限
るものではなく、プリンターや各種電気製品等に収納さ
れる基板の形状に応じてピン１１を適宜製作することに
より各種基板の検査に利用できるものである。

［発明の効果］ 以上詳述したように本発明においては、被検査基板の所
定の出力端子から出力される信号を入力信号のタイミン
グに拘らず全て記憶させた後、その信号の良否を順に判
別するようにしたため、入出力信号のタイミングを考慮
したソフトウェア及びハードウェアを必要とけず、検査
システムを容易に製作することができると共に、短時間
で検査を行うことができる効果を有する。

【図面の簡単な説明】

第１図は本発明を具体化した一実施例の全体構成図、第
２図は回路構成を示すブロック図、第３図はデジタル信
号記憶回路の構成を説明するためのブロック図、第４図
はアナログ信号記憶回路の構成を説明するためのブロッ
ク図、第５図は作用を説明するためのフローチャートで
おる。 図中、１１はピン、１２は被検査基板、１３は半導体部
品、１６はマイクロコンピュータ、３０はデジタル信号
記憶回路、３５はアナログ信号記憶回路である。

Claims (1)

1. 【特許請求の範囲】 １、各種半導体部品（１３）が取付けられた被検査基板
   （１２）の機能を検査する基板検査装置において、 前記被検査基板（１２）の入力端子にその基板（１２）
   を動作させる所定の信号を入力するための入力手段（１
   ６）と、 前記被検査基板（１２）の所定の出力端子に接続され、
   その出力端子から出力される信号を検出するための検出
   手段（１１）と、 その検出手段により検出された各出力端子からの信号を
   前記入力手段（１６）から入力される信号のタイミング
   に拘らず全て記憶するための記憶手段（３０、３５）と
   、 その記憶手段（３０、３５）に記憶された各信号と各出
   力端子に応じて予め決められた基準値とを比較してその
   出力信号の良否を判別するための判別手段（１６）と を備えていることを特徴とする基板検査装置。