JPS62192673A - 基板検査装置 - Google Patents
基板検査装置Info
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- JPS62192673A JPS62192673A JP61034755A JP3475586A JPS62192673A JP S62192673 A JPS62192673 A JP S62192673A JP 61034755 A JP61034755 A JP 61034755A JP 3475586 A JP3475586 A JP 3475586A JP S62192673 A JPS62192673 A JP S62192673A
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- 239000000758 substrate Substances 0.000 title abstract description 11
- 238000007689 inspection Methods 0.000 claims abstract description 18
- 238000012360 testing method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000000872 buffer Substances 0.000 description 7
- 230000002950 deficient Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004886 head movement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は各種半導体部品が取付けられた被検査基板の機
能を検査する基板検査装置に関する。
能を検査する基板検査装置に関する。
[従来技術]
従来この種の基板検査装置においては、被検査基板の入
力端子及び所定の出力端子を検査システムと接続し、前
記入力端子にタイミングを取りながら入力信号を入力す
ると共に、その入力信号に応じた出力信号をタイミング
を取りながら逐一検出して各端子の良否を判定しており
、被検査基板の入出力動作のタイミングを考慮したソフ
トウェア及びハードウェアを必要としていた。例えば、
被検査基板の入力部分をその入力信号に対応した内容で
ドライブ可能なドライブ回路と、被検査基板の各出力信
号に対応した内容で検出する検出回路とで構成されるハ
ードウェアが必要であり、又ソフトウェアとしては、ド
ライブ回路を被検査基板の動作タイミングを考慮しなが
ら動作させると共に、そのドライブ入力に対応した各被
検査部からの出力信号をタイミングを取って検出回路で
検出するようにシーケンスを設定する必要があった。
力端子及び所定の出力端子を検査システムと接続し、前
記入力端子にタイミングを取りながら入力信号を入力す
ると共に、その入力信号に応じた出力信号をタイミング
を取りながら逐一検出して各端子の良否を判定しており
、被検査基板の入出力動作のタイミングを考慮したソフ
トウェア及びハードウェアを必要としていた。例えば、
被検査基板の入力部分をその入力信号に対応した内容で
ドライブ可能なドライブ回路と、被検査基板の各出力信
号に対応した内容で検出する検出回路とで構成されるハ
ードウェアが必要であり、又ソフトウェアとしては、ド
ライブ回路を被検査基板の動作タイミングを考慮しなが
ら動作させると共に、そのドライブ入力に対応した各被
検査部からの出力信号をタイミングを取って検出回路で
検出するようにシーケンスを設定する必要があった。
[発明が解決しようとする問題点1
上記のようにタイミングを取りながら被検査基板を動作
させその検出を行うものにおいては、基板の機能の複雑
化が著しい中で検査に要する時間が増加するだけでなく
、基板検査のためのハードウェア及びソフトウェアの製
作にも多大な時間と労力を要する等の問題点があった。
させその検出を行うものにおいては、基板の機能の複雑
化が著しい中で検査に要する時間が増加するだけでなく
、基板検査のためのハードウェア及びソフトウェアの製
作にも多大な時間と労力を要する等の問題点があった。
[発明の目的]
本発明は上記の問題点を解消するものであり、基板の検
査システムを余分な時間を費やすことなく容易に製作で
きると共に、短時間で検査を行うことができる基板検査
装置を提供することを目的とする。
査システムを余分な時間を費やすことなく容易に製作で
きると共に、短時間で検査を行うことができる基板検査
装置を提供することを目的とする。
[問題点を解決するための手段]
上記の目的を達成するために本発明においては、被検査
基板の入力端子にその基板を動作させる所定の信号を入
力するための入力手段が設けられると共に、被検査基板
の所定の出力端子に接続された検出手段により検出され
た各出力端子からの信号を記憶するための記憶手段が設
けられ、その記憶手段に記憶された各信号と各出力端子
に応じて予め決められた基準値とを比較してその出力信
号の良否を判別するための判別手段が設Cプられている
。
基板の入力端子にその基板を動作させる所定の信号を入
力するための入力手段が設けられると共に、被検査基板
の所定の出力端子に接続された検出手段により検出され
た各出力端子からの信号を記憶するための記憶手段が設
けられ、その記憶手段に記憶された各信号と各出力端子
に応じて予め決められた基準値とを比較してその出力信
号の良否を判別するための判別手段が設Cプられている
。
[作用]
本発明は上記した構成により、入力手段により被検査基
板の入力端子に所定の信号が入力されて前記基板が動作
されると、その基板の所定の出力端子から出力される信
号が検出手段により検出されると共に、その検出された
各信号が前記入力信号のタイミングに拘らず全て記憶手
段により記憶され、その記憶された前記各出力信号の良
否が判別手段により判別されて基板の検査が行われる。
板の入力端子に所定の信号が入力されて前記基板が動作
されると、その基板の所定の出力端子から出力される信
号が検出手段により検出されると共に、その検出された
各信号が前記入力信号のタイミングに拘らず全て記憶手
段により記憶され、その記憶された前記各出力信号の良
否が判別手段により判別されて基板の検査が行われる。
[実施例]
以下に本発明を具体化した一実施例を図面に従って説明
する。
する。
基板検査装置は、第1図に示すように、各種半導体部品
13が取付けられた被検査基板12を保持する治具14
と、その治具14の一側に配設されたマイクロコンピュ
ータ16と、前記被検査基板12の不良箇所等を表示す
るための表示装置(以下CR,Tと称す)18と、前記
被検査基板12の各被検査部における出力信号の期待値
等を設定するためのキーボード20と、検査を開始する
ためのスタートスイッチ22(第2図参照)、検査結果
の良状態を表示する良状態表示ランプ(以下OKクラン
プ称す)24及び不良状態を表示する不良状態表示ラン
プ(以下NGクランプ称す)25を有する操作ボックス
26とより構成され、夫々テーブル10上に載置されて
いる。
13が取付けられた被検査基板12を保持する治具14
と、その治具14の一側に配設されたマイクロコンピュ
ータ16と、前記被検査基板12の不良箇所等を表示す
るための表示装置(以下CR,Tと称す)18と、前記
被検査基板12の各被検査部における出力信号の期待値
等を設定するためのキーボード20と、検査を開始する
ためのスタートスイッチ22(第2図参照)、検査結果
の良状態を表示する良状態表示ランプ(以下OKクラン
プ称す)24及び不良状態を表示する不良状態表示ラン
プ(以下NGクランプ称す)25を有する操作ボックス
26とより構成され、夫々テーブル10上に載置されて
いる。
前記治具14には、前記被検査基板12に取付けられた
各種半導体部品の配置に応じてその入力端子及び検査す
べき所定の出力端子に接触可能な複数の導電性のピン1
1が上方へ突出して設けられると共に、前記被検査基板
12が収納される製品としてのフロッピーディスクドラ
イブ装置本体(以下FDD本体と称す)28が収納され
ている。
各種半導体部品の配置に応じてその入力端子及び検査す
べき所定の出力端子に接触可能な複数の導電性のピン1
1が上方へ突出して設けられると共に、前記被検査基板
12が収納される製品としてのフロッピーディスクドラ
イブ装置本体(以下FDD本体と称す)28が収納され
ている。
そのFDD本体28内に取付けられたヘッド及びヘッド
移動用モータ(図示せず)等には、前記被検査基板12
の所定の入出力端子に接触されるピン11が接続されて
いる。
移動用モータ(図示せず)等には、前記被検査基板12
の所定の入出力端子に接触されるピン11が接続されて
いる。
第2図に示すように、前記被検査基板12の起動信号入
力端子に接触されるピン11はマイクロコンピュータ1
6に接続され、また、その各出力端子に接触されるピン
11は、出力される信号の種類に応じた各記憶回路30
.35を介してマイクロコンピュータ16に接続されて
いる。すなわち、被検査基板12の所定の出力端子から
出力される信号がデジタル信号の場合には、その出力端
子に接触されるピン11は、第3図に示すように、バッ
ファ31及びラッチ回路32(第3図参照)で構成され
るデジタル信号記憶回路30に接続されている。また、
前記出力端子から出力される信号がアナログ信号の場合
には、その出力端子に接触されるピンは、前記アナログ
信号のピーク電圧値を保持して出力するピークホールド
回路36に接続され、そのピークホールド回路36の出
力端子はコンパレータとしてのオペアンプ37の子端子
及びオペアンプ38の一端子に接続されている(第4図
参照)。更に、そのオペアンプ37,38の各出力端子
は、夫々バッファ39.40を介してラッチ回路41.
42に接続され、前記ピークホールド回路36及びオペ
アンプ37.38と共にアナログ信号記憶回路35を構
成している。
力端子に接触されるピン11はマイクロコンピュータ1
6に接続され、また、その各出力端子に接触されるピン
11は、出力される信号の種類に応じた各記憶回路30
.35を介してマイクロコンピュータ16に接続されて
いる。すなわち、被検査基板12の所定の出力端子から
出力される信号がデジタル信号の場合には、その出力端
子に接触されるピン11は、第3図に示すように、バッ
ファ31及びラッチ回路32(第3図参照)で構成され
るデジタル信号記憶回路30に接続されている。また、
前記出力端子から出力される信号がアナログ信号の場合
には、その出力端子に接触されるピンは、前記アナログ
信号のピーク電圧値を保持して出力するピークホールド
回路36に接続され、そのピークホールド回路36の出
力端子はコンパレータとしてのオペアンプ37の子端子
及びオペアンプ38の一端子に接続されている(第4図
参照)。更に、そのオペアンプ37,38の各出力端子
は、夫々バッファ39.40を介してラッチ回路41.
42に接続され、前記ピークホールド回路36及びオペ
アンプ37.38と共にアナログ信号記憶回路35を構
成している。
前記オペアンプ37の一端子及びオペアンプ38の子端
子は夫々マイクロコンピュータ16に接続されており、
その各端子には前記ピーク電圧値の良否を判定するため
にキーボード20より設定される上限電圧値及び下限電
圧値が入力される。
子は夫々マイクロコンピュータ16に接続されており、
その各端子には前記ピーク電圧値の良否を判定するため
にキーボード20より設定される上限電圧値及び下限電
圧値が入力される。
そして、前記ピーク電圧値が設定上限電圧値より大ぎい
時にはオペアンプ37からハイ(H)の信号が出力され
てバッフ139を介してラッチ回路41にラッチされ、
前記ピーク電圧値が設定下限電圧値より小ざい時にはオ
ペアンプ38からハイ(H)の信号が出力されてバッフ
ァ40を介してラッチ回路42にラッチされるように構
成されており、前記各設定電圧値の範囲内であればロー
(L)の信号がラッチされる。
時にはオペアンプ37からハイ(H)の信号が出力され
てバッフ139を介してラッチ回路41にラッチされ、
前記ピーク電圧値が設定下限電圧値より小ざい時にはオ
ペアンプ38からハイ(H)の信号が出力されてバッフ
ァ40を介してラッチ回路42にラッチされるように構
成されており、前記各設定電圧値の範囲内であればロー
(L)の信号がラッチされる。
また、前記CRT18及び操作ボックス26のスタート
スイッチ22.OKクランプ4.NGクランプ5は、夫
々マイクロコンピュータ16に接続されている。
スイッチ22.OKクランプ4.NGクランプ5は、夫
々マイクロコンピュータ16に接続されている。
前記マイクロコンピュータ16は、中央演算処理装置(
以下CPUと称す)44と、制御プログラム等の各種デ
ータが記憶されたメモリ46とより構成されている。
以下CPUと称す)44と、制御プログラム等の各種デ
ータが記憶されたメモリ46とより構成されている。
本実施例は以上のように構成されており、次にその作用
を第5図に示すフローチャートに従って説明する。
を第5図に示すフローチャートに従って説明する。
まず、基板検査のために、電源スィッチ(図示せず)が
投入され、被検査基板12の各出力端子からピン11を
介して出力されるべき信号が各ピン番号に対してキーボ
ード20より夫々設定される。すなわち、各ピン番号に
対してデジ、タル信号かアナ9グ信号かが設定され、更
にその信号がデジタル信号の場合、出力されるべき信号
がハイ(H)かロー(L)かが選択されてキーボード2
0より入力され、アナログ信号の場合、出力されるべき
信号のピーク電圧値の許容範囲として上限電圧値及び下
限電圧値若しくはそのいずれか一方がキーボード20よ
り入力されて夫々期待値が設定される。
投入され、被検査基板12の各出力端子からピン11を
介して出力されるべき信号が各ピン番号に対してキーボ
ード20より夫々設定される。すなわち、各ピン番号に
対してデジ、タル信号かアナ9グ信号かが設定され、更
にその信号がデジタル信号の場合、出力されるべき信号
がハイ(H)かロー(L)かが選択されてキーボード2
0より入力され、アナログ信号の場合、出力されるべき
信号のピーク電圧値の許容範囲として上限電圧値及び下
限電圧値若しくはそのいずれか一方がキーボード20よ
り入力されて夫々期待値が設定される。
このようにして、検査すべき各出力端子に接触されるピ
ン番号に応じた信号の種類及びその期待値が全て設定さ
れた後、治具14の基板保持位置に被検査基板12がセ
ットされる。
ン番号に応じた信号の種類及びその期待値が全て設定さ
れた後、治具14の基板保持位置に被検査基板12がセ
ットされる。
一方、前記電源スィッチ(図示せず)の投入に伴ってC
PU44はステップS1を実行し、操作ボックス26の
スタートスイッチ22が投入されたかどうかの確認を行
う。
PU44はステップS1を実行し、操作ボックス26の
スタートスイッチ22が投入されたかどうかの確認を行
う。
ここで、スタートスイッチ22が投入されると、ステッ
プS2を実行し、各バッファ31,39゜40を全てク
リアする。
プS2を実行し、各バッファ31,39゜40を全てク
リアする。
次にステップS3を実行し、FDD本体28内に収納さ
れたフロッピーディスク(図示せず)に予め決められた
所定のデータを書き込むための入力信号と前記フロッピ
ーディスクからデータを読み出すための入力信号とを夫
々所定時間ずらして被検査基板12の起動信号入力端子
に出力し、被検査基板12及びFDD本体28内のヘッ
ド及び各モータ等を作動させる。この時、それらの作動
に応じて各出力端子から出力される信号は、デジタル信
号の場合にはバッファ31を介してラッチ回路32によ
りラッチされる。また、前記信号がアナログ信号の場合
にはピークホールド回路36においてそのピーク電圧値
が保持されて、その出力値がオペアンプ37の子端子及
びオペアンプ38の一端子に入力される。この時、前記
出力値が設定上限電圧値より大きい場合には、オペアン
プ37からHの信号が出力され、前記出力値が設定下限
電圧値より小さい場合には、オペアンプ38からHの信
号が出力される。更に、前記オペアンプ37.38から
出力された信号はバッファ39゜40を介してラッチ回
路41.42によりラッチされる。
れたフロッピーディスク(図示せず)に予め決められた
所定のデータを書き込むための入力信号と前記フロッピ
ーディスクからデータを読み出すための入力信号とを夫
々所定時間ずらして被検査基板12の起動信号入力端子
に出力し、被検査基板12及びFDD本体28内のヘッ
ド及び各モータ等を作動させる。この時、それらの作動
に応じて各出力端子から出力される信号は、デジタル信
号の場合にはバッファ31を介してラッチ回路32によ
りラッチされる。また、前記信号がアナログ信号の場合
にはピークホールド回路36においてそのピーク電圧値
が保持されて、その出力値がオペアンプ37の子端子及
びオペアンプ38の一端子に入力される。この時、前記
出力値が設定上限電圧値より大きい場合には、オペアン
プ37からHの信号が出力され、前記出力値が設定下限
電圧値より小さい場合には、オペアンプ38からHの信
号が出力される。更に、前記オペアンプ37.38から
出力された信号はバッファ39゜40を介してラッチ回
路41.42によりラッチされる。
以上のようにして被検査基板12の所定の出力゛ 端子
から出力された全ての信号か各ラッチ回路32.41.
42にラッチされると、CPU44はステップS4を実
行し、ピン番号順に各出力信号の検査を行うようにピン
番号を指定する。
から出力された全ての信号か各ラッチ回路32.41.
42にラッチされると、CPU44はステップS4を実
行し、ピン番号順に各出力信号の検査を行うようにピン
番号を指定する。
次にステップS5を実行し、検査しようとする出力端子
の信号がアナログ信号かデジタル信号かの判定を行う。
の信号がアナログ信号かデジタル信号かの判定を行う。
前記ステップS5において前記出力端子の信号がアナロ
グ信号であると判定された場合には、CP、U44は次
にステップS6を実行し、ピン番号に応じたラッチ回路
41.42にラッチされた信号が夫々Lか否か、すなわ
ち設定電圧値の範囲内にあるか否かを判定する。
グ信号であると判定された場合には、CP、U44は次
にステップS6を実行し、ピン番号に応じたラッチ回路
41.42にラッチされた信号が夫々Lか否か、すなわ
ち設定電圧値の範囲内にあるか否かを判定する。
前記ステップS6においてラッチされた信号がLである
と判定すると、次にステップ310を実行するが、ステ
ップS6においてラッチされた信号のいずれか1つがH
であると判定すると、ステップS7を実行しピン番号及
びラッチ回路41゜42に応じたエラーフラグを立てた
後、ステップSIOを実行する。
と判定すると、次にステップ310を実行するが、ステ
ップS6においてラッチされた信号のいずれか1つがH
であると判定すると、ステップS7を実行しピン番号及
びラッチ回路41゜42に応じたエラーフラグを立てた
後、ステップSIOを実行する。
前記ステップS5において前記出力端子の信号がデジタ
ル信号であると判定した場合には、CPU44はステッ
プS8を実行し、ピン番号に応じたラッチ回路32にラ
ッチされた信号が予め決められた期待値と同じか否かを
判定する。
ル信号であると判定した場合には、CPU44はステッ
プS8を実行し、ピン番号に応じたラッチ回路32にラ
ッチされた信号が予め決められた期待値と同じか否かを
判定する。
前記ステップS8において期待値と同じと判定すると、
次にステップSIOを実行するが、期待値と異なると判
定した時には、ステップS9を実行しピン番号に応じた
エラーフラグを立てた後、ステップSIOを実行する。
次にステップSIOを実行するが、期待値と異なると判
定した時には、ステップS9を実行しピン番号に応じた
エラーフラグを立てた後、ステップSIOを実行する。
その後、ステップS10において所定の出力端子の検査
が全て終了したか否かの判定を行い、終了されていない
と判定すると、前記ステップS4から次のピン番号の検
査を引続き行う。
が全て終了したか否かの判定を行い、終了されていない
と判定すると、前記ステップS4から次のピン番号の検
査を引続き行う。
前記ステップSIOにおいて全ての検査を終了したと判
定すると、ステップS11を実行し、各ピン番号に対し
てエラーフラグが一本でも立っているか否かを判定する
ことにより不良部分があるか否かを判定する。
定すると、ステップS11を実行し、各ピン番号に対し
てエラーフラグが一本でも立っているか否かを判定する
ことにより不良部分があるか否かを判定する。
前記ステップS11において不良部分がないと判定する
と、ステップS12を実行し、操作ボックス26のOK
クランプ4を表示して検査を終了する。
と、ステップS12を実行し、操作ボックス26のOK
クランプ4を表示して検査を終了する。
また、前記ステップS11において不良部分が1箇所で
もあると判定すると、ステップS13を実行してCRT
18に不良と判定された出力端子に接触されたピン番号
に対してアナログ信号かデジタル信号かを表示すると共
に、デジタル信号の場合には出力された信号をHかして
表示し、アナログ信号の場合にはラッチ回路41.42
のどちら側にHの信号がラッチされているかに基づいて
出力値が設定上限電圧値より大きいのか設定下限電圧値
より小ざいのかを表示し、更に操作ボックス26のNG
クランプ5を表示させて検査を終了する。
もあると判定すると、ステップS13を実行してCRT
18に不良と判定された出力端子に接触されたピン番号
に対してアナログ信号かデジタル信号かを表示すると共
に、デジタル信号の場合には出力された信号をHかして
表示し、アナログ信号の場合にはラッチ回路41.42
のどちら側にHの信号がラッチされているかに基づいて
出力値が設定上限電圧値より大きいのか設定下限電圧値
より小ざいのかを表示し、更に操作ボックス26のNG
クランプ5を表示させて検査を終了する。
尚、本実施例においては、FDDに収納される基板12
を検査する場合について説明したか、本発明はこれに限
るものではなく、プリンターや各種電気製品等に収納さ
れる基板の形状に応じてピン11を適宜製作することに
より各種基板の検査に利用できるものである。
を検査する場合について説明したか、本発明はこれに限
るものではなく、プリンターや各種電気製品等に収納さ
れる基板の形状に応じてピン11を適宜製作することに
より各種基板の検査に利用できるものである。
[発明の効果]
以上詳述したように本発明においては、被検査基板の所
定の出力端子から出力される信号を入力信号のタイミン
グに拘らず全て記憶させた後、その信号の良否を順に判
別するようにしたため、入出力信号のタイミングを考慮
したソフトウェア及びハードウェアを必要とけず、検査
システムを容易に製作することができると共に、短時間
で検査を行うことができる効果を有する。
定の出力端子から出力される信号を入力信号のタイミン
グに拘らず全て記憶させた後、その信号の良否を順に判
別するようにしたため、入出力信号のタイミングを考慮
したソフトウェア及びハードウェアを必要とけず、検査
システムを容易に製作することができると共に、短時間
で検査を行うことができる効果を有する。
第1図は本発明を具体化した一実施例の全体構成図、第
2図は回路構成を示すブロック図、第3図はデジタル信
号記憶回路の構成を説明するためのブロック図、第4図
はアナログ信号記憶回路の構成を説明するためのブロッ
ク図、第5図は作用を説明するためのフローチャートで
おる。 図中、11はピン、12は被検査基板、13は半導体部
品、16はマイクロコンピュータ、30はデジタル信号
記憶回路、35はアナログ信号記憶回路である。
2図は回路構成を示すブロック図、第3図はデジタル信
号記憶回路の構成を説明するためのブロック図、第4図
はアナログ信号記憶回路の構成を説明するためのブロッ
ク図、第5図は作用を説明するためのフローチャートで
おる。 図中、11はピン、12は被検査基板、13は半導体部
品、16はマイクロコンピュータ、30はデジタル信号
記憶回路、35はアナログ信号記憶回路である。
Claims (1)
- 【特許請求の範囲】 1、各種半導体部品(13)が取付けられた被検査基板
(12)の機能を検査する基板検査装置において、 前記被検査基板(12)の入力端子にその基板(12)
を動作させる所定の信号を入力するための入力手段(1
6)と、 前記被検査基板(12)の所定の出力端子に接続され、
その出力端子から出力される信号を検出するための検出
手段(11)と、 その検出手段により検出された各出力端子からの信号を
前記入力手段(16)から入力される信号のタイミング
に拘らず全て記憶するための記憶手段(30、35)と
、 その記憶手段(30、35)に記憶された各信号と各出
力端子に応じて予め決められた基準値とを比較してその
出力信号の良否を判別するための判別手段(16)と を備えていることを特徴とする基板検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61034755A JPS62192673A (ja) | 1986-02-19 | 1986-02-19 | 基板検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61034755A JPS62192673A (ja) | 1986-02-19 | 1986-02-19 | 基板検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62192673A true JPS62192673A (ja) | 1987-08-24 |
Family
ID=12423135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61034755A Pending JPS62192673A (ja) | 1986-02-19 | 1986-02-19 | 基板検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62192673A (ja) |
-
1986
- 1986-02-19 JP JP61034755A patent/JPS62192673A/ja active Pending
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