JPS62189549A - 多重階層レベルマルチプロセツサ装置 - Google Patents
多重階層レベルマルチプロセツサ装置Info
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- JPS62189549A JPS62189549A JP61295067A JP29506786A JPS62189549A JP S62189549 A JPS62189549 A JP S62189549A JP 61295067 A JP61295067 A JP 61295067A JP 29506786 A JP29506786 A JP 29506786A JP S62189549 A JPS62189549 A JP S62189549A
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- 238000004891 communication Methods 0.000 claims description 52
- 238000012545 processing Methods 0.000 claims description 48
- 230000005540 biological transmission Effects 0.000 claims description 26
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 description 43
- 239000000872 buffer Substances 0.000 description 35
- 230000006870 function Effects 0.000 description 20
- 238000000034 method Methods 0.000 description 17
- 238000013507 mapping Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 5
- 230000003993 interaction Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 235000006008 Brassica napus var napus Nutrition 0.000 description 1
- 240000000385 Brassica napus var. napus Species 0.000 description 1
- 206010011878 Deafness Diseases 0.000 description 1
- 101150054854 POU1F1 gene Proteins 0.000 description 1
- 241001654684 Pinda Species 0.000 description 1
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、関連する用途に従りて数が異なり(数個から
数十個)、それぞれがその他の装置と高い効率で共動す
る複数の基本処理装置から構成され、様々なプロセッサ
と記憶装置との間に共通バス接続線が設けられる先端の
多重階層レベルアーキテクチャによるモジューラマルチ
プロセッサ装置に関する。
数十個)、それぞれがその他の装置と高い効率で共動す
る複数の基本処理装置から構成され、様々なプロセッサ
と記憶装置との間に共通バス接続線が設けられる先端の
多重階層レベルアーキテクチャによるモジューラマルチ
プロセッサ装置に関する。
〔従来技術および発明が解決しようとする問題点〕一般
に、特に複雑なリアルタイム処理(fcとえば画像処理
、)4ターン及び音声の認識、人工知能及び全般的科学
演算など)に関連する用途においては、高い演算能力を
入力データ及び出力データの大量の流れを処理する能力
と組合せる必要があることは認められている。演算能力
のすぐれたマルチプロセッサ装置の形成には、主に共通
資源(共通回線及び記憶装置)へのアクセスに関して多
数のプロセッサが同時に動作するためのコンフリクトが
起こるために、タスク分割、プロセッサ通信、プロセス
共動及び理論上の用途実現可能性と実際の用途笑現性と
の調整を含む様々な問題がある。従来提案されている公
知の解決方法(多くのものは理論の域を出ない)は、制
御が困難であることに加えて性能/コスト比に関しても
受入れることのできないきわめて高価なシステム(プロ
セッサアレイ及びマトリクス接続された記憶装置)を含
むものである。さらに、様々な部分の間でメツセージを
かなシ速いデータ速度で交換するとき、公知のシステム
は通信し合うマルチプロセッサ部分の完全に独立した造
渦動作という問題を解決することができなかった。
に、特に複雑なリアルタイム処理(fcとえば画像処理
、)4ターン及び音声の認識、人工知能及び全般的科学
演算など)に関連する用途においては、高い演算能力を
入力データ及び出力データの大量の流れを処理する能力
と組合せる必要があることは認められている。演算能力
のすぐれたマルチプロセッサ装置の形成には、主に共通
資源(共通回線及び記憶装置)へのアクセスに関して多
数のプロセッサが同時に動作するためのコンフリクトが
起こるために、タスク分割、プロセッサ通信、プロセス
共動及び理論上の用途実現可能性と実際の用途笑現性と
の調整を含む様々な問題がある。従来提案されている公
知の解決方法(多くのものは理論の域を出ない)は、制
御が困難であることに加えて性能/コスト比に関しても
受入れることのできないきわめて高価なシステム(プロ
セッサアレイ及びマトリクス接続された記憶装置)を含
むものである。さらに、様々な部分の間でメツセージを
かなシ速いデータ速度で交換するとき、公知のシステム
は通信し合うマルチプロセッサ部分の完全に独立した造
渦動作という問題を解決することができなかった。
本発明の目的は、上述のような欠点を克服するように構
成されたマルチプロセッサ装置を提供することであシ、
そのきわめてすぐれたモジューラ構成により、すぐれた
並列処理及び非常に複雑な用途であってもその広い範囲
にわたシ要求される演算能力を確保するきわめて複雑な
システムを形成でき;また、本発明の装置においては性
能/コスト比が現在知られている方法に比べ著しく改善
される。本発明のその他の目的及び利点は以下の説明の
中に記載されるであろう。
成されたマルチプロセッサ装置を提供することであシ、
そのきわめてすぐれたモジューラ構成により、すぐれた
並列処理及び非常に複雑な用途であってもその広い範囲
にわたシ要求される演算能力を確保するきわめて複雑な
システムを形成でき;また、本発明の装置においては性
能/コスト比が現在知られている方法に比べ著しく改善
される。本発明のその他の目的及び利点は以下の説明の
中に記載されるであろう。
この目的を考慮に入れて、本発明によれば、第1の複数
の処理モジュールを具備し、該処理モジュールは少なく
とも1つのプロセッサを含み且つ第1の一群の共通直接
アクセス通信回線に接続されて第1の階層レベル(ファ
ミリ)111−形成し;該第1の複数の処理モジュール
のそれぞれの第1の処理モジュールは第2の一群の共通
直接アクセス通信回線に接続されて第2の階層レベル(
領域)を形成し;共通直接アクセス通信回線の第2の群
の中で第2のものはデータ送受信手段を介して互いに接
続されて第3の階層レベル(領域ネットワーク)を形成
し;販データ送受信手段は該処理モジュールとは無関係
に動作をイネーブルするための少なくとも1つのプロセ
ッサを具備することを特徴とする多重階層レベルマルチ
プロセッサ装置が提供される。
の処理モジュールを具備し、該処理モジュールは少なく
とも1つのプロセッサを含み且つ第1の一群の共通直接
アクセス通信回線に接続されて第1の階層レベル(ファ
ミリ)111−形成し;該第1の複数の処理モジュール
のそれぞれの第1の処理モジュールは第2の一群の共通
直接アクセス通信回線に接続されて第2の階層レベル(
領域)を形成し;共通直接アクセス通信回線の第2の群
の中で第2のものはデータ送受信手段を介して互いに接
続されて第3の階層レベル(領域ネットワーク)を形成
し;販データ送受信手段は該処理モジュールとは無関係
に動作をイネーブルするための少なくとも1つのプロセ
ッサを具備することを特徴とする多重階層レベルマルチ
プロセッサ装置が提供される。
以下、添付の図面を参照して本発明の詳細な説明する。
第1図に関して説明すると、本発明によるマルチプロセ
ッサ装置は共通バス構造を示し、複数の領域10に分割
され、各領域は一群のファミリ11から構成される。各
ファミリは共通バス(ファミリパス)12によシ直接ア
クセス可能な複数のプロセッサから構成される。1つの
領域10に含まれる全てのファミリは共通バス(領域パ
ス)13を介して直接アクセス可能である。各領域10
の内部においてプロセッサは緊密に接続され、すなわち
、その領域内の全記憶内容を直接可視できるが、異なる
領域10はゆるやかに、すなわち信号線15によ多接続
される装[14i介して交換されるメツセージを介して
接続される。システム監視及びスーパーバイザ機能は、
装置14を介してシステムのその他の全ての領域10に
接続されると共に以下にさらに詳細に説明するモジュー
ルを介して外部コンピュータ16に接続される特殊領域
10′によシ実行されるのが好都合である・各ファミリ
11は、信号II!19及び20を介してファミリバス
12と、領域バス13とにそれぞれ接続されるモノプロ
セッサモジュール17(PI)と、信号線19′を介し
てファミリパス12にのみ接続される複数のマルチプロ
セッサモジュール18(PN)で;8メガバイトである
と好都合な犬容蓋記憶装置ブロック22 (108M)
と;マルチプロセッサ装置の適用環境に対してデータを
送受信する入出カブロック23 (Ilo )とを具備
する。
ッサ装置は共通バス構造を示し、複数の領域10に分割
され、各領域は一群のファミリ11から構成される。各
ファミリは共通バス(ファミリパス)12によシ直接ア
クセス可能な複数のプロセッサから構成される。1つの
領域10に含まれる全てのファミリは共通バス(領域パ
ス)13を介して直接アクセス可能である。各領域10
の内部においてプロセッサは緊密に接続され、すなわち
、その領域内の全記憶内容を直接可視できるが、異なる
領域10はゆるやかに、すなわち信号線15によ多接続
される装[14i介して交換されるメツセージを介して
接続される。システム監視及びスーパーバイザ機能は、
装置14を介してシステムのその他の全ての領域10に
接続されると共に以下にさらに詳細に説明するモジュー
ルを介して外部コンピュータ16に接続される特殊領域
10′によシ実行されるのが好都合である・各ファミリ
11は、信号II!19及び20を介してファミリバス
12と、領域バス13とにそれぞれ接続されるモノプロ
セッサモジュール17(PI)と、信号線19′を介し
てファミリパス12にのみ接続される複数のマルチプロ
セッサモジュール18(PN)で;8メガバイトである
と好都合な犬容蓋記憶装置ブロック22 (108M)
と;マルチプロセッサ装置の適用環境に対してデータを
送受信する入出カブロック23 (Ilo )とを具備
する。
記憶装置ブロック22は信号fk24及び25を介して
フ了ミリパス12と、領域パス13とにそれぞれ接続さ
れ、入出カブロック23はファミリノぐス12にのみ接
続される。領域パス13は周辺装置との通信のために入
出カブロック26 (Ilo )に接続されても良い。
フ了ミリパス12と、領域パス13とにそれぞれ接続さ
れ、入出カブロック23はファミリノぐス12にのみ接
続される。領域パス13は周辺装置との通信のために入
出カブロック26 (Ilo )に接続されても良い。
従って、モノプロセッサモジュール17(PI)は2つ
の(ファミリ及び領域)階層レベルを相互に連結するも
ので、第2図に示されるように、専用階層レベルと、局
所階層レベルとをそれぞれ構成する2つのブロック27
及び28に分割される。
の(ファミリ及び領域)階層レベルを相互に連結するも
ので、第2図に示されるように、専用階層レベルと、局
所階層レベルとをそれぞれ構成する2つのブロック27
及び28に分割される。
ブロック27は、たとえば24アドレスビツト及び16
データピツトを供給されるIN置 80286マイクロ
プロセツサから構成され、データ、アドレス及び制御信
号を搬送する専用バス32に接続されるプロセッサ31
(CPU)を具備する。プロセッサ31はその機能の実
行をスピードアップするために標準形コプロセッサ又は
特殊プロセッサ33に接続されても良い。専用バス32
はRAMブロック35及びEPROMブロック36から
構成され 。
データピツトを供給されるIN置 80286マイクロ
プロセツサから構成され、データ、アドレス及び制御信
号を搬送する専用バス32に接続されるプロセッサ31
(CPU)を具備する。プロセッサ31はその機能の実
行をスピードアップするために標準形コプロセッサ又は
特殊プロセッサ33に接続されても良い。専用バス32
はRAMブロック35及びEPROMブロック36から
構成され 。
る専用記憶装置34に接続する。RAMブロック35は
プロセッサ31と、コプロセッサ33(設けられてい、
る場合)によってのみアクセス可能でアシ;アクセス時
間がプロセッサ31のサイクルの中で待機ステップを必
要としない静的記憶装置であυ;たとえば潜在サイズが
256 kbの8ノぐイトワイドチップから形成され;
停電時には、ps’lツファバッテリーにより給電され
る。EPROMブロック36はオペレーティングシステ
ム並びに初期設定プログラム及び診断プログラムを記I
L、128kbの潜在サイズを有するのが好都合である
。専用パス32は、専用制御レジスタ38 (CRP
)と、専用状態レジスタ39(SRP)と、タイマブロ
ック40(TM)と、割込み制御ブロック41(IC)
と、直列信号線ブロック42(SL)とを含む専用入出
カニリア37に接続する。専用パス32との間でデータ
を交換するための一部の信号線43に加えて、割込み制
御ブロック44はプロセッサ31に割込み信号を供給す
るための接続線44と、プロセッサ31から肯定応答信
号を受信するための接続線45とをさらに有する。専用
パス32は故障検出ブロック46と、プロセッサ31に
より発信される状態データ及びアドレスデータを受信し
、記憶装置及び入出力領域のマツピングを以下にさらに
詳細に説明するように制御するようにプロセッサ311
!−イネーブルする大域アドレス復号ブロック47とに
さらに接続する。大域アドレス復号ブロック47は、実
際には、局所レベル選択信号PL、ファミリレベル選択
信号PF及び領域レベル選択信号PRの3つの信号のう
ちのいずれか1つを発生する。それらの信号は、局所ブ
ロック28の一部を形成する局所アービトレーションブ
ロック48に送られる。局所アービトレーションブロッ
ク48は以下に第7図に関してさらに詳細に説明するよ
うに動作するものであるが、プロセッサ31に対する第
1の局所アクセス制御線49を有する。この第1の局所
アクセス制御線49は、同様にデータ線、アドレス線及
び制御線から成る局所バス51から専用パス32を選択
的に分離するブロック50にも接続する。局所アービト
レーションブロック48H,ファミリパス12及び局所
バス51とインターフェースするブロック54とデータ
交換する入力接続線52及び出力接続線53と、領域パ
ス13及び局所バス51とインタフェースするブロック
57とデータ交換する入力接続線55及び出力接続線5
6とをさらに有する。それらのインタフェースブロック
54及び57は、他のモジュールに対する出力接続を要
求する接続線58及び78を介すると共に、インタフェ
ースブロック54及び57への接続を可能にする接続線
61及び79を介してフ7 ミ″)バス12と、領域パ
ス13とにそれぞれ接続される。インタフェースブロッ
ク54及び57はさらに接続線62及び80t−介して
局所アービトレーションブロック48にもそれぞれ接続
される。
プロセッサ31と、コプロセッサ33(設けられてい、
る場合)によってのみアクセス可能でアシ;アクセス時
間がプロセッサ31のサイクルの中で待機ステップを必
要としない静的記憶装置であυ;たとえば潜在サイズが
256 kbの8ノぐイトワイドチップから形成され;
停電時には、ps’lツファバッテリーにより給電され
る。EPROMブロック36はオペレーティングシステ
ム並びに初期設定プログラム及び診断プログラムを記I
L、128kbの潜在サイズを有するのが好都合である
。専用パス32は、専用制御レジスタ38 (CRP
)と、専用状態レジスタ39(SRP)と、タイマブロ
ック40(TM)と、割込み制御ブロック41(IC)
と、直列信号線ブロック42(SL)とを含む専用入出
カニリア37に接続する。専用パス32との間でデータ
を交換するための一部の信号線43に加えて、割込み制
御ブロック44はプロセッサ31に割込み信号を供給す
るための接続線44と、プロセッサ31から肯定応答信
号を受信するための接続線45とをさらに有する。専用
パス32は故障検出ブロック46と、プロセッサ31に
より発信される状態データ及びアドレスデータを受信し
、記憶装置及び入出力領域のマツピングを以下にさらに
詳細に説明するように制御するようにプロセッサ311
!−イネーブルする大域アドレス復号ブロック47とに
さらに接続する。大域アドレス復号ブロック47は、実
際には、局所レベル選択信号PL、ファミリレベル選択
信号PF及び領域レベル選択信号PRの3つの信号のう
ちのいずれか1つを発生する。それらの信号は、局所ブ
ロック28の一部を形成する局所アービトレーションブ
ロック48に送られる。局所アービトレーションブロッ
ク48は以下に第7図に関してさらに詳細に説明するよ
うに動作するものであるが、プロセッサ31に対する第
1の局所アクセス制御線49を有する。この第1の局所
アクセス制御線49は、同様にデータ線、アドレス線及
び制御線から成る局所バス51から専用パス32を選択
的に分離するブロック50にも接続する。局所アービト
レーションブロック48H,ファミリパス12及び局所
バス51とインターフェースするブロック54とデータ
交換する入力接続線52及び出力接続線53と、領域パ
ス13及び局所バス51とインタフェースするブロック
57とデータ交換する入力接続線55及び出力接続線5
6とをさらに有する。それらのインタフェースブロック
54及び57は、他のモジュールに対する出力接続を要
求する接続線58及び78を介すると共に、インタフェ
ースブロック54及び57への接続を可能にする接続線
61及び79を介してフ7 ミ″)バス12と、領域パ
ス13とにそれぞれ接続される。インタフェースブロッ
ク54及び57はさらに接続線62及び80t−介して
局所アービトレーションブロック48にもそれぞれ接続
される。
局所パス51にさらに接続されるのは下記の2つの構成
要素である。
要素である。
−プロセッサ31及び領域パス13によりアクセス可能
な第1の部分と、プロセッサ31及びファミリパス12
によりアクセス可能な第2の部分とに分割される局所記
憶装置ブロック63;このブロック63は静的RAM記
憶装置から構成され、そのアクセス時間は、RAM記憶
装置がプロセッサ31によシ指定され九場合、プロセッ
ササイクルの中で待機ステップの必要なくプロセッサ3
1によるRAM記憶装置へのアクセスが可能にガるよう
に設定される: RAM記憶装置も同様にバッファ・ぐ
ツテリーによシ給電されるニー局所状態レジスタ64(
SRL)と、ファミリ制御レジスタ65と、領域制御レ
ジスタ66と、ファミリ同報通信レジスタ67と、領域
同報通信レジスタ68とを含む局所入出カニリア。ファ
ミリ制御レジスタ65は直接接続線70と、接続線71
とを介して割込み制御ブロック41の2つの入力端子に
接続され、接続線71には、同様に局所パス51に接続
されるFIFOブロック72が挿入される。領域制御レ
ジスタ66も、直接接続線75と、同様に局所パス51
に接続されるFIFOブロック76に接続する接続線7
5とを介して割込み制御ブロック41に接続される。
な第1の部分と、プロセッサ31及びファミリパス12
によりアクセス可能な第2の部分とに分割される局所記
憶装置ブロック63;このブロック63は静的RAM記
憶装置から構成され、そのアクセス時間は、RAM記憶
装置がプロセッサ31によシ指定され九場合、プロセッ
ササイクルの中で待機ステップの必要なくプロセッサ3
1によるRAM記憶装置へのアクセスが可能にガるよう
に設定される: RAM記憶装置も同様にバッファ・ぐ
ツテリーによシ給電されるニー局所状態レジスタ64(
SRL)と、ファミリ制御レジスタ65と、領域制御レ
ジスタ66と、ファミリ同報通信レジスタ67と、領域
同報通信レジスタ68とを含む局所入出カニリア。ファ
ミリ制御レジスタ65は直接接続線70と、接続線71
とを介して割込み制御ブロック41の2つの入力端子に
接続され、接続線71には、同様に局所パス51に接続
されるFIFOブロック72が挿入される。領域制御レ
ジスタ66も、直接接続線75と、同様に局所パス51
に接続されるFIFOブロック76に接続する接続線7
5とを介して割込み制御ブロック41に接続される。
第3図に詳細に示されるマルチプロセッサモジュール1
8は本発明によるマルチプロセッサ装置の中核を成す処
理上ジーールであり、モノプロセッサモジュール17の
専用レベルプロセッサブロック27と同様であるが、専
用入出カニリア37′に直列信号線ブロック42が設け
られていない点を唯一の相違点とする複数の専用レベル
プロセッサブロック27′を含む。このように、対応す
る構成要素は同じ図中符号の後に′を付して示すものと
する。マルチプロセッサモジー−ル18は、専用レベル
ブロック27′に接続され、フッミリバス12を介して
のみアクセス可能な局所レベルブロック28′をさらに
具備する。従って、局所レベルブロック28′は領域パ
ス13とのインタフェースのための構成要素を有してい
ないという点でモノプロセッサモジュール17のブロッ
ク28とは異なる。さらに、一方の側で専用レベルブロ
ック27′から出る専用パス31′に接続するブロック
50′は他方の側で同じ局所パス51′に接続される。
8は本発明によるマルチプロセッサ装置の中核を成す処
理上ジーールであり、モノプロセッサモジュール17の
専用レベルプロセッサブロック27と同様であるが、専
用入出カニリア37′に直列信号線ブロック42が設け
られていない点を唯一の相違点とする複数の専用レベル
プロセッサブロック27′を含む。このように、対応す
る構成要素は同じ図中符号の後に′を付して示すものと
する。マルチプロセッサモジー−ル18は、専用レベル
ブロック27′に接続され、フッミリバス12を介して
のみアクセス可能な局所レベルブロック28′をさらに
具備する。従って、局所レベルブロック28′は領域パ
ス13とのインタフェースのための構成要素を有してい
ないという点でモノプロセッサモジュール17のブロッ
ク28とは異なる。さらに、一方の側で専用レベルブロ
ック27′から出る専用パス31′に接続するブロック
50′は他方の側で同じ局所パス51′に接続される。
従って、それらの(図示される笑施例では3つ)のブロ
ック50′は局所アービトレーションブロック48′か
らそれぞれの選択信号49’l + 49’2又は49
′3を受信し、その信号は専用レベルブロック27′の
それぞれのプロセッサ31’にも送られる。
ック50′は局所アービトレーションブロック48′か
らそれぞれの選択信号49’l + 49’2又は49
′3を受信し、その信号は専用レベルブロック27′の
それぞれのプロセッサ31’にも送られる。
従って、各専用レベルブロック27′のアクセス復号ブ
ロック47′は2つの信号PL及びPFのみを送信し、
領域アドレス信号PRは省略される。このように、局所
アービトレーションブロック48′は接続線80.55
及び56を介して領域インタフェースブロック57と信
号を交換しなくなるので、このインタフェースブロック
は領域レジスタ66及び68と共に省略される。局所R
AM記憶装置ブロック63′はフッミリバス12にょシ
アクセス可能な唯一の領域である。
ロック47′は2つの信号PL及びPFのみを送信し、
領域アドレス信号PRは省略される。このように、局所
アービトレーションブロック48′は接続線80.55
及び56を介して領域インタフェースブロック57と信
号を交換しなくなるので、このインタフェースブロック
は領域レジスタ66及び68と共に省略される。局所R
AM記憶装置ブロック63′はフッミリバス12にょシ
アクセス可能な唯一の領域である。
モノプロセッサモジュール17においてフッミリバス1
2とインタフェースするブロック54は第6図(A)に
詳細に示されている。第6図(A)に示される第1の論
理ブロック82は信号線19゜58及び61を介して7
7ミリ・ぐス12と信号を交換すると共に、信号線52
.53及び62を介して局所アービトレーションブロッ
ク48と信号を交換する。第1の論理ブロック82は論
理制御ブロック85に対してサイクルイネーブル信号8
4を供給する。論理制御ブロック85Hフアミリパス1
2との間で信号線19を介してデータを交換すると共に
、プロセッサ31と制御信号な交換し、局所−ぐス51
を介して割込み制御ブロック41に割込み信号を供給す
る。論理制御ブロック85はそれぞれのイネーブル信号
86及び87を、フッミリバス12及び局所パス51と
の間でデータを交換するバッファ記憶装置プロ、り88
と、フッミリバス12及び局所パス51との間でアドレ
ス信号及び状態信号を交換するバッファ記憶装置ブロッ
ク89とに供給する。インターフェースブロック54は
、ファミリパス12との間で誤p信号を交換し且つ誤り
信号を局所パス51を介して故障検出ブロック46へ送
信する論理ブロック90をさらに含む。
2とインタフェースするブロック54は第6図(A)に
詳細に示されている。第6図(A)に示される第1の論
理ブロック82は信号線19゜58及び61を介して7
7ミリ・ぐス12と信号を交換すると共に、信号線52
.53及び62を介して局所アービトレーションブロッ
ク48と信号を交換する。第1の論理ブロック82は論
理制御ブロック85に対してサイクルイネーブル信号8
4を供給する。論理制御ブロック85Hフアミリパス1
2との間で信号線19を介してデータを交換すると共に
、プロセッサ31と制御信号な交換し、局所−ぐス51
を介して割込み制御ブロック41に割込み信号を供給す
る。論理制御ブロック85はそれぞれのイネーブル信号
86及び87を、フッミリバス12及び局所パス51と
の間でデータを交換するバッファ記憶装置プロ、り88
と、フッミリバス12及び局所パス51との間でアドレ
ス信号及び状態信号を交換するバッファ記憶装置ブロッ
ク89とに供給する。インターフェースブロック54は
、ファミリパス12との間で誤p信号を交換し且つ誤り
信号を局所パス51を介して故障検出ブロック46へ送
信する論理ブロック90をさらに含む。
モノプロセッサモジュール17において局所パス51と
領域パス13とを互いに接続するインタフェースブロッ
ク57は第6図(B)に示されておシ、第6図中)にお
いて、第6図(A)のインタフェースブロック54と同
じ機能を有する構成要素は同じ図中符号の後に′を付し
て示される。
領域パス13とを互いに接続するインタフェースブロッ
ク57は第6図(B)に示されておシ、第6図中)にお
いて、第6図(A)のインタフェースブロック54と同
じ機能を有する構成要素は同じ図中符号の後に′を付し
て示される。
これらのインタフェースブロック54及び57はプロセ
ッサを含むモジュールと、フッミリバス12及び領域パ
ス13のそれぞれとの接続に関してはあらゆる点でほぼ
同じである。従って、マルチプロセッサモジュール18
においてファミリバス12とインク7エースするブロッ
ク54′は第6図に)のインタフェースブロック54と
同様に構成される。
ッサを含むモジュールと、フッミリバス12及び領域パ
ス13のそれぞれとの接続に関してはあらゆる点でほぼ
同じである。従って、マルチプロセッサモジュール18
においてファミリバス12とインク7エースするブロッ
ク54′は第6図に)のインタフェースブロック54と
同様に構成される。
装置14 (IRCU)は領域バス13に接続されるモ
ノプロセッサモジュールである。第4図に詳細に示され
るように、この装置はモノプロセッサモジュール17の
ブロック27と同様の第1のブロック27”を含む。第
4図において、機能が同等である構成要素は同じ図中符
号の後に“を付して示される。ブロック27”とブロッ
ク27とは、ブロック27〃が直列信号線ブロック42
を有していないという点でのみ異なる。装fM、14は
モノプロセッサモジュール17のブロック28と同様で
あるが、フッミリバス12とインタフェースするための
構成要素を含まないことを相違点とするブロック28“
なさらに有する。従って、インタフェースブロック54
並びに局所アービトレーションブロック48”との間で
交換される関連信号と、ファミリ制御レジスタ65及び
ファミリ同報通信レジスタ67並びに割込み制御ブロッ
ク41に対する関連信号も欠けている。領域パス13と
インタフェースするブロック57〃は第6図中)のイン
タフェースブロック57と同様であり、局所パス51〃
に接続される局所RAM記憶装置ブロック63〃は領域
パスによりアドレス可能な唯一の部分である。装置14
は信号線15との通信を可能にするブロック91をさら
に含む。さらに詳細にいえば、専用パス32“は、論理
和ブロック92及び92′を介してアドレスバス93と
、データバス94とにそれぞれ接続されても良く、アド
レスバス93は信号線15への送信のためにTTL差分
信号変換ブロック95に接続され、データバス94は、
ツクイブラインブロック97に直列接続される外部信号
受信のためのTTL差分信号変換ブロック96を介して
信号線15に接続される。アドレスバス93及びデータ
バス94は出力データRAMバッファブロック98(O
B)と、入力データRAMバッファブロック99(IB
)とにそれぞれ接続する。これらの記憶装置ブロック9
8及び99は32ビツトの記憶場所及び32に拡張を伴
なう8にのサイズであるのが好都合である。アドレスバ
ス93及びデータバス94はそれぞれ論理アドレスブロ
ック101(OBC)及び102(IBC)に接続され
る。論理アドレスブロック101及び102は、外部と
の対話及びブロック27“のマイクロプロセッサ31“
との対話の双方を制御するハンドシェーク・制御論理ブ
ロック103 (H8CL)から信号CKOBC及びC
KIBCをそれぞれ受信する。ハンドシェーク・制御論
理ブロック103は、実際には、専用パス32#と通信
する2つのレジスタ104 (IC8R)及び105
(OC8R)に接続される。ハンドシェーク・制御論理
ブロック103は信号送信のためにTTL差分信号変換
ブロック95と同様の変換ブロック95′を介して領域
内信号線15にさらに接続されると共に、TTL差分信
号変換ブロック96と同様の変換ブロック96〃を介し
て信号受信のために接続される。アドレスバス93は、
送信のためにアドレスバス93に供給されるパリティ信
号を発生するブロック107にも接続され、データバス
94は、割込み制御ブロック41“と、ハンドシェーク
・制御論理ブロック103の双方に直接接続する出力接
続線110を有するパリティ検査ブロック109に接続
される。ハンドシェーク・制御論理ブロック103は割
込み制御ブロック41’に接続する接続線111を有す
る。局所パス51’も論理和ブロック113及び113
′を介してアドレスバス93と、データバス94とKそ
れぞれ接続される。
ノプロセッサモジュールである。第4図に詳細に示され
るように、この装置はモノプロセッサモジュール17の
ブロック27と同様の第1のブロック27”を含む。第
4図において、機能が同等である構成要素は同じ図中符
号の後に“を付して示される。ブロック27”とブロッ
ク27とは、ブロック27〃が直列信号線ブロック42
を有していないという点でのみ異なる。装fM、14は
モノプロセッサモジュール17のブロック28と同様で
あるが、フッミリバス12とインタフェースするための
構成要素を含まないことを相違点とするブロック28“
なさらに有する。従って、インタフェースブロック54
並びに局所アービトレーションブロック48”との間で
交換される関連信号と、ファミリ制御レジスタ65及び
ファミリ同報通信レジスタ67並びに割込み制御ブロッ
ク41に対する関連信号も欠けている。領域パス13と
インタフェースするブロック57〃は第6図中)のイン
タフェースブロック57と同様であり、局所パス51〃
に接続される局所RAM記憶装置ブロック63〃は領域
パスによりアドレス可能な唯一の部分である。装置14
は信号線15との通信を可能にするブロック91をさら
に含む。さらに詳細にいえば、専用パス32“は、論理
和ブロック92及び92′を介してアドレスバス93と
、データバス94とにそれぞれ接続されても良く、アド
レスバス93は信号線15への送信のためにTTL差分
信号変換ブロック95に接続され、データバス94は、
ツクイブラインブロック97に直列接続される外部信号
受信のためのTTL差分信号変換ブロック96を介して
信号線15に接続される。アドレスバス93及びデータ
バス94は出力データRAMバッファブロック98(O
B)と、入力データRAMバッファブロック99(IB
)とにそれぞれ接続する。これらの記憶装置ブロック9
8及び99は32ビツトの記憶場所及び32に拡張を伴
なう8にのサイズであるのが好都合である。アドレスバ
ス93及びデータバス94はそれぞれ論理アドレスブロ
ック101(OBC)及び102(IBC)に接続され
る。論理アドレスブロック101及び102は、外部と
の対話及びブロック27“のマイクロプロセッサ31“
との対話の双方を制御するハンドシェーク・制御論理ブ
ロック103 (H8CL)から信号CKOBC及びC
KIBCをそれぞれ受信する。ハンドシェーク・制御論
理ブロック103は、実際には、専用パス32#と通信
する2つのレジスタ104 (IC8R)及び105
(OC8R)に接続される。ハンドシェーク・制御論理
ブロック103は信号送信のためにTTL差分信号変換
ブロック95と同様の変換ブロック95′を介して領域
内信号線15にさらに接続されると共に、TTL差分信
号変換ブロック96と同様の変換ブロック96〃を介し
て信号受信のために接続される。アドレスバス93は、
送信のためにアドレスバス93に供給されるパリティ信
号を発生するブロック107にも接続され、データバス
94は、割込み制御ブロック41“と、ハンドシェーク
・制御論理ブロック103の双方に直接接続する出力接
続線110を有するパリティ検査ブロック109に接続
される。ハンドシェーク・制御論理ブロック103は割
込み制御ブロック41’に接続する接続線111を有す
る。局所パス51’も論理和ブロック113及び113
′を介してアドレスバス93と、データバス94とKそ
れぞれ接続される。
第1図に示されるように、監視のための特殊領域10′
は装置14 (IRCU)を介して外部コンピュータ1
6に接続され、この装置14は、1つの又は2つの並列
接続されたインタフェースモジュール116を介して外
部コンピュータ16に接続されるTTL差分信号変換装
置115(TDC)に接続される。インタフェースモジ
ュール116は標準形DMAインタフェースであれば良
く、たとえば、VAXII/60外部コンピュータ16
の接続の場合にはDRII−Wであっても良い。
は装置14 (IRCU)を介して外部コンピュータ1
6に接続され、この装置14は、1つの又は2つの並列
接続されたインタフェースモジュール116を介して外
部コンピュータ16に接続されるTTL差分信号変換装
置115(TDC)に接続される。インタフェースモジ
ュール116は標準形DMAインタフェースであれば良
く、たとえば、VAXII/60外部コンピュータ16
の接続の場合にはDRII−Wであっても良い。
領域パス13とファミリパス12は様々あるが、それら
はほぼ同じ特性を示す。すなわち、それらのパスはマス
タモジュール、スレーブモジュール及ヒマスタ/スレー
ブモジュールを支援し、5つの信号群(アドレス及び状
態、データ、制御、誤シ並びにアービトレーション)を
搬送する。双方のパスは32ビツトのデータをバースト
モードの場合で10メガバイト/秒を越える速度で転送
する。32ビツトのパスサイズであれば、32ビツトの
プロセッサ31.31’及び31’を使用することがで
きる。しかしながら、16ビツトプロセツサを使用した
場合でも、本発明によるシステムは以下にさらに詳細に
説明するようにデータ転送のスピードアッグを計るため
にこのパスサイズを拡張する特性を示す。さらに、パス
によυアクセス可能である全ての記憶装置は32ビツト
を越える並列構成である。従って、本発明によるマルチ
プロセッサ装置は、前述のように、高速並列接続線を介
して互いに接続する複数の領域10から構成される。領
域内通信はメツセージ交換に基づいているので、本発明
によるマルチプロセッサ装置はこの高レベルにおいて領
域ネットワークとして定義されても良く、ネットワーク
の幾何学的構成は必要に応じて所定の用途に最も良く対
応するように規定される。さらに、監視のための特殊領
域10′を外部コンピュータ16に接続することによυ
、システム全体が既製の市販の装置のプログラム及び周
辺装置を有利に利用することができる。
はほぼ同じ特性を示す。すなわち、それらのパスはマス
タモジュール、スレーブモジュール及ヒマスタ/スレー
ブモジュールを支援し、5つの信号群(アドレス及び状
態、データ、制御、誤シ並びにアービトレーション)を
搬送する。双方のパスは32ビツトのデータをバースト
モードの場合で10メガバイト/秒を越える速度で転送
する。32ビツトのパスサイズであれば、32ビツトの
プロセッサ31.31’及び31’を使用することがで
きる。しかしながら、16ビツトプロセツサを使用した
場合でも、本発明によるシステムは以下にさらに詳細に
説明するようにデータ転送のスピードアッグを計るため
にこのパスサイズを拡張する特性を示す。さらに、パス
によυアクセス可能である全ての記憶装置は32ビツト
を越える並列構成である。従って、本発明によるマルチ
プロセッサ装置は、前述のように、高速並列接続線を介
して互いに接続する複数の領域10から構成される。領
域内通信はメツセージ交換に基づいているので、本発明
によるマルチプロセッサ装置はこの高レベルにおいて領
域ネットワークとして定義されても良く、ネットワーク
の幾何学的構成は必要に応じて所定の用途に最も良く対
応するように規定される。さらに、監視のための特殊領
域10′を外部コンピュータ16に接続することによυ
、システム全体が既製の市販の装置のプログラム及び周
辺装置を有利に利用することができる。
従って、それぞれの領域10は複数のファミリ11から
構成され、共通の記憶装置アドレススペースと、共通の
領域バス13とを共用する。さらに厳密に言えば(第1
1図(a))、7メガバイトの共通領域アドレススペー
スをこの領域パス13に接続される記憶装置ブロック又
は処理モジュールに割尚てられるサブスペースに分割し
ても良い。
構成され、共通の記憶装置アドレススペースと、共通の
領域バス13とを共用する。さらに厳密に言えば(第1
1図(a))、7メガバイトの共通領域アドレススペー
スをこの領域パス13に接続される記憶装置ブロック又
は処理モジュールに割尚てられるサブスペースに分割し
ても良い。
それらの処理モジュールは領域パス13を介して往復記
憶サブスペースをアクセスするが、領域パスを局所バス
51(第2図)の存在を利用してモジュール独自のサブ
スペースへのアクセスを得ることには関係させない。
憶サブスペースをアクセスするが、領域パスを局所バス
51(第2図)の存在を利用してモジュール独自のサブ
スペースへのアクセスを得ることには関係させない。
各ファミリ11の構造は領域10の構造とかなυ似てい
る。すなわち、ファミリ11は共通の記憶装置アドレス
スペースと、共通のファミリバス12とを共用する一群
の処理モジュールから構成される。領域10の場合と同
様に、8メガバイトのファミリ記憶装置スペース(第1
1図(a))は様様なプロセッサモジュールに関して局
所(専用ではない)サブスペースに分割される。プロセ
ッサモジュールはファミリノ々ス12を介して往復記憶
装置スペースをアクセス可能であると共に、内部局所バ
ス51′を介して局所記憶装置をアクセス可能である。
る。すなわち、ファミリ11は共通の記憶装置アドレス
スペースと、共通のファミリバス12とを共用する一群
の処理モジュールから構成される。領域10の場合と同
様に、8メガバイトのファミリ記憶装置スペース(第1
1図(a))は様様なプロセッサモジュールに関して局
所(専用ではない)サブスペースに分割される。プロセ
ッサモジュールはファミリノ々ス12を介して往復記憶
装置スペースをアクセス可能であると共に、内部局所バ
ス51′を介して局所記憶装置をアクセス可能である。
各領域10は第11図(、)に示されるように分割され
る16メガバイトの共通アドレススペースを可視でき、
これに対し、入出力アドレススペースは64にバイトで
あり、第11図(b)に示されるように分割される。
る16メガバイトの共通アドレススペースを可視でき、
これに対し、入出力アドレススペースは64にバイトで
あり、第11図(b)に示されるように分割される。
前述のように、本発明によるマルチプロセッサ装置は、
基本処理用プロセッサ31.31’又は31″から始ま
ってマルチプ゛ロセッサネットワーク、すなわち領域1
0から構成されるシステムに至る5つの階層レベル(主
レベル3つ及びサブレベル2つ)で動作する。それらの
階層レベルは、共通資源をどの程度まで共用できるか(
同一のバスに接続される全てのモジュールによシ直接ア
クセス可能な記憶装置及び入出力)によって決まるもの
で、専用、局所、ファミリ、領域及び領域ネットワーク
の5つである。最初の4つのレベルをさらに綿密に詞ぺ
ると次のことがわかる。
基本処理用プロセッサ31.31’又は31″から始ま
ってマルチプ゛ロセッサネットワーク、すなわち領域1
0から構成されるシステムに至る5つの階層レベル(主
レベル3つ及びサブレベル2つ)で動作する。それらの
階層レベルは、共通資源をどの程度まで共用できるか(
同一のバスに接続される全てのモジュールによシ直接ア
クセス可能な記憶装置及び入出力)によって決まるもの
で、専用、局所、ファミリ、領域及び領域ネットワーク
の5つである。最初の4つのレベルをさらに綿密に詞ぺ
ると次のことがわかる。
a)専用階層レベルはシステムプロセッサにおいて最も
内部のレベルである。通常、このレベルは独立したプロ
セッサ31.31’又は31″と、プロセッサ31.3
1’又は31〃の専用である専用記憶装置34.34′
、34“と、一群の専用入出力資源37.37′、37
’とから構成される。
内部のレベルである。通常、このレベルは独立したプロ
セッサ31.31’又は31″と、プロセッサ31.3
1’又は31〃の専用である専用記憶装置34.34′
、34“と、一群の専用入出力資源37.37′、37
’とから構成される。
b)局所階層レベルはシステムの各プロセッサ3113
1’+31”(数台であっても、数千台であっても変わ
シはない)を独自の局所RAM記憶装置ブロック63
、63’ 、 63’(物理的にはプロセッサを含む同
じモジュールにある)と、様々なレジスタを含む一群の
局所資源とに対するアクセスを得るようにイネーブルす
る。マルチプロセッサ18には、ブロック28′によシ
規定されるような局所レベルで通信するブロック27′
によシ規定されるようなn個の専用環境が存在する。
1’+31”(数台であっても、数千台であっても変わ
シはない)を独自の局所RAM記憶装置ブロック63
、63’ 、 63’(物理的にはプロセッサを含む同
じモジュールにある)と、様々なレジスタを含む一群の
局所資源とに対するアクセスを得るようにイネーブルす
る。マルチプロセッサ18には、ブロック28′によシ
規定されるような局所レベルで通信するブロック27′
によシ規定されるようなn個の専用環境が存在する。
C)ファミリ階層レベルは、8メガバイトの共通記憶装
置スペースを共用し且つファミリバス12を介して通信
する一群の処理モジュール、入出カモジュール及び記憶
装置モジュールから構成される。モノプロセッサモジュ
ール17とマルチプロセッサモジュール18は、それぞ
れ、システム内の他の処理モジュールの局所記憶装置モ
ジュール63及び63′と、大容量記憶装置ブロック2
2及び入出カブロック23のような共通資源に対するア
クセスを得る。
置スペースを共用し且つファミリバス12を介して通信
する一群の処理モジュール、入出カモジュール及び記憶
装置モジュールから構成される。モノプロセッサモジュ
ール17とマルチプロセッサモジュール18は、それぞ
れ、システム内の他の処理モジュールの局所記憶装置モ
ジュール63及び63′と、大容量記憶装置ブロック2
2及び入出カブロック23のような共通資源に対するア
クセスを得る。
d)領域階層レベルは7メガバイトの記憶装置スペース
(ファミリレベルの場合のスペーストハ異なる)を共用
する一群のファミリ11から構成される。ファミリ階層
レベルの場合と同様に、この記憶装置ス被−スは、同様
に他のモジュールの局所RAM記憶装置ブロック63,
63“を領域パス13を介してアクセスするが、それぞ
れのモジュールが独自の局所記憶装置へのアクセスを・
得ることに関しては領域パスを占有しないプロセッサモ
ジュールに割当て可能であるサブスペースに分割されて
も良い。
(ファミリレベルの場合のスペーストハ異なる)を共用
する一群のファミリ11から構成される。ファミリ階層
レベルの場合と同様に、この記憶装置ス被−スは、同様
に他のモジュールの局所RAM記憶装置ブロック63,
63“を領域パス13を介してアクセスするが、それぞ
れのモジュールが独自の局所記憶装置へのアクセスを・
得ることに関しては領域パスを占有しないプロセッサモ
ジュールに割当て可能であるサブスペースに分割されて
も良い。
これら4つの階層レベルは組合されて本発明による装置
のマルチプロセッサ部分を形成し、従って、この部分は
所定の物理的アドレススペースの共動プロセッサモジュ
ールによる「可視性」又は所定の物理的アドレススペー
スへの共動プロセッサモジュールによる直接「アクセス
」を特徴とする。マルチプロセッサ部分それ自体は、た
とえば、それぞれが125個のプロセッサ31及び31
’から構成される32のファミリ11から成る組合せを
リアルタイムで制御することができる極めて強力なシス
テムを構成する。それぞれの領域10に関してMIPS
(百方命令数/秒)単位で表わした総合能力は400
0から8000の範囲である(用途及びコプロセッサ3
3などのアルゴリズム加速装置が採用される程度によっ
て異なる)。そのような演算能力によυ本発明のシステ
ムはさらに進んだ適用範囲にも利用できる。従って、領
域10ネツトワークシステムの総合演算能力は4000
0から80000 MIPSという高い範囲となること
もでき、これは公知のシステムにより従来可能であった
どのような能力よシはるかにすぐれている。ネットワー
ク接続される領域10の「透過」、「インテリジェント
」及び「完全独立」動作を確保し、且つ必要なデータ交
換負荷を処理するために、本発明による装置は専用ソフ
トウェア手順に支援される特殊ハードウェア機能に基づ
いている。以下に本発明のシステムにおけるモジュール
及びブロックの動作を詳細に説明する。
のマルチプロセッサ部分を形成し、従って、この部分は
所定の物理的アドレススペースの共動プロセッサモジュ
ールによる「可視性」又は所定の物理的アドレススペー
スへの共動プロセッサモジュールによる直接「アクセス
」を特徴とする。マルチプロセッサ部分それ自体は、た
とえば、それぞれが125個のプロセッサ31及び31
’から構成される32のファミリ11から成る組合せを
リアルタイムで制御することができる極めて強力なシス
テムを構成する。それぞれの領域10に関してMIPS
(百方命令数/秒)単位で表わした総合能力は400
0から8000の範囲である(用途及びコプロセッサ3
3などのアルゴリズム加速装置が採用される程度によっ
て異なる)。そのような演算能力によυ本発明のシステ
ムはさらに進んだ適用範囲にも利用できる。従って、領
域10ネツトワークシステムの総合演算能力は4000
0から80000 MIPSという高い範囲となること
もでき、これは公知のシステムにより従来可能であった
どのような能力よシはるかにすぐれている。ネットワー
ク接続される領域10の「透過」、「インテリジェント
」及び「完全独立」動作を確保し、且つ必要なデータ交
換負荷を処理するために、本発明による装置は専用ソフ
トウェア手順に支援される特殊ハードウェア機能に基づ
いている。以下に本発明のシステムにおけるモジュール
及びブロックの動作を詳細に説明する。
前述のように、最初の4つの階層レベルはシステムの様
々な処理装置によシ物理的アドレス空間を「直接の可視
性」を特徴とする。このスペースは2つの部分から構成
され、その一方の部分は記憶装置のために予約される1
6メガバイトでアシ(第11図(、))、他方の部分は
入出力装置のために予約される64にバイトである(第
11図(b))。
々な処理装置によシ物理的アドレス空間を「直接の可視
性」を特徴とする。このスペースは2つの部分から構成
され、その一方の部分は記憶装置のために予約される1
6メガバイトでアシ(第11図(、))、他方の部分は
入出力装置のために予約される64にバイトである(第
11図(b))。
2つの区画はそれぞれ次の3つの主エリアに分割される
。
。
専用エリア:単一のプロセッサ31.31′、31’の
専用; ファミリエリア:1つのファミリに割当てられるプロセ
ッサの局所資源を組合せる; 領域エリア:1つの領域に割当てられるプロセッサの局
所資源を組合せる。
専用; ファミリエリア:1つのファミリに割当てられるプロセ
ッサの局所資源を組合せる; 領域エリア:1つの領域に割当てられるプロセッサの局
所資源を組合せる。
専用階層レベルはシステムにおけるプロセッサモジュー
ルの最も内部的なレベルである。このレベルはその他の
レベルに対して完全に独立しており、物理的モジュール
のプロセッサに厳密に限定される。モジュールはさらに
外側の階層レベルの状態とは無関係に専用資源を使用し
て良い。この資源は高い効率と、その他のレベルとの有
効な相互作用とを確保するようなものである。前述のよ
うに、モノプロセッサモジュール17(PI)はファミ
リバス12と領域パス13の双方に接続される。それぞ
れのファミリ11について1つのモノプロセッサモジュ
ール17(PI)のみが設けられ、モノプロセッサモジ
ュール17はこのモジュール17のプロセッサ31によ
ってのみアクセス可能な専用記憶装置34及び入出力(
Ilo)エリア37と、同様に他のマルチプロセッサモ
ジュール18のプロセッサ31.31’及び31“によ
りファミリパス12を介して又はモノプロセッサモジュ
ール17又は装置14によ多領域バス13を介してアク
セス可能なブロック28の局所エリアとを有する。モノ
プロセッサモジュール17(PI)のプロセッサ31は
、従って、領域パス13を介してその他のモジュールの
局所記憶装置ブロック63又は63〃(及び局所I10
エリア)を可視できると共に、ファミリ内のマルチプロ
セッサモジュール18の局所記憶装置ブロック63′(
及び局所I10エリア)を可視することができる。
ルの最も内部的なレベルである。このレベルはその他の
レベルに対して完全に独立しており、物理的モジュール
のプロセッサに厳密に限定される。モジュールはさらに
外側の階層レベルの状態とは無関係に専用資源を使用し
て良い。この資源は高い効率と、その他のレベルとの有
効な相互作用とを確保するようなものである。前述のよ
うに、モノプロセッサモジュール17(PI)はファミ
リバス12と領域パス13の双方に接続される。それぞ
れのファミリ11について1つのモノプロセッサモジュ
ール17(PI)のみが設けられ、モノプロセッサモジ
ュール17はこのモジュール17のプロセッサ31によ
ってのみアクセス可能な専用記憶装置34及び入出力(
Ilo)エリア37と、同様に他のマルチプロセッサモ
ジュール18のプロセッサ31.31’及び31“によ
りファミリパス12を介して又はモノプロセッサモジュ
ール17又は装置14によ多領域バス13を介してアク
セス可能なブロック28の局所エリアとを有する。モノ
プロセッサモジュール17(PI)のプロセッサ31は
、従って、領域パス13を介してその他のモジュールの
局所記憶装置ブロック63又は63〃(及び局所I10
エリア)を可視できると共に、ファミリ内のマルチプロ
セッサモジュール18の局所記憶装置ブロック63′(
及び局所I10エリア)を可視することができる。
従って、モノプロセッサモジュール17 (PL)はマ
ルチプロセッサモジュール18(PN)及び装置14
(IRCU)と同様K ) MASTER−8LAVE
−r−ジュールである。すなわち、モジュール17はア
ドレス、制御信号及びデータを送信する(プロセッサ3
1が内部記憶装置、外部記憶装置又はI10エリアをア
クセスしようとしているとき)と共に、アドレス、制御
信号及びデータを受信する(別のモジュールがPlの局
所エリアをアクセスしようとしているとき)ことができ
る。
ルチプロセッサモジュール18(PN)及び装置14
(IRCU)と同様K ) MASTER−8LAVE
−r−ジュールである。すなわち、モジュール17はア
ドレス、制御信号及びデータを送信する(プロセッサ3
1が内部記憶装置、外部記憶装置又はI10エリアをア
クセスしようとしているとき)と共に、アドレス、制御
信号及びデータを受信する(別のモジュールがPlの局
所エリアをアクセスしようとしているとき)ことができ
る。
専用制御レジスタ38は第9図(、)に示されるような
構造の8ビツトレジスタでsb、これによυ、プロセッ
サ31は、試験サイクルの実行(TSC)及びマスク不
可能割込みのイネーブル(ENMI )などのいくつか
の特殊専用レベル機能を制御することができる。専用制
御レジスタ38によ多制御されるその他の機能はさらに
高いレベルにモジュールの動作状態を通信すること(0
NLN )及びモジュール故障を通信すること(FLT
F )と、ファミリレベルにおける「マスタクリア」制
御(MCLF )である。以下にさらに詳細に説明する
ように、システムはモノプロセッサモジュール17(P
I)の局所記憶装置ブロック63と、関連するスレーブ
モジュール(DW)の局所記憶装置ブロックとの間で効
率の高いデータ交換を実行するように動作されても良い
。最後に、2つのビット(STOPF及び5TOPR)
は、以下にさらに詳細に説明する本発明の特徴に従って
、複数のサイクルに関してファミリパス12又は領域バ
ス13のそれぞれの専有を保持するために一度に1つの
プロキッサのみをイネーブルすることにより、フチミリ
プロセッサ間又は領域プロセッサ間の正当な割込み応答
時間を維持する。
構造の8ビツトレジスタでsb、これによυ、プロセッ
サ31は、試験サイクルの実行(TSC)及びマスク不
可能割込みのイネーブル(ENMI )などのいくつか
の特殊専用レベル機能を制御することができる。専用制
御レジスタ38によ多制御されるその他の機能はさらに
高いレベルにモジュールの動作状態を通信すること(0
NLN )及びモジュール故障を通信すること(FLT
F )と、ファミリレベルにおける「マスタクリア」制
御(MCLF )である。以下にさらに詳細に説明する
ように、システムはモノプロセッサモジュール17(P
I)の局所記憶装置ブロック63と、関連するスレーブ
モジュール(DW)の局所記憶装置ブロックとの間で効
率の高いデータ交換を実行するように動作されても良い
。最後に、2つのビット(STOPF及び5TOPR)
は、以下にさらに詳細に説明する本発明の特徴に従って
、複数のサイクルに関してファミリパス12又は領域バ
ス13のそれぞれの専有を保持するために一度に1つの
プロキッサのみをイネーブルすることにより、フチミリ
プロセッサ間又は領域プロセッサ間の正当な割込み応答
時間を維持する。
専用状態レジスタ39は第9図(b)に示されるような
構造の8ピツトレジスタであシ、専用制御レジスタ38
によシ調整可能ガいくつかのフラグ(ENMI 、 D
W)及びその他の誤シアラグを読出すことができる。R
AVLフラグと、FAVLフラグはそれぞれ領域バス1
3又はファミリパス12を利用できることを指示し、そ
の条件は、対応するパスの少なくとも1つのモジュール
が非動作状態のERFフラグ及び動作状態の0NLNフ
ラグにより指示されるようにその可用性を主張する場合
に真正となる。ERFフラグは動作障害を指示し、動作
状態にあるとき、プロセッサ31を専ら専用階層レベル
で動作させることにより、故障したモジュールをシステ
ムのその他の部分から分離すると共に、それぞれの割込
み信号(FFRL及びRFLR)をファミリレベル及び
領域レベルの全てのモジュールへ送信させる。HOTS
Tフラグは故障指示に続くシステムの再始動を指示し、
動作状態にあるとき、専用記憶装置34又は局所記憶装
置ブロック63へのアクセスを阻止する。S LYEフ
ラグはマスタモジュールにおけるマスク不可能割込みに
続く、スレーブモジュールの論理回路によシ主張される
ようなマスク・スレーブ対話の誤シを指示する。
構造の8ピツトレジスタであシ、専用制御レジスタ38
によシ調整可能ガいくつかのフラグ(ENMI 、 D
W)及びその他の誤シアラグを読出すことができる。R
AVLフラグと、FAVLフラグはそれぞれ領域バス1
3又はファミリパス12を利用できることを指示し、そ
の条件は、対応するパスの少なくとも1つのモジュール
が非動作状態のERFフラグ及び動作状態の0NLNフ
ラグにより指示されるようにその可用性を主張する場合
に真正となる。ERFフラグは動作障害を指示し、動作
状態にあるとき、プロセッサ31を専ら専用階層レベル
で動作させることにより、故障したモジュールをシステ
ムのその他の部分から分離すると共に、それぞれの割込
み信号(FFRL及びRFLR)をファミリレベル及び
領域レベルの全てのモジュールへ送信させる。HOTS
Tフラグは故障指示に続くシステムの再始動を指示し、
動作状態にあるとき、専用記憶装置34又は局所記憶装
置ブロック63へのアクセスを阻止する。S LYEフ
ラグはマスタモジュールにおけるマスク不可能割込みに
続く、スレーブモジュールの論理回路によシ主張される
ようなマスク・スレーブ対話の誤シを指示する。
TOUT 7ラグは存在しない冬レープをアドレスする
プロセッサによシ起こる時間切れを指示し、動作状態に
あるとき、プロセッサにマスク不可能割込みを発生させ
る。
プロセッサによシ起こる時間切れを指示し、動作状態に
あるとき、プロセッサにマスク不可能割込みを発生させ
る。
以下余白
割込み制御ブロック41は、適切な優先順位を割当てる
ことにより複数本の割込み線を制御するようにプロセッ
サ31をイネーブルする。割込みは、 一専用レベルからのグループ; 一ファミリレベルからのグループ(接続線70及び71
を介する); 一領域レベルからのグループ(接続線74及び75を介
する) の3つに分割される。
ことにより複数本の割込み線を制御するようにプロセッ
サ31をイネーブルする。割込みは、 一専用レベルからのグループ; 一ファミリレベルからのグループ(接続線70及び71
を介する); 一領域レベルからのグループ(接続線74及び75を介
する) の3つに分割される。
タイマブロック40は、直列信号線ブロック42及び専
用レベル割込み信号に関してプレートを発生すると共に
、以下にさらに詳細に説明するようにいくつかのモジュ
ール内通信状況を制御する複数のタイマーから構成され
る。
用レベル割込み信号に関してプレートを発生すると共に
、以下にさらに詳細に説明するようにいくつかのモジュ
ール内通信状況を制御する複数のタイマーから構成され
る。
プロセッサ31により制御される大域アドレス復号ブロ
ック47は、専用記憶装置エリア34及びI10エリア
37に対して選択制御信号を専用パス32を介して直接
発生する。このブロック47はモジー−ル自体の局所記
憶装置ブロック63及びI10ブロックに対してアクセ
スの要求を発生すると共に、Plが接続されているファ
ミリパス及び領域バスにある他のモジュールの記憶装置
ブロック及びI10ブロックに対するアクセスの要求を
さらに発生する。それらの要求PL、PF、PRは局所
アービトレーシコンブロック48によシ試験され且つ処
理される。
ック47は、専用記憶装置エリア34及びI10エリア
37に対して選択制御信号を専用パス32を介して直接
発生する。このブロック47はモジー−ル自体の局所記
憶装置ブロック63及びI10ブロックに対してアクセ
スの要求を発生すると共に、Plが接続されているファ
ミリパス及び領域バスにある他のモジュールの記憶装置
ブロック及びI10ブロックに対するアクセスの要求を
さらに発生する。それらの要求PL、PF、PRは局所
アービトレーシコンブロック48によシ試験され且つ処
理される。
このように、専用レベルは大域アドレス後号ブロック4
7及び割込み制御ブロック41を介してより高いレベル
と会話し、それらのレベルの他のブロックとデータを交
換し及び/又は割込み信号を送受信する。
7及び割込み制御ブロック41を介してより高いレベル
と会話し、それらのレベルの他のブロックとデータを交
換し及び/又は割込み信号を送受信する。
局所階層レベルにおいては、システムの各プロセッサ3
1j31′、31“は独自の局所記憶装置ブロック63
、63′、 63”と、ブロック28.28′、28
“内に含まれ、物理的にはそのプロセッサを含むのと同
じモジュールに配置される一群の局所I10資源とに、
又はよp高い(ファミリ又は領域)レベルにあって同じ
バスに接続されるその他のプロセッサのそれぞれの局所
記憶装置ブロックとI10資源とに対してアクセスする
ことができる。
1j31′、31“は独自の局所記憶装置ブロック63
、63′、 63”と、ブロック28.28′、28
“内に含まれ、物理的にはそのプロセッサを含むのと同
じモジュールに配置される一群の局所I10資源とに、
又はよp高い(ファミリ又は領域)レベルにあって同じ
バスに接続されるその他のプロセッサのそれぞれの局所
記憶装置ブロックとI10資源とに対してアクセスする
ことができる。
局所階層レベルは(単一物理的モジュールレベルにおい
て)より高いレベルから独立していると同時に、その専
用ノ・−ドウエア資源によってさらに高いレベルと有効
に共動する。以下に再びモノプロセッサモジュール17
(PI)(第2図)における局所レベルの実現を再び参
照して局所レベルを詳細に説明する。マルチプロセッサ
モジュール18及び装置14にりいても同じ説明が適用
されるが、領域バス13及びファミリバス12へのアク
セスに関して省略される各部分にその説明をどのように
適応すれば良いかは自明である。
て)より高いレベルから独立していると同時に、その専
用ノ・−ドウエア資源によってさらに高いレベルと有効
に共動する。以下に再びモノプロセッサモジュール17
(PI)(第2図)における局所レベルの実現を再び参
照して局所レベルを詳細に説明する。マルチプロセッサ
モジュール18及び装置14にりいても同じ説明が適用
されるが、領域バス13及びファミリバス12へのアク
セスに関して省略される各部分にその説明をどのように
適応すれば良いかは自明である。
モノプロセッサモジュール17(PI)における記憶装
置の中で、局所記憶装置ブロック63はプロセッサ31
、ファミリハス12及び領域ハス13によりアクセス可
能な部分であり、従って、それらの構成要素によシ共用
される資源を構成する。
置の中で、局所記憶装置ブロック63はプロセッサ31
、ファミリハス12及び領域ハス13によりアクセス可
能な部分であり、従って、それらの構成要素によシ共用
される資源を構成する。
異なるモジュールの局所記憶装置ブロック63゜63′
、63”の間で(以下にさらに詳細に説明するように)
データを交換するために、32ビット並列データ転送を
可能にする記憶装置の32ビツトアレイと16ビツトア
レイの双方の可視性が与えられている。
、63”の間で(以下にさらに詳細に説明するように)
データを交換するために、32ビット並列データ転送を
可能にする記憶装置の32ビツトアレイと16ビツトア
レイの双方の可視性が与えられている。
局所アービトレーションブロック48は、3つの構成要
素(fロセッサ31、領域バス13及びファミリバス1
2)による局所パス51へのアクセスの要求を試験する
状態装置によシ実現される。
素(fロセッサ31、領域バス13及びファミリバス1
2)による局所パス51へのアクセスの要求を試験する
状態装置によシ実現される。
デッドロックを回避するために、採用されるアルゴリズ
ムは2つのパスからの要求により高い優先順位を割当て
る。3つの構成l!L素のいずれか1つからの要求は、
それぞれ、複数の連続するサイクルに対して局所バス5
1の排他制御を保持しても良い。第7図はこの状態装置
の動作図を示す。
ムは2つのパスからの要求により高い優先順位を割当て
る。3つの構成l!L素のいずれか1つからの要求は、
それぞれ、複数の連続するサイクルに対して局所バス5
1の排他制御を保持しても良い。第7図はこの状態装置
の動作図を示す。
1つのサイクルを実行するとき、局所アービトレーショ
ンブロック48はブロック125によシ待機状態に保持
される。アクセス要求信号が受信されると、ブロック1
25からブロック126へ移行し、その要求信号が接続
線55におけるRL信号(領域要求)であるか否かが決
定される。その答えが肯定である場合、ブロック126
からブロック127へ移行し、接続線56を介し、イン
タフェースブロック57を介して、領域パス13ノ局所
パス51に対する直接アクセスを制御する。
ンブロック48はブロック125によシ待機状態に保持
される。アクセス要求信号が受信されると、ブロック1
25からブロック126へ移行し、その要求信号が接続
線55におけるRL信号(領域要求)であるか否かが決
定される。その答えが肯定である場合、ブロック126
からブロック127へ移行し、接続線56を介し、イン
タフェースブロック57を介して、領域パス13ノ局所
パス51に対する直接アクセスを制御する。
次に、ブロック127はブロック126と同様のブロッ
ク126′へ移行し、要求信号RLが依然として現われ
ているならばブロック127を動作状態に保持し、要求
信号RLがなければ待機ブロック125に戻る。これに
対し、ブロック126における答えが否定である場合は
ブロック128へ移行し、要求が接続線52のFL信号
()了ミリ要求)によるものであるか否かが決定される
。その答えが肯定である場合、ブロック128からブロ
ック129へ移行し、接続線53を介し、インタフェー
スブロック54t−介して、ファミリノ々ス120局所
パス51に対する直接アクセスを制御する。次に、ブロ
ック129からブロック128と同様のブロック128
′に移行し、要求信号FLが依然として現われていれば
ブロック129を動作状態に保持し、要求信号がなけれ
ば待機プロツり125に戻る。これに対し、ブロック1
28における答えが否定である場合は、ブロック131
へ移行し、要求がプロセッサ31による領域アクセスに
対するもの(PR信号)であるか否かが決定される。そ
の答えが肯定である場合、ブロック131からブロック
132に移行し、接続i!i!49を介し、インタフェ
ースブロック50を介して、プロセッサ31の局所パス
51に対する直接アクセスを制御し、次にブロック12
6’(ブロック126と同様の)へ移行し、領域パス1
3からの優先順位アクセス要求が存在するか否かが決定
される。その答えが肯定である場合、ブロック126N
はブロック127に戻って前述の優先順位接続を実行し
く且つインタフェースブロック50を分離し)、答えが
否定である場合にはブロック126Nからブロック13
4に移行し、接続線80を介し、インタフェースブロッ
ク57を介して、プロセッサ31の領域パス13に対す
る直接アクセスを制御する。ブロック134はブロック
131と同様のブロック131′へ移行し、前述のPR
信号が維持されていればブロック134を動作状態に保
持し、維持されていなければ待機ブロック125に戻る
。これに対し、ブロック131における答えが否定であ
る場合は、このブロックからブロック136へ移行し、
要求がプロセッサ31によるファミリアクセスに対して
のもの(PF倍信号であるか否かが決定される。その答
えが肯定である場合、ブロック136からブロック13
2’(ブロック132と同様の)へ移行し、プロセッサ
31の局所バス51に対する直接アクセスを制御し、次
にブロック12B’(ブロック128と同様の)へ移行
し、ファミリパス12からの優先順位アクセス要求が存
在するか否かが決定される。その答えが肯定である場合
、ブロック128′からブロック129に戻って前述の
優先順位接続(及びインタフェースブロック50の分離
)ヲ災行し、答えが否定である場合にはブロック128
′からブロック137に移行し、接続線62を介し、イ
ンタフェースブロック54を介して、プロセッサ31の
2アミリパス12に対する直接アクセスを制御する。
ク126′へ移行し、要求信号RLが依然として現われ
ているならばブロック127を動作状態に保持し、要求
信号RLがなければ待機ブロック125に戻る。これに
対し、ブロック126における答えが否定である場合は
ブロック128へ移行し、要求が接続線52のFL信号
()了ミリ要求)によるものであるか否かが決定される
。その答えが肯定である場合、ブロック128からブロ
ック129へ移行し、接続線53を介し、インタフェー
スブロック54t−介して、ファミリノ々ス120局所
パス51に対する直接アクセスを制御する。次に、ブロ
ック129からブロック128と同様のブロック128
′に移行し、要求信号FLが依然として現われていれば
ブロック129を動作状態に保持し、要求信号がなけれ
ば待機プロツり125に戻る。これに対し、ブロック1
28における答えが否定である場合は、ブロック131
へ移行し、要求がプロセッサ31による領域アクセスに
対するもの(PR信号)であるか否かが決定される。そ
の答えが肯定である場合、ブロック131からブロック
132に移行し、接続i!i!49を介し、インタフェ
ースブロック50を介して、プロセッサ31の局所パス
51に対する直接アクセスを制御し、次にブロック12
6’(ブロック126と同様の)へ移行し、領域パス1
3からの優先順位アクセス要求が存在するか否かが決定
される。その答えが肯定である場合、ブロック126N
はブロック127に戻って前述の優先順位接続を実行し
く且つインタフェースブロック50を分離し)、答えが
否定である場合にはブロック126Nからブロック13
4に移行し、接続線80を介し、インタフェースブロッ
ク57を介して、プロセッサ31の領域パス13に対す
る直接アクセスを制御する。ブロック134はブロック
131と同様のブロック131′へ移行し、前述のPR
信号が維持されていればブロック134を動作状態に保
持し、維持されていなければ待機ブロック125に戻る
。これに対し、ブロック131における答えが否定であ
る場合は、このブロックからブロック136へ移行し、
要求がプロセッサ31によるファミリアクセスに対して
のもの(PF倍信号であるか否かが決定される。その答
えが肯定である場合、ブロック136からブロック13
2’(ブロック132と同様の)へ移行し、プロセッサ
31の局所バス51に対する直接アクセスを制御し、次
にブロック12B’(ブロック128と同様の)へ移行
し、ファミリパス12からの優先順位アクセス要求が存
在するか否かが決定される。その答えが肯定である場合
、ブロック128′からブロック129に戻って前述の
優先順位接続(及びインタフェースブロック50の分離
)ヲ災行し、答えが否定である場合にはブロック128
′からブロック137に移行し、接続線62を介し、イ
ンタフェースブロック54を介して、プロセッサ31の
2アミリパス12に対する直接アクセスを制御する。
ブロック137からブロック136’(ブロック136
と同様の)へ移行し、前述のPF倍信号維持されていれ
ばブロック137を動作状態に保持し、維持されていな
ければ待機ブロック125に戻る。これに対し、ブロッ
ク136における答えが否定である場合は、このブロッ
クからブロック138へ移行し、要求がプロセッサ31
による局所バスへのアクセスに対するもの(PL信号)
でおるか否かが決定される。その答えが肯定である場合
は、ブロック138からブロック132’(ブロック1
32と同様の)へ移行して前述の直接アクセスを制御し
、次にブロック13 B’ (ブロック138と同様の
)へ移行し、前述のPL信号が維持されていればブロッ
ク132′を動作状態に保持し、維持されていなければ
待機ブロック125に戻る。たとえば、専用レベルブロ
ック27′(第3図)を3つ有するツルチプロセッサモ
ジュール18の場合、要求PL、又はP F 1 *
P L 2又はPF2+PL3又はPF3に対してそ
れぞれ信号49S+ 49’2又は49′3が発生され
る。
と同様の)へ移行し、前述のPF倍信号維持されていれ
ばブロック137を動作状態に保持し、維持されていな
ければ待機ブロック125に戻る。これに対し、ブロッ
ク136における答えが否定である場合は、このブロッ
クからブロック138へ移行し、要求がプロセッサ31
による局所バスへのアクセスに対するもの(PL信号)
でおるか否かが決定される。その答えが肯定である場合
は、ブロック138からブロック132’(ブロック1
32と同様の)へ移行して前述の直接アクセスを制御し
、次にブロック13 B’ (ブロック138と同様の
)へ移行し、前述のPL信号が維持されていればブロッ
ク132′を動作状態に保持し、維持されていなければ
待機ブロック125に戻る。たとえば、専用レベルブロ
ック27′(第3図)を3つ有するツルチプロセッサモ
ジュール18の場合、要求PL、又はP F 1 *
P L 2又はPF2+PL3又はPF3に対してそ
れぞれ信号49S+ 49’2又は49′3が発生され
る。
局所状態レジスタ64は、I10スペースにおいて局所
バス51から読出し可能な、第9図(C)に示されるよ
うな構造の16ピツトレジスタである。
バス51から読出し可能な、第9図(C)に示されるよ
うな構造の16ピツトレジスタである。
このレジスタはモジュールの種類と、モジー−ル自体に
おけるいくつかの動作状態フラグ(誤9、信号線オン/
オフ)の状態とに関する情報を記憶している。フラグE
RF 、 0NLN及びFLTF の機能は専用制御レ
ジスタ38及び専用状態レジスタ39の対応するフラグ
と同じである。TYPEフラグがモジュールの種類を識
別するのに対し、LREGフラグは独自の局所状態レジ
スタ64をその他のモジュールの局所状態レジスタと区
別するようにプロセッサ31をイネーブルする。
おけるいくつかの動作状態フラグ(誤9、信号線オン/
オフ)の状態とに関する情報を記憶している。フラグE
RF 、 0NLN及びFLTF の機能は専用制御レ
ジスタ38及び専用状態レジスタ39の対応するフラグ
と同じである。TYPEフラグがモジュールの種類を識
別するのに対し、LREGフラグは独自の局所状態レジ
スタ64をその他のモジュールの局所状態レジスタと区
別するようにプロセッサ31をイネーブルする。
ファミリ制御レジスタ65は局所バス51を介してI1
0スペースに接続される、第9図(d)に示されるよう
な構造の16ピツト書込み専用レジスタであシ、ファミ
リ内の他のプロセッサによシ割込みをプロセッサ31に
送信させることができる。
0スペースに接続される、第9図(d)に示されるよう
な構造の16ピツト書込み専用レジスタであシ、ファミ
リ内の他のプロセッサによシ割込みをプロセッサ31に
送信させることができる。
この割込みには、
一接続線71を介するベクトル付き(INTFIF O
) 。
) 。
−接続線70を介するベクトルなしくINTPRO。
INTPRI 、 INTPR2)
の2謹類がある。割込みの種類はビットFO。
Fl及びF2により識別される。ベクトル付き割込みは
ベクトルとの関連づけのためにビットvo 。
ベクトルとの関連づけのためにビットvo 。
Vl、F2及びF3を使用する。ベクトルはFIFOブ
ロック72で待機状態に置かれ、そこからプロセッサ3
1により連続的に取出される。
ロック72で待機状態に置かれ、そこからプロセッサ3
1により連続的に取出される。
領域制御レジスタ66は機能の上ではファミリ制御レジ
スタ65と同一であり、領域プロセッサにより可視性を
与えられる。
スタ65と同一であり、領域プロセッサにより可視性を
与えられる。
本発明によるシステムにおいては「同報通信」転送、す
なわち、同時に独自の局所記憶装置ブロックから複数の
受信側プロセッサの局所記憶装置ブロックへデータを転
送するプロセッサによIpi4ルミ4イロツト転送が可
能である。
なわち、同時に独自の局所記憶装置ブロックから複数の
受信側プロセッサの局所記憶装置ブロックへデータを転
送するプロセッサによIpi4ルミ4イロツト転送が可
能である。
受信側プロセッサはクラスタとして構成され、各プロセ
ッサは同時に8つまでのクラスタに所属して良い。
ッサは同時に8つまでのクラスタに所属して良い。
回報通信送信は、送信側プロセッサがこの種の転送のた
めに予約された8つの記憶エリアの中の1つをアドレス
することにより実行される。このエリアは合わせて64
kbのサイズで6!11(第11図体))、最高位ファ
ミリスペースアドレス及び領域スペースアドレスとして
マツピングされる。それぞれのクラスタは回報通信レジ
スタにおいて1つのビット(CLO〜7)を割当てられ
、従って、このレジスタは第9図(e)に示されるよう
な構造の8ビツトレジスタである。従って、N番目のク
ラスタへの割当ては回報通信レジスタのN番目のビット
に割当てられる論理値によって決まる。
めに予約された8つの記憶エリアの中の1つをアドレス
することにより実行される。このエリアは合わせて64
kbのサイズで6!11(第11図体))、最高位ファ
ミリスペースアドレス及び領域スペースアドレスとして
マツピングされる。それぞれのクラスタは回報通信レジ
スタにおいて1つのビット(CLO〜7)を割当てられ
、従って、このレジスタは第9図(e)に示されるよう
な構造の8ビツトレジスタである。従って、N番目のク
ラスタへの割当ては回報通信レジスタのN番目のビット
に割当てられる論理値によって決まる。
さらに、制御レジスタへの回報通信書込み、複数のプロ
セッサへの同時割込み送信など、たとえば複数の共動プ
ロセッサの同時処理開始が可能である。
セッサへの同時割込み送信など、たとえば複数の共動プ
ロセッサの同時処理開始が可能である。
モノプロセッサモジュール17(Pl)は領域レヘル同
N通信レジスタ68と、ファミリレペル同報通信レジス
タ67とを有する。
N通信レジスタ68と、ファミリレペル同報通信レジス
タ67とを有する。
第6図(A)に示されるように、ファミリパス12とイ
ンタフェースするブロック54は、1つのモジュール(
たとえば17(PI))にファミリパス12に接続され
るその他のモジュールの局所記憶装置及びI10エリア
へのアクセスを制御させることができるハードウェア装
置から構成される。
ンタフェースするブロック54は、1つのモジュール(
たとえば17(PI))にファミリパス12に接続され
るその他のモジュールの局所記憶装置及びI10エリア
へのアクセスを制御させることができるハードウェア装
置から構成される。
その他のモジュールもモジュールP1の局所記憶装置及
びし勺エリアに対するアクセスを与えられる(ファミリ
マップ)。ファミリインタフェースブロック54は5つ
の信号群(アドレス及び状態、データ、制御、誤シ、ア
ービトレーシヨン)を支援する。モジュール間のアービ
トレーシヨンは、以下にさらに詳細に説明する「スナッ
プシ冒ット」方式として知られる方法を利用して実行さ
れる。
びし勺エリアに対するアクセスを与えられる(ファミリ
マップ)。ファミリインタフェースブロック54は5つ
の信号群(アドレス及び状態、データ、制御、誤シ、ア
ービトレーシヨン)を支援する。モジュール間のアービ
トレーシヨンは、以下にさらに詳細に説明する「スナッ
プシ冒ット」方式として知られる方法を利用して実行さ
れる。
第6図(B)かられかるように、領域パス13とインタ
フェースするブロック゛57は機能の上ではファミリイ
ンタフェースブロック54に類似している。
フェースするブロック゛57は機能の上ではファミリイ
ンタフェースブロック54に類似している。
従って、局所レベルとさらに高いレベルとの間の会話は
、主に、 一ファミリノぐスインタフエースブロック54又は領域
ハスインタフェースブロック57;−同報通信レジスタ
口7又は68 一局所状態しジスタロ4; −ファミリ制御レジスタ65又は領域制御レジスタ66
と、関連割込み構造 を介して影響を受ける。
、主に、 一ファミリノぐスインタフエースブロック54又は領域
ハスインタフェースブロック57;−同報通信レジスタ
口7又は68 一局所状態しジスタロ4; −ファミリ制御レジスタ65又は領域制御レジスタ66
と、関連割込み構造 を介して影響を受ける。
インタフェースブロック54及び57によシ、高いレベ
ルに接続されるモジュールから局所レベルへのアクセス
及びその逆方向のアクセスが可能となる。
ルに接続されるモジュールから局所レベルへのアクセス
及びその逆方向のアクセスが可能となる。
同報通信レジスタ67及び68はクラスタ構成を形成し
、クラスタに割当てられたプロセッサに同時に割込みを
供給する。
、クラスタに割当てられたプロセッサに同時に割込みを
供給する。
局所状態レジスタ64はより高いレベルにモジエールの
特性及び状態を通知する。
特性及び状態を通知する。
ファミリ制御レジスタ65及び領域制御レジスタ66は
同じレベルのプロセッサの間で割込みを送信させること
ができる。
同じレベルのプロセッサの間で割込みを送信させること
ができる。
前述のように、ファミリ階層レベルはシステムの集中的
データ処理レベルであシ、システムの最も強力な演算素
子と、用途に対して通信するI10ブロック23とが共
動する。
データ処理レベルであシ、システムの最も強力な演算素
子と、用途に対して通信するI10ブロック23とが共
動する。
ファミリプロセッサ間の共動は共通ファミリバス12を
介して影響を受ける。
介して影響を受ける。
1つのレベルのプロセッサの間、及びそのレベルと、よ
り低い(局所)レベルと、より高い(領域及び領域イ・
ットワーク)レベルとの間の「有効な共動」は、ファミ
リに8Mbの記憶スペースと16kbのI10スペース
とを割当てるアドレス構造(第11図(、)及び第11
図(b))に関連して説明するのが最も良いであろう。
り低い(局所)レベルと、より高い(領域及び領域イ・
ットワーク)レベルとの間の「有効な共動」は、ファミ
リに8Mbの記憶スペースと16kbのI10スペース
とを割当てるアドレス構造(第11図(、)及び第11
図(b))に関連して説明するのが最も良いであろう。
これらのス滅−スには、所定のファミリの中の各モジュ
ールの全ての局所資源が割当てられる。
ールの全ての局所資源が割当てられる。
上述のモジュールブロックは局所パス51を介するファ
ミリレベルとの会話を可能にする手段及び環境を構成す
る。さらに詳細にいえば、大域アドレス復号ブロック4
7(及び47′)はファミリパスニする各マスターモジ
ュールによる独自の局所記憶装置及びI10エリアへの
アクセス、並びに同じファミリパス12上にあるその他
の全てのモジュールの局所記憶装置及びI10エリアへ
のア、クセスを可能にする。
ミリレベルとの会話を可能にする手段及び環境を構成す
る。さらに詳細にいえば、大域アドレス復号ブロック4
7(及び47′)はファミリパスニする各マスターモジ
ュールによる独自の局所記憶装置及びI10エリアへの
アクセス、並びに同じファミリパス12上にあるその他
の全てのモジュールの局所記憶装置及びI10エリアへ
のア、クセスを可能にする。
局所アービトレーションブロック48(及び48′)は
ファミリからの要求を含めて局所資源に対するアドレス
の要求を全て受信し、各モジュールの内部状態に従った
順序でそれらの資源を利用可能な状態とする。
ファミリからの要求を含めて局所資源に対するアドレス
の要求を全て受信し、各モジュールの内部状態に従った
順序でそれらの資源を利用可能な状態とする。
局所記憶装置ブロック63(及び63′)は2つの局所
及びファミリ)レベルの間の「物理的」通信要素である
。
及びファミリ)レベルの間の「物理的」通信要素である
。
ファミリ制御レジスタ65(及び65′)は入力される
ファミリ割込み構造を支援するために使用される。
ファミリ割込み構造を支援するために使用される。
ファミリ同報通信レジスタ67(及び67′)は可能な
8つの同報通信クラスタの中の1つに1つの記憶エリア
を割当てる。
8つの同報通信クラスタの中の1つに1つの記憶エリア
を割当てる。
局所状態レジスタ64(及び64′)は単一のモジエー
ルのそのファミリに関連する状態の情報を供給する。
ルのそのファミリに関連する状態の情報を供給する。
ファミリハスインタフェースブロック54(及び54′
)は各モジュールの局所レベルで、マスタモジュールか
らのアクセス要求をファミリパス12を介して供給する
。
)は各モジュールの局所レベルで、マスタモジュールか
らのアクセス要求をファミリパス12を介して供給する
。
ファミリレベルと関連して既に説明したように、1つの
領域は1つのアドレススペースと、1本の共通パスを共
用する一群のモジュールから構成される。
領域は1つのアドレススペースと、1本の共通パスを共
用する一群のモジュールから構成される。
この場合も、それらのモジュールは処理に関して高度に
独立していると同時に、同じ領域内の他のモジー−ルと
非常に効率曳く共動する。
独立していると同時に、同じ領域内の他のモジー−ルと
非常に効率曳く共動する。
レベル内共動の場合、上述の特性は領域内部の各物理的
モジ瓢−ルにおいてファミリレベルで同じ専用機能を採
用することにより維持される。それらの機能は会話手段
及び環境(大域アドレス復号ブロック47(及び47N
)と、局所記憶装置ブロック63(及び63〃)と、領
域制御レジスタ66(及び661)と、同報通信レジス
タ68(及び68″)と、局所状態レジスタ64(及び
64“)と、局所アービトレーション48(及び48’
)と、領域パスインタフェースブロック57(及び5
7〃)とを構成する。
モジ瓢−ルにおいてファミリレベルで同じ専用機能を採
用することにより維持される。それらの機能は会話手段
及び環境(大域アドレス復号ブロック47(及び47N
)と、局所記憶装置ブロック63(及び63〃)と、領
域制御レジスタ66(及び661)と、同報通信レジス
タ68(及び68″)と、局所状態レジスタ64(及び
64“)と、局所アービトレーション48(及び48’
)と、領域パスインタフェースブロック57(及び5
7〃)とを構成する。
様々な領域モジー−ルの「局所」機能は領域バス13を
介してアクセス可能である。さらに詳細にいえば、ファ
ミリレベルと領域レベルとの間の共動はモノプロセッサ
モジュール17(PI)及び大容量記憶装置ブロック2
2 (HC8M)によシ支援される。モノプロセッサモ
ジュールP1は独自のファミリ(ファミリごとに1つの
PI)のアドレススペースと、いくつかのファミリ(た
とえば32であると好都合である)が接続される領域ア
ドレススペースの双方に対する可視性を与えられている
。Plは2本の大容量のファミリバス12及び領域パス
13と、前述の全てのハードウェア特性とを利用する。
介してアクセス可能である。さらに詳細にいえば、ファ
ミリレベルと領域レベルとの間の共動はモノプロセッサ
モジュール17(PI)及び大容量記憶装置ブロック2
2 (HC8M)によシ支援される。モノプロセッサモ
ジュールP1は独自のファミリ(ファミリごとに1つの
PI)のアドレススペースと、いくつかのファミリ(た
とえば32であると好都合である)が接続される領域ア
ドレススペースの双方に対する可視性を与えられている
。Plは2本の大容量のファミリバス12及び領域パス
13と、前述の全てのハードウェア特性とを利用する。
大容量記憶装置ブロック22は2つの環境(ファミリ及
び領域)の間で大量のデータを高い効率で交換するよう
に構成される。
び領域)の間で大量のデータを高い効率で交換するよう
に構成される。
実際には、このブロック22は非常に大きな記憶容量を
有するのに加えて、ファミリパス12と領域バス13の
双方に接続されるダブルホートラ有し、従って、一方の
環境で利用可能であるデータを他方の環境でも同時に利
用可能とすることができるので、以下に第5図に関して
さらに詳細に説明するようにシステムバスを循環する必
要がないという大きな利点が得られる。大容量記憶装置
ブロック22 (HC8M)は、論理誤シ検出修正ブロ
ック152と制御ビットを交換する部分151を含む記
憶装置プレイを有する。記憶装置アレイ150における
続出しデータ又は書込みデータは、それぞれファミリパ
ス12と領域バス13とに接続される2つの書込みデー
タレジスタ154及ヒ155と、同様にそれぞれファミ
リパス12と領域パス13とに接続される2つの読出し
データレジスタ156及び157とに接続される信号線
153(32ビツトであると好都合である)を介して送
受信される。記憶装置アレイ150との間で交換される
データはさらに信号線158を介して論理ブロック15
2へ送られる。論理ブロック152は読出し又は書込み
制御線159を介して信号線153に接続されると共に
、要求のアービトレーション、ダブル(ファミリー領域
)ポートの制御及び記憶装置アレイ150の制御信号の
タイミング設定を実行、するブロック161に誤p信号
線160を介して接続される。このブロック161は記
憶装置プレイ150にアドレス信号163(RAS/
CAS / ADDRESS )を供給する。
有するのに加えて、ファミリパス12と領域バス13の
双方に接続されるダブルホートラ有し、従って、一方の
環境で利用可能であるデータを他方の環境でも同時に利
用可能とすることができるので、以下に第5図に関して
さらに詳細に説明するようにシステムバスを循環する必
要がないという大きな利点が得られる。大容量記憶装置
ブロック22 (HC8M)は、論理誤シ検出修正ブロ
ック152と制御ビットを交換する部分151を含む記
憶装置プレイを有する。記憶装置アレイ150における
続出しデータ又は書込みデータは、それぞれファミリパ
ス12と領域バス13とに接続される2つの書込みデー
タレジスタ154及ヒ155と、同様にそれぞれファミ
リパス12と領域パス13とに接続される2つの読出し
データレジスタ156及び157とに接続される信号線
153(32ビツトであると好都合である)を介して送
受信される。記憶装置アレイ150との間で交換される
データはさらに信号線158を介して論理ブロック15
2へ送られる。論理ブロック152は読出し又は書込み
制御線159を介して信号線153に接続されると共に
、要求のアービトレーション、ダブル(ファミリー領域
)ポートの制御及び記憶装置アレイ150の制御信号の
タイミング設定を実行、するブロック161に誤p信号
線160を介して接続される。このブロック161は記
憶装置プレイ150にアドレス信号163(RAS/
CAS / ADDRESS )を供給する。
ファミリパス12は、
−それぞれアドレスビット16から22又は別の7ビツ
トを供給する2本の信号線164及び165ヲ介シてマ
ルチプレクサ16602つの入力端子に接続され;ただ
し、マルチプレクサ166の出力端子はファミリアドレ
スをマツピングするRAM記憶装置ブロック168に接
続し、RAM記憶装置ブロック168はファミリパス1
2から(書込み)制御信号170を受信し、その出力端
子はファミリパスアドレス/状態2ツチ171に接続す
る;−アドレスビット0から15を供給する直接接続線
173を介してファミリパスアドレス/状態ラッチ17
1に接続され; 一ファミリパスアドレス/状態ラッテ171に信号を供
給するフチミリバス12制御信号受信ブロック174に
接続され: 一ファミリ状態及び制御レジスタ176の入力端子及び
出力端子に接続されると共に、データ交換肯定応答及び
情報のための論理でロック178から信号177を受信
する。
トを供給する2本の信号線164及び165ヲ介シてマ
ルチプレクサ16602つの入力端子に接続され;ただ
し、マルチプレクサ166の出力端子はファミリアドレ
スをマツピングするRAM記憶装置ブロック168に接
続し、RAM記憶装置ブロック168はファミリパス1
2から(書込み)制御信号170を受信し、その出力端
子はファミリパスアドレス/状態2ツチ171に接続す
る;−アドレスビット0から15を供給する直接接続線
173を介してファミリパスアドレス/状態ラッチ17
1に接続され; 一ファミリパスアドレス/状態ラッテ171に信号を供
給するフチミリバス12制御信号受信ブロック174に
接続され: 一ファミリ状態及び制御レジスタ176の入力端子及び
出力端子に接続されると共に、データ交換肯定応答及び
情報のための論理でロック178から信号177を受信
する。
領域パス13も同様に、同じ図中符号の後に′を付して
指示されている機能上回等のブロックに接続される。
指示されている機能上回等のブロックに接続される。
ファミリバスアドレス/状態2ツチ171の状態出力端
子は、論理ブロック178及びブロック161に接続さ
れる状態復号及びサイクル要求発生ブロック180に接
続する。領域バスアドレス/状態ラッチ171′の状態
出力端子は同様にして接続される。
子は、論理ブロック178及びブロック161に接続さ
れる状態復号及びサイクル要求発生ブロック180に接
続する。領域バスアドレス/状態ラッチ171′の状態
出力端子は同様にして接続される。
アドレス/状態ラッチ171及び171′のアドレス出
力端子(ビットOから22)はブロック161により制
御されるマルチプレクサ182の入力端子に接続し、マ
ルチプレクサ182の出力端子は直接に(論理積又は論
理和ブロック183のみを介して)又はパイプライン1
84を介して、論理ブロック178及び178′をさら
に制御するアービトレーションブロック161のアドレ
ス入力端子に接続する。
力端子(ビットOから22)はブロック161により制
御されるマルチプレクサ182の入力端子に接続し、マ
ルチプレクサ182の出力端子は直接に(論理積又は論
理和ブロック183のみを介して)又はパイプライン1
84を介して、論理ブロック178及び178′をさら
に制御するアービトレーションブロック161のアドレ
ス入力端子に接続する。
たとえば、大容量記憶装置ブロック22の最大容量が8
Mバイトであり、それが64にバイトずつの128のセ
グメントに分割されるものとする。
Mバイトであり、それが64にバイトずつの128のセ
グメントに分割されるものとする。
記憶装置ブロック22はファミリバス12と領域パス1
3の双方から可視することができ、記憶容量がそれぞれ
のバスについて利用可能なアドレススペースよシ太きい
ため、本発明においては双方のバスが物理的な8Mバイ
トの限界を越えることを可能にするマツピンダメカニズ
ムが構成される。
3の双方から可視することができ、記憶容量がそれぞれ
のバスについて利用可能なアドレススペースよシ太きい
ため、本発明においては双方のバスが物理的な8Mバイ
トの限界を越えることを可能にするマツピンダメカニズ
ムが構成される。
記憶装置は語長を32ビツトとして(倍長語)構成され
、32ビツト(倍長語)、16ビツト(2))及び8ビ
ツト(バイト)の胱出し、書込みアクセスが可能である
。
、32ビツト(倍長語)、16ビツト(2))及び8ビ
ツト(バイト)の胱出し、書込みアクセスが可能である
。
2つの(ファミリ及び領域)記憶装置アクセスポートは
2つの全く同一の、互いに独立したマツピングシステム
を構成する。それらのシステムの論理は合わせて8Mバ
イトの容量を64にバイトずつの128のセグメントに
分割し、各セグメントは物理的アドレススペースの内部
(64にの限外内)の任意の場所へシフト自在である。
2つの全く同一の、互いに独立したマツピングシステム
を構成する。それらのシステムの論理は合わせて8Mバ
イトの容量を64にバイトずつの128のセグメントに
分割し、各セグメントは物理的アドレススペースの内部
(64にの限外内)の任意の場所へシフト自在である。
所定のセグメントの番号を関連アドレスのマツピングレ
ジスタに書込むことにより、そのセグメントに1つの物
理的アドレスが割当てられる。マツピングレジスタは1
28gのRAM記憶装置ブロック168及び168′に
グループ分けされる。記憶装置アレイの通常の読出し、
書込みサイクルの場合、フッミリバス及び領域パスから
のアドレスは次の2つの部分から構成される。
ジスタに書込むことにより、そのセグメントに1つの物
理的アドレスが割当てられる。マツピングレジスタは1
28gのRAM記憶装置ブロック168及び168′に
グループ分けされる。記憶装置アレイの通常の読出し、
書込みサイクルの場合、フッミリバス及び領域パスから
のアドレスは次の2つの部分から構成される。
一ビツト0から15は、バスアドレス/状態ラッチ17
1又は171′に直接接続する接続線173又は173
′を介して記憶装置アレイ150へ直接送られる; 一ビツト16から22は′マツピング用RAM記憶装置
ブロック168又は168′から、アドレスに割当てら
れた(7ピツト)セグメント番号を取出すために使用さ
れる。これらの7ビツトは記憶装置アレイ150のアド
レスの最上位ビットである。
1又は171′に直接接続する接続線173又は173
′を介して記憶装置アレイ150へ直接送られる; 一ビツト16から22は′マツピング用RAM記憶装置
ブロック168又は168′から、アドレスに割当てら
れた(7ピツト)セグメント番号を取出すために使用さ
れる。これらの7ビツトは記憶装置アレイ150のアド
レスの最上位ビットである。
従って、マツピング用RAM記憶装置ブロック168又
は168′において(信号+vi!165又は165′
を介して)それらの7ビツトヲ変更することにより、フ
ッミリバス又は領域パスからの同じアドレスを異なるセ
グメント、従って記憶装置アレイ150の異なるエリア
に対するアクセスをイネーブルするために使用しても良
い。アドレスビット23は領域パス13でゼロにセット
され、フッミリバス12では1にセットされるが、マツ
ピング論理によシ使用されない。
は168′において(信号+vi!165又は165′
を介して)それらの7ビツトヲ変更することにより、フ
ッミリバス又は領域パスからの同じアドレスを異なるセ
グメント、従って記憶装置アレイ150の異なるエリア
に対するアクセスをイネーブルするために使用しても良
い。アドレスビット23は領域パス13でゼロにセット
され、フッミリバス12では1にセットされるが、マツ
ピング論理によシ使用されない。
マツピング用RAM記憶装置グロック168又は168
′は、 −「読出し/書込み」セグメント又は「読出し専用」セ
グメントを規定する1ビット; −HC8M 記ttセグメントがその特定のアドレスに
あるか否かを規定する1ビツト。たとえば、フッミリバ
ス12の最初の128にバイトに対応するアドレスは、
それらのアドレスがモノグロセンサモジュール17(P
I)の局所記憶装置ブロック63に割当てられる(第1
1図(a))ことから、明らかにHC8M記憶セグメン
トに割当てられる;−モジュールにおいて発生され且つ
直接制御される1つのパリティ−検査ビット; をさらに記憶している。
′は、 −「読出し/書込み」セグメント又は「読出し専用」セ
グメントを規定する1ビット; −HC8M 記ttセグメントがその特定のアドレスに
あるか否かを規定する1ビツト。たとえば、フッミリバ
ス12の最初の128にバイトに対応するアドレスは、
それらのアドレスがモノグロセンサモジュール17(P
I)の局所記憶装置ブロック63に割当てられる(第1
1図(a))ことから、明らかにHC8M記憶セグメン
トに割当てられる;−モジュールにおいて発生され且つ
直接制御される1つのパリティ−検査ビット; をさらに記憶している。
本発明のマツピンダメカニズムは同じ領域パス又はフッ
ミリバスにある複数の大容量記憶装置ブロック22 (
HC8M)のインストレーショアth行すると共に、領
域又はファミリによる記憶装置ブロックの排他的可視性
が得られる。さらに、セグメントシフトはデータ転送を
含まず、単にRAM記憶装置ブロック168又は168
′のマツピングレジスタの変更を伴なうだけである。
ミリバスにある複数の大容量記憶装置ブロック22 (
HC8M)のインストレーショアth行すると共に、領
域又はファミリによる記憶装置ブロックの排他的可視性
が得られる。さらに、セグメントシフトはデータ転送を
含まず、単にRAM記憶装置ブロック168又は168
′のマツピングレジスタの変更を伴なうだけである。
大容量記憶装置ブロック22の制御プログラムはファミ
リ及び領域のI10ス被−スの特定の(スイッチで選択
可能な)部分に対するアクセスを得ることにより、ファ
ミリ及び領域マツピング用RAM記憶装置ブロック16
8及び168′を初期設定し、変更する。
リ及び領域のI10ス被−スの特定の(スイッチで選択
可能な)部分に対するアクセスを得ることにより、ファ
ミリ及び領域マツピング用RAM記憶装置ブロック16
8及び168′を初期設定し、変更する。
状態及び制御レジスタ176及び176′は、制御プロ
グラムがマツピング用RAM記憶装置ブロック168及
び168’t−初期設定し終わるまで大容量記憶装置ブ
ロック22へのアクセスを阻止するためのビットを含む
。
グラムがマツピング用RAM記憶装置ブロック168及
び168’t−初期設定し終わるまで大容量記憶装置ブ
ロック22へのアクセスを阻止するためのビットを含む
。
この大容量記憶装置ブロック22 (HC8M)は本発
明による装置のパスとインタフェースするように設計さ
れるので、パイプラインアドレス発生、8ピツト、16
ビツト、32ビツトのデータ転送及びアクセスが不連続
又はロック状態になる可能性など、それらのバスの特定
の特性を考慮に入れなければならない。さらに、大容蓋
記憶装置ブロック22はダブルボート形であシ、すなわ
ち、領域パス13及びフッミリバス12から完全に非同
期的に入力されて来る要求の優先順位のコンフリクトを
I!ll整する手段を設ける必要がちることも考慮しな
ければ々らない。
明による装置のパスとインタフェースするように設計さ
れるので、パイプラインアドレス発生、8ピツト、16
ビツト、32ビツトのデータ転送及びアクセスが不連続
又はロック状態になる可能性など、それらのバスの特定
の特性を考慮に入れなければならない。さらに、大容蓋
記憶装置ブロック22はダブルボート形であシ、すなわ
ち、領域パス13及びフッミリバス12から完全に非同
期的に入力されて来る要求の優先順位のコンフリクトを
I!ll整する手段を設ける必要がちることも考慮しな
ければ々らない。
一時的なアドレス記憶の問題はアドレスをパスアドレス
/状態ラッチ171及び171′に記憶することにより
解決される。状態(たとえば、DOUBLE WORD
)48号の復号により、動的記憶装置制御ブロック1
61に、要求されるサイクルの種類に関する情報が供給
される。同じブロック161は、さらに、要求の同期化
及びアービトレ−シ目ンと、「ロックされた」データ転
送の確保とを実行する。書込みサイクルアクセス時間を
改善するために、入力データを受入れて、それによりで
きる限シ短い時間でパスサイクルを終了させる2つの書
込みデータレジスタ154及び155(パスごとに1つ
ずつ)が設けられている。ランダムな読出しサイクルは
動的記憶装置アレイ150のアクセス時間の点で不利で
あり、さらに、論理誤り検出修正ブロック152によシ
導入される遅延と、要求同期化のための時間とが必然的
にこれに加わる。
/状態ラッチ171及び171′に記憶することにより
解決される。状態(たとえば、DOUBLE WORD
)48号の復号により、動的記憶装置制御ブロック1
61に、要求されるサイクルの種類に関する情報が供給
される。同じブロック161は、さらに、要求の同期化
及びアービトレ−シ目ンと、「ロックされた」データ転
送の確保とを実行する。書込みサイクルアクセス時間を
改善するために、入力データを受入れて、それによりで
きる限シ短い時間でパスサイクルを終了させる2つの書
込みデータレジスタ154及び155(パスごとに1つ
ずつ)が設けられている。ランダムな読出しサイクルは
動的記憶装置アレイ150のアクセス時間の点で不利で
あり、さらに、論理誤り検出修正ブロック152によシ
導入される遅延と、要求同期化のための時間とが必然的
にこれに加わる。
順次ロック状態アクセスの場合、性能は和尚に向上し、
それにより、次のサイクルで要求されるべき記憶場所の
アドレスを「予測」でき、また、あらかじめデータ項目
を取出してそれを確保するために動作されるノ4イブラ
イン論理は、マスクによりy求されたときに直ちに利用
可能となる。従って、この場合にも、パスは最短時間だ
け占有される。
それにより、次のサイクルで要求されるべき記憶場所の
アドレスを「予測」でき、また、あらかじめデータ項目
を取出してそれを確保するために動作されるノ4イブラ
イン論理は、マスクによりy求されたときに直ちに利用
可能となる。従って、この場合にも、パスは最短時間だ
け占有される。
そのような性能は倍景飴、語及びバイトのあらゆる種類
の読出し動作に適用される。
の読出し動作に適用される。
記憶装置アレイ150から取出されたデータ項目は、い
ずれの場合にも、異なるパスによ多動作されるサイクル
の間で起こシうる妨害を阻止するための2つの別個の読
出しデータレジスタ156及び157(パスごとに1つ
)に受入れられる。
ずれの場合にも、異なるパスによ多動作されるサイクル
の間で起こシうる妨害を阻止するための2つの別個の読
出しデータレジスタ156及び157(パスごとに1つ
)に受入れられる。
記憶装置プレイ150は本発明による装置の転送各音を
完全に展開するために32ビツトにわたり並列に構成さ
れる。
完全に展開するために32ビツトにわたり並列に構成さ
れる。
32データビツトに7つの誤シ検出ビットが追加される
。256にバイトのチップを使用すると、合わせて8つ
の1Mバイト記憶バンクが得られ、各バンクは合わせて
312個の記憶チップを含む。
。256にバイトのチップを使用すると、合わせて8つ
の1Mバイト記憶バンクが得られ、各バンクは合わせて
312個の記憶チップを含む。
32ビット並列構成によシ、システムの16ビツト又は
8ピット読出し性能を損なわずに、誤シ検査チップの数
をある程度まで減少させることができる。記憶装置アレ
イ150は「ソフト」エラーをよシ受けやすい動的構成
要素から形成されるので、大容量記憶装置ブロック22
(HC8M)の論理は単一ピット誤シ修正と、2つ以
上のビットにわたる誤り検出とを実行する。このC8M
ブロックは、論理誤シ検出修正ブロック152を介する
誤υ検出修正を伴なって又は伴なわずに6.4.2Mバ
イトで形成されても良い。
8ピット読出し性能を損なわずに、誤シ検査チップの数
をある程度まで減少させることができる。記憶装置アレ
イ150は「ソフト」エラーをよシ受けやすい動的構成
要素から形成されるので、大容量記憶装置ブロック22
(HC8M)の論理は単一ピット誤シ修正と、2つ以
上のビットにわたる誤り検出とを実行する。このC8M
ブロックは、論理誤シ検出修正ブロック152を介する
誤υ検出修正を伴なって又は伴なわずに6.4.2Mバ
イトで形成されても良い。
本発明による装置の最上位の階層ネットワークは「領域
ネットワーク」である。これは、システムを構成する様
々な領域(図示される実施例では8つの領域)に自身の
アドレススペースの直接の可視性が与えられず、領域が
信号線15によシ互いに接続される相互接続装置14を
介してメツセージによ多通信することを特徴とする。以
下にさらに詳細に説明するハードウェア特性によって、
それらの装置14はネットワークの様々な「マルチプロ
セッサ領域」の相互アクセス「透過性」と、転送「イン
テリジェンス」と、それぞれのメツセージ受信及び処理
と、各領域の「完全独立」動作と、最後に、サイズの大
きな高速データメツセージの効率良い転送を確保するた
めに必要とされるようなデータ「スループット」とを保
証する。前述のように、この装置14は領域パス13に
接続されるモノプロセッサモジュールであシ、装置14
を介する通信は下記の機能をイネーブルするメツセージ
によシ実行される。
ネットワーク」である。これは、システムを構成する様
々な領域(図示される実施例では8つの領域)に自身の
アドレススペースの直接の可視性が与えられず、領域が
信号線15によシ互いに接続される相互接続装置14を
介してメツセージによ多通信することを特徴とする。以
下にさらに詳細に説明するハードウェア特性によって、
それらの装置14はネットワークの様々な「マルチプロ
セッサ領域」の相互アクセス「透過性」と、転送「イン
テリジェンス」と、それぞれのメツセージ受信及び処理
と、各領域の「完全独立」動作と、最後に、サイズの大
きな高速データメツセージの効率良い転送を確保するた
めに必要とされるようなデータ「スループット」とを保
証する。前述のように、この装置14は領域パス13に
接続されるモノプロセッサモジュールであシ、装置14
を介する通信は下記の機能をイネーブルするメツセージ
によシ実行される。
1)双方の環境におけるプロセス間通信。
2)外部コンピュータ又は別の領域にある周辺装置の使
用。
用。
装置14の相互接続は電気的にはR8−422等の差動
プロトコルに基づいており、32ビツトにわたシ並列構
成されるのが好都合であfi 、 13.5Mバイト/
秒までの速度の送信を実行し、接続される装置R14間
の物理的距離は100mを越える。
プロトコルに基づいており、32ビツトにわたシ並列構
成されるのが好都合であfi 、 13.5Mバイト/
秒までの速度の送信を実行し、接続される装置R14間
の物理的距離は100mを越える。
受信パリティ−検査(16ビツト語ごとに1ビツト)及
びメツセージ検査により接続の信頼性を保証する。
びメツセージ検査により接続の信頼性を保証する。
この装置14におけるアドレススペースのmJ御は領域
に関するP1モジュールのアドレススペース制御と同じ
である。実際には、記憶スペース及びI10スペースに
関連する第11図(C)及び第11図(d)は、第11
図(a)及び第11図(b)をそれぞれ8Mバイトと、
32にバイトに二分割したものに相応する。モノプロセ
ッサ17(PI)と同じであるのは、さらに、専用制御
レジスタ38〃と、専用状態レジスタ39”と、領域制
御レジスタ66〃及び局所状態レジスタ64“と、制御
フラグである。割込み構造もモノプロセッサモジー−ル
17(PI)におけるのとほぼ同じであるが、この場合
にはファミリ割込みが省略され、2つの領域の間(又は
ホストと領域の間)の通信に関する割込みが実行される
。
に関するP1モジュールのアドレススペース制御と同じ
である。実際には、記憶スペース及びI10スペースに
関連する第11図(C)及び第11図(d)は、第11
図(a)及び第11図(b)をそれぞれ8Mバイトと、
32にバイトに二分割したものに相応する。モノプロセ
ッサ17(PI)と同じであるのは、さらに、専用制御
レジスタ38〃と、専用状態レジスタ39”と、領域制
御レジスタ66〃及び局所状態レジスタ64“と、制御
フラグである。割込み構造もモノプロセッサモジー−ル
17(PI)におけるのとほぼ同じであるが、この場合
にはファミリ割込みが省略され、2つの領域の間(又は
ホストと領域の間)の通信に関する割込みが実行される
。
装置14によシ送信(又は受信)される信号は、チップ
ごとに5ビツトを変換するTTL差分変換受信器ブロッ
ク96及び96′と、TTL差分変換送信器ブロック9
5及び95′とによfi TTL差分変換される(又は
その逆の動作)。
ごとに5ビツトを変換するTTL差分変換受信器ブロッ
ク96及び96′と、TTL差分変換送信器ブロック9
5及び95′とによfi TTL差分変換される(又は
その逆の動作)。
TTL差分変換に先立って、送信されるそれぞれの32
ビツトデ一タ項目にブロック107によシ2つのノぐリ
ティピット(16ビツトごとに1つ)が割当てられる。
ビツトデ一タ項目にブロック107によシ2つのノぐリ
ティピット(16ビツトごとに1つ)が割当てられる。
入力データ項目の変換後、パリティ検査ブロック19に
よp ノf !Jティ検査が実行される。受信中に誤り
が検出された場合には、誤9割込みが出力接続線110
及びハンドシェーク・制御論理ブロック103を介して
接続線の両側に送られる。TTL差分信号変換受信器ブ
ロック96の下流側のパイプラインブロック97は安定
したデータ項目のノクリティ検査をイネーブルする機能
と、直接バッファ書込み(・臂イブライン)と比較して
肯定応答を予想する機能の2つの機能を実行する。
よp ノf !Jティ検査が実行される。受信中に誤り
が検出された場合には、誤9割込みが出力接続線110
及びハンドシェーク・制御論理ブロック103を介して
接続線の両側に送られる。TTL差分信号変換受信器ブ
ロック96の下流側のパイプラインブロック97は安定
したデータ項目のノクリティ検査をイネーブルする機能
と、直接バッファ書込み(・臂イブライン)と比較して
肯定応答を予想する機能の2つの機能を実行する。
出力データRAMバッファブロック98及び入力データ
RAMバッファブロック99はプロセッサ31〃によシ
2つの専用I10ポートとして処理され、従りて、領域
パス13によるアクセスは不可能である。バッファブロ
ック98及び99に対するアクセスは厳密なシーケンス
に従い、それらのバッファブロックは2つの16ビツト
ポインタ(102(IBC)及び101(OBC))に
よシアドレスされる。ハンドシェーク・制御論理ブロッ
ク103(H8CL )は、関連するポート(IBlo
B)がアクセスされるたびに、信号CKI BCを介し
て増分するか又は信号CKOBCを介して減分する。プ
ロセッサ31’はポインタ101及び1o2(論理アド
レスブロック)の値を読出し且つリセットし、また、y
j?イ/り101(OBC)を任意の値にプリセットし
ても良い。入力データRAMバッファブロック99(I
B)の場所oFi外部からTcW(以下にさらに詳細に
説明するように、有用な送信情報を含む送信制御語)で
充填され、その後、バッファブロックはn番目のデータ
項目を記憶する場所nまで自己増分され、次に(まず、
ポインタ102(IBC)をリセットした後に)同じ順
序でプロセッサにより空状態とされる。出力データRA
Mバッファブロック98(OB)は、n番目のデータ項
目が書込まれる場所O(先にリセットされている)から
始まってプロセッサ31〃にょ多充填される。次に、場
所1に(11−1)番目のデータ項目が充填され、その
後、同様にして、バッファブロックの第1のデータ項目
が書込まれる場所n−1に至る。この動作は、プロセッ
サ31”によシ実行される「逆」アドレッシングによっ
て局所記憶装置ブロック63”からデータを取出すこと
により実行される。
RAMバッファブロック99はプロセッサ31〃によシ
2つの専用I10ポートとして処理され、従りて、領域
パス13によるアクセスは不可能である。バッファブロ
ック98及び99に対するアクセスは厳密なシーケンス
に従い、それらのバッファブロックは2つの16ビツト
ポインタ(102(IBC)及び101(OBC))に
よシアドレスされる。ハンドシェーク・制御論理ブロッ
ク103(H8CL )は、関連するポート(IBlo
B)がアクセスされるたびに、信号CKI BCを介し
て増分するか又は信号CKOBCを介して減分する。プ
ロセッサ31’はポインタ101及び1o2(論理アド
レスブロック)の値を読出し且つリセットし、また、y
j?イ/り101(OBC)を任意の値にプリセットし
ても良い。入力データRAMバッファブロック99(I
B)の場所oFi外部からTcW(以下にさらに詳細に
説明するように、有用な送信情報を含む送信制御語)で
充填され、その後、バッファブロックはn番目のデータ
項目を記憶する場所nまで自己増分され、次に(まず、
ポインタ102(IBC)をリセットした後に)同じ順
序でプロセッサにより空状態とされる。出力データRA
Mバッファブロック98(OB)は、n番目のデータ項
目が書込まれる場所O(先にリセットされている)から
始まってプロセッサ31〃にょ多充填される。次に、場
所1に(11−1)番目のデータ項目が充填され、その
後、同様にして、バッファブロックの第1のデータ項目
が書込まれる場所n−1に至る。この動作は、プロセッ
サ31”によシ実行される「逆」アドレッシングによっ
て局所記憶装置ブロック63”からデータを取出すこと
により実行される。
次に、出力データRAMバッファブロック98(OB)
の場所nKTCWが書込まれる。バッファブロック98
の内容はアクセスごとにポインタ101(OBC)を減
分することによυ、接続される装置へ転送されるので、
データはその接続装置14における入力データRAMバ
ッファブロック99(IB)によシ正しい順序で受信さ
れる。
の場所nKTCWが書込まれる。バッファブロック98
の内容はアクセスごとにポインタ101(OBC)を減
分することによυ、接続される装置へ転送されるので、
データはその接続装置14における入力データRAMバ
ッファブロック99(IB)によシ正しい順序で受信さ
れる。
ハンドシェーク・制御論理ブロック103の論理はプロ
セッサ31〃を領域間送受信の制御から解放する。この
論理は、 1)非常に短い応答時間。
セッサ31〃を領域間送受信の制御から解放する。この
論理は、 1)非常に短い応答時間。
2) 5TART制御を実行するためと、終了信号及
び何らかの誤シ信号を受信するためにのみ要求されるプ
ロセッサ31〃の動作との間の最小限の妨害を確保する
ように、外部信号線15及びプロセッサ31〃とのハン
ドシェーク信号を制御する。
び何らかの誤シ信号を受信するためにのみ要求されるプ
ロセッサ31〃の動作との間の最小限の妨害を確保する
ように、外部信号線15及びプロセッサ31〃とのハン
ドシェーク信号を制御する。
ハンドシェーク・制御論理ブロック103の論理は入力
部分と、出力部分の2つの完全に独立した部分に分割さ
れ、それにより、その他の方式でははるかに複雑になる
と考えられる、プロセッサ31“による相互接続制御を
伴なわない全二重完了が可能になる。
部分と、出力部分の2つの完全に独立した部分に分割さ
れ、それにより、その他の方式でははるかに複雑になる
と考えられる、プロセッサ31“による相互接続制御を
伴なわない全二重完了が可能になる。
ハンドシェーク・制御論理ブロック103に接続される
2つのレジスタ104 (IC8R)及び105(0C
8R)はプロセッサ31//によシ(専用I10アドレ
ススペースにおいて)アクセス可能であシ、下記のピッ
トから構成される。
2つのレジスタ104 (IC8R)及び105(0C
8R)はプロセッサ31//によシ(専用I10アドレ
ススペースにおいて)アクセス可能であシ、下記のピッ
トから構成される。
レジスタ104 (IC8R) (第9図(f))ピッ
ト 名称 種類 機能 Q、 ICR/W 入力クリア。入力部分をリ
セットし、さらに、プロセッサ31”により制御される
マスククリア信号にニジリセットされる。
ト 名称 種類 機能 Q、 ICR/W 入力クリア。入力部分をリ
セットし、さらに、プロセッサ31”により制御される
マスククリア信号にニジリセットされる。
1、 CrBCR/WIBCクリア。動作される
と、ポインタ102 (IBC)をリセットするための
パルスを発生する。
と、ポインタ102 (IBC)をリセットするための
パルスを発生する。
2、 IBF R/W IB充填。入力デー
タRAMバッファブロック99(IB)が充填状態にあ
ることを指示し;プロセッサ31〃に(送信の正否にか
かわらず送信終了時に自動的に発生される同一名称の割
込みを介して)バッファブロック99(IB)の内容を
局所記憶装置でロック63//へ転送することを命令し
;且つ1にセットされている間はバッファブロック99
(IB)へのそれ以上のアクセスを阻止する。プロセッ
サ31〃のマスタクリア信号及びICによシリセットさ
れる。
タRAMバッファブロック99(IB)が充填状態にあ
ることを指示し;プロセッサ31〃に(送信の正否にか
かわらず送信終了時に自動的に発生される同一名称の割
込みを介して)バッファブロック99(IB)の内容を
局所記憶装置でロック63//へ転送することを命令し
;且つ1にセットされている間はバッファブロック99
(IB)へのそれ以上のアクセスを阻止する。プロセッ
サ31〃のマスタクリア信号及びICによシリセットさ
れる。
3、 IPTYE R/’W 入カバリティ誤
り。送信中のパリティ誤シを指示し、MCL+ I C
信号にニジリセットされる。
り。送信中のパリティ誤シを指示し、MCL+ I C
信号にニジリセットされる。
4、 ABRESETR/WRESETイネーブル。
セットされると、接続される装置14から受信されるR
ES ET信号を領域バスへ送信される。
ES ET信号を領域バスへ送信される。
MCL信号により1にセットされる。
5、 RNAVL ′By/W 領域利用不可
能。
能。
ピット6及び7は使用されず、0として読出される。
レジスタ105 (OC8R) (第9図(g))ピッ
ト 名称 種類 機能 0・ OCR/W 出力クリア。出力部分をリセッ
トし、MCL信号にょシリセットされる。
ト 名称 種類 機能 0・ OCR/W 出力クリア。出力部分をリセッ
トし、MCL信号にょシリセットされる。
1、 C0BC′VWOBCクリア。セットされる
と、ポインタ101(OBC)をリセットするためのノ
4ルスが発生される。
と、ポインタ101(OBC)をリセットするためのノ
4ルスが発生される。
2、 5TART ν實1 出力データRAMバッ
ファブロック98(OB)の充填時にバッファブロック
98 (OB )の内容を外部転送するためにプロセッ
サ31’によシ動作される。
ファブロック98(OB)の充填時にバッファブロック
98 (OB )の内容を外部転送するためにプロセッ
サ31’によシ動作される。
転送後、自動的にリセットしてプロセッサ31“に対す
る割込みを発生する。MCL+OC信号に19リセツト
される。
る割込みを発生する。MCL+OC信号に19リセツト
される。
3、 0PTYE V%WO出カッやリティ誤シ。
送信中のt4リティgbを指示し、MCL+OC信号に
よシリセットされる。
よシリセットされる。
4、 REST ′FVWRESET、接続され
る装置14へ送信され、ABRESET = 1の場合
は領域バ 。
る装置14へ送信され、ABRESET = 1の場合
は領域バ 。
スヘ送られる。MCL十〇C信号によりリセットされる
。
。
ピット5,6及び7は使用されず、0として読出される
。
。
次に、本発明によるマルチプロセッサ装置における2つ
の領域10の間の通信に関するプロトコルを詳細に説明
する。
の領域10の間の通信に関するプロトコルを詳細に説明
する。
いずれか1つのプロセッサ(モノプロセッサモジエール
17(PI)、マルチプロセッサモジエール18(PN
)又はシステムの他のいずれかのモジエールのプロセッ
サ)からのメツセージは、オペレーティングシステムに
ニジ提供されるいくつかの方式を使用して別の領域のプ
ロセッサへ転送されるが、いずれの場合にも、これには
最高で7つまでの段階がある。
17(PI)、マルチプロセッサモジエール18(PN
)又はシステムの他のいずれかのモジエールのプロセッ
サ)からのメツセージは、オペレーティングシステムに
ニジ提供されるいくつかの方式を使用して別の領域のプ
ロセッサへ転送されるが、いずれの場合にも、これには
最高で7つまでの段階がある。
1)メツセージ(バッファ)が専用記憶装置(34、3
4′、 34″)である場合、そのメツセージを、アク
セス可能な局所領域記憶装置ブロック(63、63′、
63″)があればそのブロックへ転送し、アクセス不
可能であれば局所ファミリ記憶装置ブロックへ転送する
のは明らかにプロセッサ(31、31′、 31“)自
体のジョブである。
4′、 34″)である場合、そのメツセージを、アク
セス可能な局所領域記憶装置ブロック(63、63′、
63″)があればそのブロックへ転送し、アクセス不
可能であれば局所ファミリ記憶装置ブロックへ転送する
のは明らかにプロセッサ(31、31′、 31“)自
体のジョブである。
2)ファミリに「転送元」を有するプロセッサ31′の
場合、ファミリマスタモジュールであるモノプロセッサ
モジュール17(PI)はメツセージを局所ファミリ記
憶装置ブロック63/から装置14によシアクセス可能
な領域局所記憶装置ブロック63へ転送する。
場合、ファミリマスタモジュールであるモノプロセッサ
モジュール17(PI)はメツセージを局所ファミリ記
憶装置ブロック63/から装置14によシアクセス可能
な領域局所記憶装置ブロック63へ転送する。
3)出力データRAMバッファブロック98はその専用
I10 (第11図(d))にあるので、装置14は局
所領域記憶装置ブロック63(又は63〃)からこのバ
ッファブロック98(OB)へメツセージを転送する。
I10 (第11図(d))にあるので、装置14は局
所領域記憶装置ブロック63(又は63〃)からこのバ
ッファブロック98(OB)へメツセージを転送する。
4)メツセージは出力データRAMバッファブロック9
8から、2つの装置14のハンドシェーク・制御論理ブ
ロック103 ()ISCL)によシ「宛先」領域に接
続される他方の装[14の入力データRAMバッファブ
ロック99(IB)へ転送される。
8から、2つの装置14のハンドシェーク・制御論理ブ
ロック103 ()ISCL)によシ「宛先」領域に接
続される他方の装[14の入力データRAMバッファブ
ロック99(IB)へ転送される。
5)入力データRAMバッファブロック99(IB)は
その専用I10にあるので、「宛先」領域の装置14は
メツセージをバッファブロック99(IB)から領域エ
リアへ転送する。
その専用I10にあるので、「宛先」領域の装置14は
メツセージをバッファブロック99(IB)から領域エ
リアへ転送する。
6)ファミリにある「宛先」プロセッサ31′の場合、
ファミリマスタモジュールであるモノプロセッサモジュ
ール17(PI)はメツセージを領域からファミリエリ
アへ転送する。
ファミリマスタモジュールであるモノプロセッサモジュ
ール17(PI)はメツセージを領域からファミリエリ
アへ転送する。
7) メツセージが専用エリアを目的とする場合、メツ
セージを局所領域又はファミリエリアから転送するのは
明らかに「宛先」プロセッサのジョブである。
セージを局所領域又はファミリエリアから転送するのは
明らかに「宛先」プロセッサのジョブである。
転送段階1及び7は単一のプロセッサ31゜31’+3
1’によ多制御される簡単なMOVE命令である。
1’によ多制御される簡単なMOVE命令である。
通信オペレーティングシステムによ多制御される転送段
階2,3.5及び6に先立って、ファミリiスタモジユ
ールであるモノプロセッサモジュール17にはその領域
制御レジスタ及び局所状態レジスタ(66及び64)へ
の書込みにより情報が与えられ、それにより、このモジ
ュール17に、モジュール17を転送を実行するように
イネーブルする/母うメータによって「交換要求」割込
みが発生される。
階2,3.5及び6に先立って、ファミリiスタモジユ
ールであるモノプロセッサモジュール17にはその領域
制御レジスタ及び局所状態レジスタ(66及び64)へ
の書込みにより情報が与えられ、それにより、このモジ
ュール17に、モジュール17を転送を実行するように
イネーブルする/母うメータによって「交換要求」割込
みが発生される。
次に、2つの装置14 (IRCU)がシステムの2つ
の領域10にある場合の転送段階3,4及び5に関して
説明する。
の領域10にある場合の転送段階3,4及び5に関して
説明する。
1)出力データRAMバッファブロック98 (OB)
が空である(すなわち、レジスタ105 (OC8R)
の5TARTピツ)2=O)ことを確認するための検査
が実行される。空でない場合は、先行する動作の完了時
に発生された関連割込みは待機状態となる。
が空である(すなわち、レジスタ105 (OC8R)
の5TARTピツ)2=O)ことを確認するための検査
が実行される。空でない場合は、先行する動作の完了時
に発生された関連割込みは待機状態となる。
2)出力データRAMバッファブロック98(OB)は
充填される。すなわち、メツセージは「逆」モードで局
所領域記憶装置ブロック63又は63′から専用I10
ポートへ転送され、さらに、メツセージ開始時に、送信
の種類を指示する32ビット制御語である送信制御語(
TCW )が付加される。送信の種類は次の通υである
。
充填される。すなわち、メツセージは「逆」モードで局
所領域記憶装置ブロック63又は63′から専用I10
ポートへ転送され、さらに、メツセージ開始時に、送信
の種類を指示する32ビット制御語である送信制御語(
TCW )が付加される。送信の種類は次の通υである
。
一最上位ビッ) 1 : TCWのみから構成される送
信;−最上位ピッ) O: TCWを除いて、倍長語で
表わされる長さがTCWの中に含まれているメツセージ
の送信。これは、また、受信後にビット値1に?インタ
102(IBC)の内容と比較することにより、故障制
御の機能も果たす。
信;−最上位ピッ) O: TCWを除いて、倍長語で
表わされる長さがTCWの中に含まれているメツセージ
の送信。これは、また、受信後にビット値1に?インタ
102(IBC)の内容と比較することにより、故障制
御の機能も果たす。
3)これFi2地点全二重接続であるので、マスター権
利に関する問題は起こらない。送信メツセージ開始時の
時点で5TARTフラグを動作させることによりいずれ
か一方の方向へ送信されれば良い。
利に関する問題は起こらない。送信メツセージ開始時の
時点で5TARTフラグを動作させることによりいずれ
か一方の方向へ送信されれば良い。
4)送信は、「宛先」装置14の入力データRAMバッ
ファブロック9B(IB)が先の送信によりまだ空にな
っていなかった場合のバッファブロック98(IB)に
関する待機を含めて、2つの装置14のハンドシェーク
・制御論理ブロック103 (H8CL)により完全に
制御される。送信終了時に、送信側のハンドシェーク・
制御論理ブロック103 (H8CL)は「転送元」の
装@14のプロセッサ31’に割込みを送信することに
より5TARTフラグを非動作状態とし、受信側のハン
ドシェーク・制御論理ブロック103 (H8CL)は
「宛先」装fi14の7’0セツサ31“に割込みを送
信することによ、1IBFをセットする。
ファブロック9B(IB)が先の送信によりまだ空にな
っていなかった場合のバッファブロック98(IB)に
関する待機を含めて、2つの装置14のハンドシェーク
・制御論理ブロック103 (H8CL)により完全に
制御される。送信終了時に、送信側のハンドシェーク・
制御論理ブロック103 (H8CL)は「転送元」の
装@14のプロセッサ31’に割込みを送信することに
より5TARTフラグを非動作状態とし、受信側のハン
ドシェーク・制御論理ブロック103 (H8CL)は
「宛先」装fi14の7’0セツサ31“に割込みを送
信することによ、1IBFをセットする。
5)ソフトウェア動作手順の中で、「転送元」プロセッ
サ31’は: 1) 0PTYE(レジスタ105 (OC8R)
)を検査する。すなわち、その割込みが送信終了割込み
であってパリティ誤シではないことを検査する:2)ハ
ードウェア減分されたOBポインタ101がマイナス1
に等しいことを検査する;ポインタ101 (OBC)
のゼロ交差点は実際には正確な送信終了時を指示する; 3)ポインタl0I(OBC)をリセットする。
サ31’は: 1) 0PTYE(レジスタ105 (OC8R)
)を検査する。すなわち、その割込みが送信終了割込み
であってパリティ誤シではないことを検査する:2)ハ
ードウェア減分されたOBポインタ101がマイナス1
に等しいことを検査する;ポインタ101 (OBC)
のゼロ交差点は実際には正確な送信終了時を指示する; 3)ポインタl0I(OBC)をリセットする。
以下余白
6)ソフトウェア動作手順の中で、「宛先」プロセッサ
31“は: 1) IPTYE(レジスタl O4(IC8R)を
検査する。
31“は: 1) IPTYE(レジスタl O4(IC8R)を
検査する。
すなわち、その割込みが送信終了割込みであってパリテ
ィ誤りではないことを検査する;2)ポインタl O2
(IBC)の内容を減分し且つセーブする。ポインタ1
02 (IBC)の値は受信された倍長語(TCWを除
く)の数を指示する;3)ポインタ102 (IBC)
をリセットする。
ィ誤りではないことを検査する;2)ポインタl O2
(IBC)の内容を減分し且つセーブする。ポインタ1
02 (IBC)の値は受信された倍長語(TCWを除
く)の数を指示する;3)ポインタ102 (IBC)
をリセットする。
4)入力データRAMバッファブロック99 (IB)
を読出す。Iインクl O2(IBC)は場所0を指示
するので、読出される値はTCWである。TCWの最上
位ビットが0である場合、「宛先」プロセッサ31”は
: 1) TCWがポインタ102からセーブされた値と
等しいか否かを検査する:等しくなければ、それは送信
の誤りを指示する。
を読出す。Iインクl O2(IBC)は場所0を指示
するので、読出される値はTCWである。TCWの最上
位ビットが0である場合、「宛先」プロセッサ31”は
: 1) TCWがポインタ102からセーブされた値と
等しいか否かを検査する:等しくなければ、それは送信
の誤りを指示する。
2)入力データRAMバッファブロック99 (IB)
を空にし、その内容を局所領域記憶装置ブロック63’
(16ピツト又は32ビツトで動作する)へ転送し、お
そらくは領域マスタモジュールであるモノプロセッサモ
ジュール17(PI)Kも通知する; 3)受信続行のためにポインタ102 (IBC)をリ
セットする; 4) IBF(レジスタ104 (IC8R) )を
リセットし、接続される装置14のへンドシェーク・制
御論理ブロック103 (H8CL)に入力データRA
Mバッファブロック99(IB)が利用可能であること
を通知する。
を空にし、その内容を局所領域記憶装置ブロック63’
(16ピツト又は32ビツトで動作する)へ転送し、お
そらくは領域マスタモジュールであるモノプロセッサモ
ジュール17(PI)Kも通知する; 3)受信続行のためにポインタ102 (IBC)をリ
セットする; 4) IBF(レジスタ104 (IC8R) )を
リセットし、接続される装置14のへンドシェーク・制
御論理ブロック103 (H8CL)に入力データRA
Mバッファブロック99(IB)が利用可能であること
を通知する。
これに対し、TCWの最上位ビットが1である場合は、
「宛先」プロセッサ31〃は: l)ポインタl 02 (IBC)からセーブされた値
が0に等しいか否かを検査する;等しくなければ、それ
は送信の誤りを指示する; 2)/インタl 02 (IBC)をリセットする:3
) IBFをリセットする。
「宛先」プロセッサ31〃は: l)ポインタl 02 (IBC)からセーブされた値
が0に等しいか否かを検査する;等しくなければ、それ
は送信の誤りを指示する; 2)/インタl 02 (IBC)をリセットする:3
) IBFをリセットする。
先に第1図に関連して述べたように、特殊領域10′と
外部(ホスト)コンピュータ16との通信には、特殊領
域10′の相互接続装置14及び外部コンピュータ16
の特殊ハードウェア(TTL差分信号変換ブロック11
5.インタフェースモジュール116)を使用する必要
がある。このハードウェアは、本発明による装置の要求
に十分に対応するスループットを備えたチャネルであれ
ば、外部コンピュータ16のメーカーにより提供される
標準形DMAチャネルを採用するものであっても良い。
外部(ホスト)コンピュータ16との通信には、特殊領
域10′の相互接続装置14及び外部コンピュータ16
の特殊ハードウェア(TTL差分信号変換ブロック11
5.インタフェースモジュール116)を使用する必要
がある。このハードウェアは、本発明による装置の要求
に十分に対応するスループットを備えたチャネルであれ
ば、外部コンピュータ16のメーカーにより提供される
標準形DMAチャネルを採用するものであっても良い。
図示される実施例においては、このハードウェアはデジ
タルDRIIWモジュール116(並列16ビツトユー
ザー人出力部を有する標準形DMA 。
タルDRIIWモジュール116(並列16ビツトユー
ザー人出力部を有する標準形DMA 。
全二重インタフェース)と、下記の機能を実行するTD
Cモジ、−ル115 (TTL/差分変換器)とから構
成右れる。
Cモジ、−ル115 (TTL/差分変換器)とから構
成右れる。
l)標準スループットを向上するために、特殊領域10
′と外部コンピュータ16との半二重又は全二重接続を
可能にする(1つ又は2つの並列接続インタフェースモ
ジュール116を使用する〕;2)接続長さを増す(I
onから100mを越えるほどに)増すために、TTL
からの信号(モジュール116)を差分信号に(装置1
4)電気的に変換する; 3)両方向のパリティ検査/発生を制御する;4)標準
プロトコルを外部コンピュータ16の伸と、特殊領域1
0′の側の双方で採用できるようにするために、ハンド
シェーク・制御論理ブロック103の・・ンドシェーク
論理及びデータの並列性(インタフェースモジュール1
16で16.装置14では32)を適応させる。
′と外部コンピュータ16との半二重又は全二重接続を
可能にする(1つ又は2つの並列接続インタフェースモ
ジュール116を使用する〕;2)接続長さを増す(I
onから100mを越えるほどに)増すために、TTL
からの信号(モジュール116)を差分信号に(装置1
4)電気的に変換する; 3)両方向のパリティ検査/発生を制御する;4)標準
プロトコルを外部コンピュータ16の伸と、特殊領域1
0′の側の双方で採用できるようにするために、ハンド
シェーク・制御論理ブロック103の・・ンドシェーク
論理及びデータの並列性(インタフェースモジュール1
16で16.装置14では32)を適応させる。
その結果、ユーザーに最大限の透過性が与えられ、2つ
の領域10の間又は外部コンピュータ16と特殊領域1
0′との間の送信と受信に論理上の相違はなくなる。
の領域10の間又は外部コンピュータ16と特殊領域1
0′との間の送信と受信に論理上の相違はなくなる。
2つの装置14の接続と比較して、装置14と外部コン
ピュータ16との接続にはいくりかの相違点がある。
ピュータ16との接続にはいくりかの相違点がある。
1)転送は、まず最初に外部コンピュータ16からの1
6ビツトデータを「パックする」ことにより、32ビツ
トで実行される。
6ビツトデータを「パックする」ことにより、32ビツ
トで実行される。
2)交換サイクルは、2つの装置14の接続の場合の1
語尚たり0.15マイクロ秒から、装置14と、TTL
差分信号変換モジュール115と、インタフェースモジ
ュール116との接続の場合の3.3〜6,3マイクロ
秒に延長される。
語尚たり0.15マイクロ秒から、装置14と、TTL
差分信号変換モジュール115と、インタフェースモジ
ュール116との接続の場合の3.3〜6,3マイクロ
秒に延長される。
3)外部コンピュータ16接続の場合、メツセージの転
送には1つのみでなく、複数の動作プログラム呼出しが
要求される。実際には、外部コンピュータ16において
、命令送信波、DMAを開始する前に受入れ割込みが受
信されなければならない。
送には1つのみでなく、複数の動作プログラム呼出しが
要求される。実際には、外部コンピュータ16において
、命令送信波、DMAを開始する前に受入れ割込みが受
信されなければならない。
装置14においては、受入れ待機及び交換は前述のよう
にハンドシェーク・制御論理ブロック103によりハー
ドウェア制御される。従って、特殊領域10′と外部コ
ンピュータ16との間の通信チャネルのスループットは
2つの領域10の間の通信の場合より劣るが、共に従来
のスループットに比べて相当に改善されている。
にハンドシェーク・制御論理ブロック103によりハー
ドウェア制御される。従って、特殊領域10′と外部コ
ンピュータ16との間の通信チャネルのスループットは
2つの領域10の間の通信の場合より劣るが、共に従来
のスループットに比べて相当に改善されている。
本発明のオペレーティングシステムはリアルタイムサー
ビス用として特別に設計された汎用核により制御されて
も良い、この核に、通常のオイレーティングシステムサ
ービスを含む層をさらに重ねても良い、それらの連続す
る層はモジューラ構造であり、下方の層にx9供給され
る機能についてのみ動作する。従って、層構造を要求さ
れるレベルに制限することにエリ、プロセッサにおける
オペレーティングシステムの「インテリジェンス」レベ
ルを選択することができる。
ビス用として特別に設計された汎用核により制御されて
も良い、この核に、通常のオイレーティングシステムサ
ービスを含む層をさらに重ねても良い、それらの連続す
る層はモジューラ構造であり、下方の層にx9供給され
る機能についてのみ動作する。従って、層構造を要求さ
れるレベルに制限することにエリ、プロセッサにおける
オペレーティングシステムの「インテリジェンス」レベ
ルを選択することができる。
本発明によるシステムの図示実施例は相互に接続される
8つの領域10を有し、各領域は32のフチミリ1lt
−含み、各ファミリは1つのモノプロセッサモジュール
17(PI)と、32個のマルチプロセッサモジュール
18(PN)とを含み、各マルチプロセッサモジュール
18 (PN)ハ3つのプロセッサ31′を含むので、
プロセッサQ総数は24064となる。
8つの領域10を有し、各領域は32のフチミリ1lt
−含み、各ファミリは1つのモノプロセッサモジュール
17(PI)と、32個のマルチプロセッサモジュール
18(PN)とを含み、各マルチプロセッサモジュール
18 (PN)ハ3つのプロセッサ31′を含むので、
プロセッサQ総数は24064となる。
前述のように、本発明による装置は、転送を直接管理す
るプロセッサ31.31′、31“の(16ピツトの)
語サイズを越えることによりデータ交換スループットを
向上させるという目的のために、1つのモジュールの局
所記憶装置ブロックと、外部のファミリ及び/又は領域
に属するモジュールの局所記憶装置ブロックとの間で3
2ビット並列データ転送を実行する。
るプロセッサ31.31′、31“の(16ピツトの)
語サイズを越えることによりデータ交換スループットを
向上させるという目的のために、1つのモジュールの局
所記憶装置ブロックと、外部のファミリ及び/又は領域
に属するモジュールの局所記憶装置ブロックとの間で3
2ビット並列データ転送を実行する。
第8図は、局所記憶I&置デブロック3がどのように実
現されるかを示す特定の一実施例である。
現されるかを示す特定の一実施例である。
局所パス51のアドレス部351(Oかも23)はアド
レスシックブロック250を介して局所アドレスバス2
49(Oから23)と通信し、局所アドレスバス249
は完全な局所パス51を介してファミリインタフェース
ブロック54及び領域インタフェースブロック57(第
6図(A)及び第6図(B) K示す)に接続されると
共に、以下にさらに詳細に説明する他のブロックに接続
される。アドレスシックブロック250は、専用制御レ
ジスタ38(第9図(a))の倍長語フラグDWKエリ
制御される信号251(以下にさらに詳細に説明するブ
ロック256へも送られる)により制御される。
レスシックブロック250を介して局所アドレスバス2
49(Oから23)と通信し、局所アドレスバス249
は完全な局所パス51を介してファミリインタフェース
ブロック54及び領域インタフェースブロック57(第
6図(A)及び第6図(B) K示す)に接続されると
共に、以下にさらに詳細に説明する他のブロックに接続
される。アドレスシックブロック250は、専用制御レ
ジスタ38(第9図(a))の倍長語フラグDWKエリ
制御される信号251(以下にさらに詳細に説明するブ
ロック256へも送られる)により制御される。
この信号251は、以下にさらに詳細に説明する工うに
、倍長語変換におけるアドレスの「再構成」を実行する
。局所アドレスバス249は、局所アーピトレーシ、ン
ブロック48の論理回路により供給されるストローブ信
号254 (STLMA)により制御されるラッチブロ
ック253に接続される。このラッチブロックは最初の
2つのアドレスピット(0,1)をアクセス論理ブロッ
ク256に供給すると共に、局所RAM記憶装置ブロッ
ク63′(il−「垂直方向に」共用し且つ局所パス5
1の部分261の4つの信号線群(それぞれ、0〜7,
8〜15.16〜23.24〜31)に配列される4つ
の4バイト幅記憶バンク257.258 。
、倍長語変換におけるアドレスの「再構成」を実行する
。局所アドレスバス249は、局所アーピトレーシ、ン
ブロック48の論理回路により供給されるストローブ信
号254 (STLMA)により制御されるラッチブロ
ック253に接続される。このラッチブロックは最初の
2つのアドレスピット(0,1)をアクセス論理ブロッ
ク256に供給すると共に、局所RAM記憶装置ブロッ
ク63′(il−「垂直方向に」共用し且つ局所パス5
1の部分261の4つの信号線群(それぞれ、0〜7,
8〜15.16〜23.24〜31)に配列される4つ
の4バイト幅記憶バンク257.258 。
259.260にその他のビット(2から14)を供給
する。局所パスのこの部分261はデータ線を含み、完
全な局所パス51を介してインタフェースブロック54
及び57に接続されるのに加え、入力ラッチ263及び
出力ラッチ264を介して局所パス51の部分262に
も接続される。
する。局所パスのこの部分261はデータ線を含み、完
全な局所パス51を介してインタフェースブロック54
及び57に接続されるのに加え、入力ラッチ263及び
出力ラッチ264を介して局所パス51の部分262に
も接続される。
この部分262はプロセッサ31と(16ビツト)デー
タを交換する。記憶バンク257,258゜259.2
60は、以下にさらに詳細に説明するように16ビツト
語と32ビツト語の双方の記憶装置として可視性を有す
るように構成される。局所パスの部分261は32ピツ
トで構成される。
タを交換する。記憶バンク257,258゜259.2
60は、以下にさらに詳細に説明するように16ビツト
語と32ビツト語の双方の記憶装置として可視性を有す
るように構成される。局所パスの部分261は32ピツ
トで構成される。
それぞれの記憶バンク257,258,259゜260
は「水平方向に」それぞれ4つのチップから成る8つの
チップ群に分割され、様々なバンクの同じチップ群に対
して共通選択指令(C8I。
は「水平方向に」それぞれ4つのチップから成る8つの
チップ群に分割され、様々なバンクの同じチップ群に対
して共通選択指令(C8I。
・・・、C8s )が与えられる。従って、各チップ群
は32ピツトのサイズであり、各チップ群のそれぞれの
チップは、明らかに、前述の4バイト幅記憶バンクの中
の1つの一部をも形成する。アクセス論理ブロック25
6はプロセッサ31から制御信号線266を介して送ら
れる制御信号と、ラッチブロック253からのアドレス
線のビット0及び1と、局所アドレスバス249のビッ
ト15゜16及び23とを受信し;アドレスビット0及
び1の状態に従りて、それぞれの記憶バンク257゜2
58.259及び260に対する4つの書込み指令(W
RI ・WB2 )と、記憶バンク257及び258に
対する続出し指令(OEI )並びに記憶バンク259
及び260に対する読出し指令(OF2)の2つの読出
し指令とを供給すると共に;アドレスピッ)15.16
及び23の状態に従って、256にバイト記憶装置の場
合は選択指令(C8I・・・C88)を供給する。アド
レスビット23は復号中に最上位セレクタとして使用さ
れて、領域アクセスの場合は局所記憶装置ブロック63
の最初のユニット、ファミリアクセスの場合には第2の
ユニットに対するアクセスを常にイネーブルする。
は32ピツトのサイズであり、各チップ群のそれぞれの
チップは、明らかに、前述の4バイト幅記憶バンクの中
の1つの一部をも形成する。アクセス論理ブロック25
6はプロセッサ31から制御信号線266を介して送ら
れる制御信号と、ラッチブロック253からのアドレス
線のビット0及び1と、局所アドレスバス249のビッ
ト15゜16及び23とを受信し;アドレスビット0及
び1の状態に従りて、それぞれの記憶バンク257゜2
58.259及び260に対する4つの書込み指令(W
RI ・WB2 )と、記憶バンク257及び258に
対する続出し指令(OEI )並びに記憶バンク259
及び260に対する読出し指令(OF2)の2つの読出
し指令とを供給すると共に;アドレスピッ)15.16
及び23の状態に従って、256にバイト記憶装置の場
合は選択指令(C8I・・・C88)を供給する。アド
レスビット23は復号中に最上位セレクタとして使用さ
れて、領域アクセスの場合は局所記憶装置ブロック63
の最初のユニット、ファミリアクセスの場合には第2の
ユニットに対するアクセスを常にイネーブルする。
それらのユニットは選択指令(C8I #・・・、 C
88)にエリ選択される。最後に、アクセス論理ブロッ
ク256Fi/#−キングレジスタ271に対してイネ
ーブル信号270を供給する。パーキングレジスタ27
1は局所パスの部分261のビット16から31を受信
し、以下にさらに詳細に説明するようにそれらのビット
をパス部分261に戻すこともある。このパーキングレ
ジスタ271は、プロセッサ31(16ビツトの場合)
が物理的に32ピツトのアクセスを処理できないときに
、これを補償するために必要である。
88)にエリ選択される。最後に、アクセス論理ブロッ
ク256Fi/#−キングレジスタ271に対してイネ
ーブル信号270を供給する。パーキングレジスタ27
1は局所パスの部分261のビット16から31を受信
し、以下にさらに詳細に説明するようにそれらのビット
をパス部分261に戻すこともある。このパーキングレ
ジスタ271は、プロセッサ31(16ビツトの場合)
が物理的に32ピツトのアクセスを処理できないときに
、これを補償するために必要である。
記憶装置が32ピツト構成であるにもかかわらず、通常
の16ピツトアクセスでも可能にするたメニスワッピン
グブロック272がさらに設けられる。従って、このス
ワツピングブロック272はO〜15ビットデータと、
16〜31ビツトデータとをそれぞれ局所パスの部分2
61とスワップするための2つの信号線群273,27
4を有する。
の16ピツトアクセスでも可能にするたメニスワッピン
グブロック272がさらに設けられる。従って、このス
ワツピングブロック272はO〜15ビットデータと、
16〜31ビツトデータとをそれぞれ局所パスの部分2
61とスワップするための2つの信号線群273,27
4を有する。
従って、所定のアドレス(バイト又は語)へのアクセス
は、まず、その場所を含むエリアを区別する大域アドレ
ス復号ブロック47により可能になる。アドレスビット
O及び1に従って、アクセス論理ブロック256は1つ
の記憶バンク(バイトアクセス)又は1対の記憶バンク
(語アクセス)を限定するか、あるいは4つの記憶バン
ク全て(倍長語アクセス)を選択する。残るアドレス線
は選択されたバンクの内部の場所を規定する。
は、まず、その場所を含むエリアを区別する大域アドレ
ス復号ブロック47により可能になる。アドレスビット
O及び1に従って、アクセス論理ブロック256は1つ
の記憶バンク(バイトアクセス)又は1対の記憶バンク
(語アクセス)を限定するか、あるいは4つの記憶バン
ク全て(倍長語アクセス)を選択する。残るアドレス線
は選択されたバンクの内部の場所を規定する。
局所記憶装置ブロック63を512にバイト及び102
4にバイトに拡張するために、局所アドレスバス249
のビット17及び18はアドレッシングのために使用さ
れる。512にバイト記憶装置の場合、アクセス論理ブ
ロック256はピッ)16.17及び23の状態を駕慮
に入れ、単一のチップが信号線2から15によりアドレ
スされる。1Mバイト記憶装置の場合は、アクセス論理
ブロック256はピッ)17.18及び23を使用し、
単一のチップが信号線2から16にエリアドレスされる
。これは、アクセス論理ブロック256及び関連接続線
を適切に「個人化」することにより実行される。
4にバイトに拡張するために、局所アドレスバス249
のビット17及び18はアドレッシングのために使用さ
れる。512にバイト記憶装置の場合、アクセス論理ブ
ロック256はピッ)16.17及び23の状態を駕慮
に入れ、単一のチップが信号線2から15によりアドレ
スされる。1Mバイト記憶装置の場合は、アクセス論理
ブロック256はピッ)17.18及び23を使用し、
単一のチップが信号線2から16にエリアドレスされる
。これは、アクセス論理ブロック256及び関連接続線
を適切に「個人化」することにより実行される。
前述のように、モノプロセッサモジュール17(Pl)
の局所RAM記憶装置ブロック63はこのモジュール1
7(PI)のプロセッサ31と、このモジュール17(
PI)が接続されるファミリパス及び領域パスにあるモ
ジュールとに工t)7クセス可能である。
の局所RAM記憶装置ブロック63はこのモジュール1
7(PI)のプロセッサ31と、このモジュール17(
PI)が接続されるファミリパス及び領域パスにあるモ
ジュールとに工t)7クセス可能である。
あらゆる場合に、単一バイト及び単一語の転送が実行さ
れる。
れる。
システムモジュールの1つにあるプロセッサ31.31
′、31#によりアクセスが制御されるとき、データ及
びアドレスはそれぞれプロセッサ自身により交換され、
発生される。モノプロセッサモジュール17(PI)は
、プロセッサ31により制御される交換において局所パ
ス51にある内部プロセッサ31のマスター権利を確保
する局所アービトレーションブロック48を含む。
′、31#によりアクセスが制御されるとき、データ及
びアドレスはそれぞれプロセッサ自身により交換され、
発生される。モノプロセッサモジュール17(PI)は
、プロセッサ31により制御される交換において局所パ
ス51にある内部プロセッサ31のマスター権利を確保
する局所アービトレーションブロック48を含む。
アクセス論理ブロック256はプロセッサ31により発
生される指令に従って読出し指令及び書込み指令(OE
1〜2 、 WRI〜4)を発生する。
生される指令に従って読出し指令及び書込み指令(OE
1〜2 、 WRI〜4)を発生する。
以下にさらに詳細に説明するように、スワツピングブロ
ック272は、プロセッサ31に局所RAM記憶装置ブ
ロック63の完全な可視性が与えられるように保証する
。
ック272は、プロセッサ31に局所RAM記憶装置ブ
ロック63の完全な可視性が与えられるように保証する
。
外部モジュールにエリ制御されるアクセスの場合も、局
所パス15にあるモノプロセッサモジュール17(PI
)の外部マスター権利(この場合、送信中は「スレーブ
」)を確保するのは局所アービトレーションブロック4
8である。単一バイト又は単一語の交換のために、外部
モジュールは適切な局所パスの部分261に含まれるデ
ータ線のデータをアドレスビット0及び1に従って配列
する。
所パス15にあるモノプロセッサモジュール17(PI
)の外部マスター権利(この場合、送信中は「スレーブ
」)を確保するのは局所アービトレーションブロック4
8である。単一バイト又は単一語の交換のために、外部
モジュールは適切な局所パスの部分261に含まれるデ
ータ線のデータをアドレスビット0及び1に従って配列
する。
アクセス論理ブロック256は関連する外部の(ファミ
リ)パス12又は(領域)パス13のインタフェースブ
ロック54又は57により発生される指令と、アドレス
ビット0及び1とに従りて読出し指令又は書込み指令(
OEI〜2 、 WRI〜4)を発生する。倍長語の交
換の場合は、「iスタ」である外部モジュールは、スレ
ーブモジュールの局所パスの部分261と通信するファ
ミリバス12又は領域パス13のデータ線を介する交換
の大めに倍長語を配列(又は受信)する。アクセス論理
ブロック256は外部パスインタフェースにより発生さ
れる指令に従って、全ての読出し又は書込み制御信号を
同時に発生する。
リ)パス12又は(領域)パス13のインタフェースブ
ロック54又は57により発生される指令と、アドレス
ビット0及び1とに従りて読出し指令又は書込み指令(
OEI〜2 、 WRI〜4)を発生する。倍長語の交
換の場合は、「iスタ」である外部モジュールは、スレ
ーブモジュールの局所パスの部分261と通信するファ
ミリバス12又は領域パス13のデータ線を介する交換
の大めに倍長語を配列(又は受信)する。アクセス論理
ブロック256は外部パスインタフェースにより発生さ
れる指令に従って、全ての読出し又は書込み制御信号を
同時に発生する。
前述のように、本発明の1つの特徴によれば、プロセッ
サは、 MOVS (記憶装置間)命令によって全ての
市販のマイクロプロセッサに適用できる特殊力手順を使
用して、領域及びファミリに属するモジュールの局所記
憶装置ブロック(当然のことながら、プロセッサ自身の
記憶装置をも含む)の間で倍長語転送を実行しても良い
。通常の動作モーrでは、との千1晒はn個の語を開始
アドレステーブル(8,転送元)から開始アドレステー
ブル(d、宛先)へ転送する。80286fロセツサを
使用する図示実施例においては、これは、プロセッサの
下記のワークレジスタをまず初期設定した後にMOYE
5TRING命令を実行することに工り実行される。
サは、 MOVS (記憶装置間)命令によって全ての
市販のマイクロプロセッサに適用できる特殊力手順を使
用して、領域及びファミリに属するモジュールの局所記
憶装置ブロック(当然のことながら、プロセッサ自身の
記憶装置をも含む)の間で倍長語転送を実行しても良い
。通常の動作モーrでは、との千1晒はn個の語を開始
アドレステーブル(8,転送元)から開始アドレステー
ブル(d、宛先)へ転送する。80286fロセツサを
使用する図示実施例においては、これは、プロセッサの
下記のワークレジスタをまず初期設定した後にMOYE
5TRING命令を実行することに工り実行される。
−DBS(8I)、転送元テーブル(転送元テーブルポ
インタ)の開始アドレスを記憶している記憶セグメント
を記述する記述子を含む;−ES:(DI)、宛先テー
ブル(宛先テーブルポインタ)の開始アドレスを記憶し
ている記憶セグメントを記述する記述子を含む。以下に
さらに詳細に説明する工うに・倍長語転送の場合、この
開始アドレスは実際の開始アドレスの半分でなければな
らない。
インタ)の開始アドレスを記憶している記憶セグメント
を記述する記述子を含む;−ES:(DI)、宛先テー
ブル(宛先テーブルポインタ)の開始アドレスを記憶し
ている記憶セグメントを記述する記述子を含む。以下に
さらに詳細に説明する工うに・倍長語転送の場合、この
開始アドレスは実際の開始アドレスの半分でなければな
らない。
−CX、交換すべき語数の半分を含む。
簡単にいえば、プロセッサは「転送元」開始アドレスに
ある語を読出し;その語を「宛先」開始アドレスに書込
み;交換カウンタとして使用されるレジスタCXを減分
し;転送元テーブルボインタ及び宛先テーブルポインタ
を2だけ増分することにより、MOVS命令を実行する
。プロセッサはこのようにして形成される新しい転送元
アドレス及び宛先アドレスにおける読出し動作及び書込
み動作を繰返し、交換カウンタがゼロとなった時点でそ
れらの動作を終了し、n個の語から成るテーブル全体が
転送され終わったことを指示する。
ある語を読出し;その語を「宛先」開始アドレスに書込
み;交換カウンタとして使用されるレジスタCXを減分
し;転送元テーブルボインタ及び宛先テーブルポインタ
を2だけ増分することにより、MOVS命令を実行する
。プロセッサはこのようにして形成される新しい転送元
アドレス及び宛先アドレスにおける読出し動作及び書込
み動作を繰返し、交換カウンタがゼロとなった時点でそ
れらの動作を終了し、n個の語から成るテーブル全体が
転送され終わったことを指示する。
本発明の1つの特徴によれば、同じ動作を半数の語転送
に関して実行しても良い。これを実行するために、倍長
後の転送の場合、プロセッサは1回の読出し一書込み動
作を終了するたびにアドレスポインタを(2ではなく)
4ずつ増分することができなければならないと考えられ
る。しかしながら、プロセッサ80286はこのような
機能を備えていないので、MOVS命令を実際の半分の
サイズの転送元アドレス及び宛先アドレスによって初期
設定し、次にそれらのアドレスをアドレスシフタブロッ
ク250にエリ再構成する。倍長語MOVS命令を実行
する前に、専用制御レジスタ38のDW(倍長語)フラ
グはアドレスシフタブロック250を選択する指令信号
251を発生するために動作状態とされなければ々ら々
い。アドレスシフタブロックは、そこで、アドレスを左
方向ヘシフトしく2倍乗算)と、実際の開始アドレスの
半減を回復させる。この動作により、アクセスのたびに
、それに続いてプロセッサ31は自身のポインタS−2
だけ増分し、局所記憶装置ブロック63に供給される実
際のアドレスは4だけ増分される。
に関して実行しても良い。これを実行するために、倍長
後の転送の場合、プロセッサは1回の読出し一書込み動
作を終了するたびにアドレスポインタを(2ではなく)
4ずつ増分することができなければならないと考えられ
る。しかしながら、プロセッサ80286はこのような
機能を備えていないので、MOVS命令を実際の半分の
サイズの転送元アドレス及び宛先アドレスによって初期
設定し、次にそれらのアドレスをアドレスシフタブロッ
ク250にエリ再構成する。倍長語MOVS命令を実行
する前に、専用制御レジスタ38のDW(倍長語)フラ
グはアドレスシフタブロック250を選択する指令信号
251を発生するために動作状態とされなければ々ら々
い。アドレスシフタブロックは、そこで、アドレスを左
方向ヘシフトしく2倍乗算)と、実際の開始アドレスの
半減を回復させる。この動作により、アクセスのたびに
、それに続いてプロセッサ31は自身のポインタS−2
だけ増分し、局所記憶装置ブロック63に供給される実
際のアドレスは4だけ増分される。
記憶装置間データ転送のマスクである16ビツトプロセ
ツサが所定の1つの倍長語を読出すときに、記憶バンク
257及び258の2つの語(データ線0〜15に関連
する偶数語である)の一方のみを収集することは自明で
ある。16ピツト記憶バンク259及び260からの奇
数語は局所バスの部分261のデータ線16〜31を介
してノ4−キングレジスタ271に記憶される。従って
、倍長語読出しサイクルにおいては、パーキングレジス
タ271に関して読出し指令OEI〜2と、イネーブル
指令信号270の双方が発生される。
ツサが所定の1つの倍長語を読出すときに、記憶バンク
257及び258の2つの語(データ線0〜15に関連
する偶数語である)の一方のみを収集することは自明で
ある。16ピツト記憶バンク259及び260からの奇
数語は局所バスの部分261のデータ線16〜31を介
してノ4−キングレジスタ271に記憶される。従って
、倍長語読出しサイクルにおいては、パーキングレジス
タ271に関して読出し指令OEI〜2と、イネーブル
指令信号270の双方が発生される。
続く書込みサイクルにおいて、偶数語はプロセッサによ
り局所バス部分261のデータ線0から15にのせられ
、奇数語はノ4−キングレジスタ271により局所バス
部分261のデータ線16から31にのせられ、4つの
宛先記憶装量書込み指令(■■・・・V/R4)は同時
に発生される。
り局所バス部分261のデータ線0から15にのせられ
、奇数語はノ4−キングレジスタ271により局所バス
部分261のデータ線16から31にのせられ、4つの
宛先記憶装量書込み指令(■■・・・V/R4)は同時
に発生される。
簡単にいえば、上述の構造(第8図)において採用され
る倍長語転送手順は下記の各段階から構成される。
る倍長語転送手順は下記の各段階から構成される。
−プロセッサのレジスタCX(交換カウンタ)を転送す
べき語数の半分で初期設定する;−ポインタレジスタ(
DS:(SI)、ES:(DI))を転送元アドレス及
び宛先アドレスの半分で初期設定する; 一専用制御レジスタ38のDWフラグを動作状態とする
; −MOVS命令を実行する; −MOVS命令の実行終了時にDWフラグを非動作状態
とする。
べき語数の半分で初期設定する;−ポインタレジスタ(
DS:(SI)、ES:(DI))を転送元アドレス及
び宛先アドレスの半分で初期設定する; 一専用制御レジスタ38のDWフラグを動作状態とする
; −MOVS命令を実行する; −MOVS命令の実行終了時にDWフラグを非動作状態
とする。
通常、80286形プロセツサに関して実行される局所
記憶装置ブロック63に対する単一バイトアクセス及び
単一語アクセスは、明らかに、常に本発明の1つの特徴
による可能な倍長語アクセスと関連して許容されなけれ
ばならない0局所バスの16ピツトデ一タパス部分26
2はプロセッサ31から、プロセッサ31によるモノプ
ロセッサモジュール17の局所記憶装置ブロック63へ
のバイトアクセス又は語アクセスの間(及び外部アクセ
スの間)にデータ線O〜15を局所バスの32ビツトデ
一タバス部分261のデータ線16〜31に接続するス
ワツピングブロック272を介してこのデータバス部分
261と正確に通信する。しかしながら、スワツピング
ブロック272は倍長語転送中は動作されない。
記憶装置ブロック63に対する単一バイトアクセス及び
単一語アクセスは、明らかに、常に本発明の1つの特徴
による可能な倍長語アクセスと関連して許容されなけれ
ばならない0局所バスの16ピツトデ一タパス部分26
2はプロセッサ31から、プロセッサ31によるモノプ
ロセッサモジュール17の局所記憶装置ブロック63へ
のバイトアクセス又は語アクセスの間(及び外部アクセ
スの間)にデータ線O〜15を局所バスの32ビツトデ
一タバス部分261のデータ線16〜31に接続するス
ワツピングブロック272を介してこのデータバス部分
261と正確に通信する。しかしながら、スワツピング
ブロック272は倍長語転送中は動作されない。
単一バイト書込み動作中、このスワツピングブロック2
72によって、交換を制御する「マスク」は書込みデー
タ項目を局所バス部分261の下記のデータ線に供給す
る。
72によって、交換を制御する「マスク」は書込みデー
タ項目を局所バス部分261の下記のデータ線に供給す
る。
一アドレスビット0及び1が共にしてある場合(偶数語
の偶数バイト)はデータ線0から7、;アクセス論理ブ
ロック256は第1のRAM記憶バンク257に関連す
るWRIを発生する;−アドレスビット0=H,アドレ
スビット1=Lの場合(偶数語の奇数バイト)はデータ
線8から15:第2のRAM記憶バンク258に関連す
るWB2が発生される; 一アドレスビット0=L、アドレスビットl=Hの場合
(奇数語の偶数バイト)はデータ線16から23;第3
のRAM記憶バンク259に関連するWB2が発生され
る(スワツピングブロック272が動作される)ニ ーアドレスビットO及びlが共にHである場合(奇数語
の奇数バイト)はデータ線24から31;第4のRAM
記憶バンク260に関連するWB2が発生される(スワ
ツピングブロック272が動作される)。
の偶数バイト)はデータ線0から7、;アクセス論理ブ
ロック256は第1のRAM記憶バンク257に関連す
るWRIを発生する;−アドレスビット0=H,アドレ
スビット1=Lの場合(偶数語の奇数バイト)はデータ
線8から15:第2のRAM記憶バンク258に関連す
るWB2が発生される; 一アドレスビット0=L、アドレスビットl=Hの場合
(奇数語の偶数バイト)はデータ線16から23;第3
のRAM記憶バンク259に関連するWB2が発生され
る(スワツピングブロック272が動作される)ニ ーアドレスビットO及びlが共にHである場合(奇数語
の奇数バイト)はデータ線24から31;第4のRAM
記憶バンク260に関連するWB2が発生される(スワ
ツピングブロック272が動作される)。
単一語書込み動作中、「マスク」は書込みデータ項目を
下記のデータ線に供給する。
下記のデータ線に供給する。
−アドレスビット1がLの場合(偶数語)はデータ線0
から15;アクセス論理ブロック256は第1のRAM
記憶バンク257及び第2のRAM記憶バンク258に
関連するWRI及びWB2を発生する; 一アドレスビット1がHである場合(奇数語)はデータ
線16から31;その他のRAM記憶バンク259及び
260に関連するWB2及びWB2が発生される(スワ
ツピングブロック272が動作される)。
から15;アクセス論理ブロック256は第1のRAM
記憶バンク257及び第2のRAM記憶バンク258に
関連するWRI及びWB2を発生する; 一アドレスビット1がHである場合(奇数語)はデータ
線16から31;その他のRAM記憶バンク259及び
260に関連するWB2及びWB2が発生される(スワ
ツピングブロック272が動作される)。
読出し動作中は、
−アドレスピット1がしてある場合、RAM記憶バンク
257及び258はデータ項目を局所パス部分261の
データ線Oから15に供給する。アクセス論理ブロック
256は3状暢出力をイネーブル動作させ、偶数語全体
が交換マスタに対して利用可能な状態となる。単一バイ
トアクセスの場合、マスクのプロセッサはアドレスビッ
トOKより選択されたバイト(アドレスビットO=Lの
場合はデータ線0〜7にあり、アドレスビット0=Hの
場合はデータ線8〜15にある)を考慮する。
257及び258はデータ項目を局所パス部分261の
データ線Oから15に供給する。アクセス論理ブロック
256は3状暢出力をイネーブル動作させ、偶数語全体
が交換マスタに対して利用可能な状態となる。単一バイ
トアクセスの場合、マスクのプロセッサはアドレスビッ
トOKより選択されたバイト(アドレスビットO=Lの
場合はデータ線0〜7にあり、アドレスビット0=Hの
場合はデータ線8〜15にある)を考慮する。
−アドレスピッ)1=Hの場合はRAM記憶バンク25
9及び260はデータ項目を局所パス部分261のデー
タ線16から31に供給する。この場合、3状態出力O
E2がイネーブル動作され、奇数語全体が交換マスクに
対して利用可能な状態となり、スワツピングブロック2
72が動作される。単一バイトアクセスの場合、マスク
のプロセッサ31は前述のようにアドレスビット0に1
9選択されたバイトを考慮する。
9及び260はデータ項目を局所パス部分261のデー
タ線16から31に供給する。この場合、3状態出力O
E2がイネーブル動作され、奇数語全体が交換マスクに
対して利用可能な状態となり、スワツピングブロック2
72が動作される。単一バイトアクセスの場合、マスク
のプロセッサ31は前述のようにアドレスビット0に1
9選択されたバイトを考慮する。
単一バイト又は単一語の交換を実行するとき、アドレス
シックブロック250は、交換マス/に↓り局所アドレ
スバス51に供給されるア「レスと、アクセスされてい
る場所のアドレスとの完全な整合を確保する。
シックブロック250は、交換マス/に↓り局所アドレ
スバス51に供給されるア「レスと、アクセスされてい
る場所のアドレスとの完全な整合を確保する。
さらに詳細にいえば、モソユールのプロセッサ31によ
り交換が制御される場合、専用パス32のアドレス線θ
〜23と1局所バス51のアドレス線O〜23と、局所
アドレスバス249のアドレス線0〜23と、ラッチブ
ロック253により供給を受けるアドレス線0〜16と
の間に1:lの整合が成立っている。バイト交換及び語
変換は、アドレスシックブロック250を透過モードに
セットアツプするために、DWフラグを非動作状態とし
て実行されなければならない。
り交換が制御される場合、専用パス32のアドレス線θ
〜23と1局所バス51のアドレス線O〜23と、局所
アドレスバス249のアドレス線0〜23と、ラッチブ
ロック253により供給を受けるアドレス線0〜16と
の間に1:lの整合が成立っている。バイト交換及び語
変換は、アドレスシックブロック250を透過モードに
セットアツプするために、DWフラグを非動作状態とし
て実行されなければならない。
本発明の1つの特徴によれば、マルチプロセッサ環境に
おける所定の1組のデータの割込み待機時間と、交換時
間の双方を予測することを可能にする独自の特徴を形成
するために、トークン通過及びスナップショットの2つ
の方式を組合せている。
おける所定の1組のデータの割込み待機時間と、交換時
間の双方を予測することを可能にする独自の特徴を形成
するために、トークン通過及びスナップショットの2つ
の方式を組合せている。
トークン通過はループアーキテクチャで使用され、シス
テムの様々な装置の間で、ホルダに所定の動作を実行す
る許可を与えるトークンを通過させることである。シス
テムバス資源を共用するn個の構成要素(マスク)の中
の1つにその資源の利用許可を与えるスナップショット
アービトレーション方式は、いずれか1つの構成要素に
エリ行なわれるアクセス要求のたびにこのバス資源を要
求するアプリカントのスナップショットを取ることから
成る。このスナップショットの中で、パスは「ディジー
チェーン」シーケンスにエリ全ての要求発生構成要素に
割当てられる。
テムの様々な装置の間で、ホルダに所定の動作を実行す
る許可を与えるトークンを通過させることである。シス
テムバス資源を共用するn個の構成要素(マスク)の中
の1つにその資源の利用許可を与えるスナップショット
アービトレーション方式は、いずれか1つの構成要素に
エリ行なわれるアクセス要求のたびにこのバス資源を要
求するアプリカントのスナップショットを取ることから
成る。このスナップショットの中で、パスは「ディジー
チェーン」シーケンスにエリ全ての要求発生構成要素に
割当てられる。
別のスナップショットは、バスが先のスナップショット
で全ての構成要素に割当てられた後にのみ取られる。
で全ての構成要素に割当てられた後にのみ取られる。
上述のt+1似は本発明によるマルチプロセッサ装置に
おいて、バスに接続されるマスクの中の唯一つに所定の
スナップショットの中で大分のデータの転送を要求する
ことに対する許可を与えるために採用される。この転送
は「ロックバースト」モーードで実行される。(シかし
ながら、同じバスにあるマスクの総数をnとしたとき、
同じスナップショットがn個の単一アクセス要求マスタ
ーを含んでいても良い。) 従って、システム全体について、ロックバーストモード
で送信されるべき個々のメツセージの最大サイズをあら
かじめ決定することにより(要求されるデータセットが
送信され終わるまで、マスタはバスの占有を保持する)
、バスに対するアクセスの要求とその受諾との間に介在
しうる待機時間をかなり正確に推定することができる。
おいて、バスに接続されるマスクの中の唯一つに所定の
スナップショットの中で大分のデータの転送を要求する
ことに対する許可を与えるために採用される。この転送
は「ロックバースト」モーードで実行される。(シかし
ながら、同じバスにあるマスクの総数をnとしたとき、
同じスナップショットがn個の単一アクセス要求マスタ
ーを含んでいても良い。) 従って、システム全体について、ロックバーストモード
で送信されるべき個々のメツセージの最大サイズをあら
かじめ決定することにより(要求されるデータセットが
送信され終わるまで、マスタはバスの占有を保持する)
、バスに対するアクセスの要求とその受諾との間に介在
しうる待機時間をかなり正確に推定することができる。
最悪の場合、この時間はt++((n−1)・t2)〕
と等しくなる。ただし、式中、 1、はロックバーストモードでの交換に必要であり、シ
ステムパラメータとして規定されても良い時間; t2は1回の交換に必要な時間; [(n−1)・t2)〕 はt1に関連して無視して良
い時間:rnJはマスタモジュールの総数。
と等しくなる。ただし、式中、 1、はロックバーストモードでの交換に必要であり、シ
ステムパラメータとして規定されても良い時間; t2は1回の交換に必要な時間; [(n−1)・t2)〕 はt1に関連して無視して良
い時間:rnJはマスタモジュールの総数。
マルチプロセッサシステムにおいてこの待機時間を予測
できるということは、様々なリアルタイムの問題の解決
にシステムをどの程度まで適用しうるかを評価する上で
きわめて重要である。
できるということは、様々なリアルタイムの問題の解決
にシステムをどの程度まで適用しうるかを評価する上で
きわめて重要である。
さらに、本発明によれば、ロックバーストモードの交換
を実行するためにバスに対するアクセスを待機している
マスタはトークン通過メカニズムからの受諾を待機する
間に、他の何らかの内部プロセスについて動作すること
ができる。そのため、問題となる用途には不可欠な高い
効率が得られ、実現に要するコストも非常に低い。
を実行するためにバスに対するアクセスを待機している
マスタはトークン通過メカニズムからの受諾を待機する
間に、他の何らかの内部プロセスについて動作すること
ができる。そのため、問題となる用途には不可欠な高い
効率が得られ、実現に要するコストも非常に低い。
次に、上述の特徴の一実施例を詳細に説明する。
2つの(ファミリ及び領域)システムバスについて同じ
構造が採用される。ファミリバスの構造は第10図に示
される。第10図は関連するブロックにのみ限られてお
り、その説明は領域バスにも適用される。
構造が採用される。ファミリバスの構造は第10図に示
される。第10図は関連するブロックにのみ限られてお
り、その説明は領域バスにも適用される。
ファミリパス12に接続されるモノプロセッサモジュー
ル17及びマルチプロセッサモジュール18は「グイジ
−チェーン」形態に配置される。
ル17及びマルチプロセッサモジュール18は「グイジ
−チェーン」形態に配置される。
モノプロセッサモジュール17(PI)aファミリの中
の「リーダー」モジュールであり、従って、−ファミリ
バス12の第1のスロットに配置され;−ファミリイン
タフェースブロック54の論理制御ブロック85の専用
論理を介してファミリトークン通過方式の初期設定を実
行し; −以下にさらに詳細に説明するようにスナップショット
回路を形成し、FACKI信号を介して論理ブロック8
2を制御するブロック299を含む。
の「リーダー」モジュールであり、従って、−ファミリ
バス12の第1のスロットに配置され;−ファミリイン
タフェースブロック54の論理制御ブロック85の専用
論理を介してファミリトークン通過方式の初期設定を実
行し; −以下にさらに詳細に説明するようにスナップショット
回路を形成し、FACKI信号を介して論理ブロック8
2を制御するブロック299を含む。
”それぞれのモジュール17及び18はトークン通過方
式を実現するために必要な装置を含み、それらの装置は
、タイマブロック40又は40’のタイ1にそれぞれ接
続される論理制御ブロック85又は85′から構成され
る。各論理制御ブロック85又は85′は、ファミリバ
ス12を介して(入力信号FSTI として)次のモジ
ュールの論理制御ブロック85′へ送られる出力信号F
STOを供給する。ループ構造は最終マルチプロセッサ
モジュール18のFSTO出力端子を第1のモノプロセ
ッサモジュール17のFSTI−入力端子に接続するこ
とにより形成される。
式を実現するために必要な装置を含み、それらの装置は
、タイマブロック40又は40’のタイ1にそれぞれ接
続される論理制御ブロック85又は85′から構成され
る。各論理制御ブロック85又は85′は、ファミリバ
ス12を介して(入力信号FSTI として)次のモジ
ュールの論理制御ブロック85′へ送られる出力信号F
STOを供給する。ループ構造は最終マルチプロセッサ
モジュール18のFSTO出力端子を第1のモノプロセ
ッサモジュール17のFSTI−入力端子に接続するこ
とにより形成される。
タイマブロック40又は40′のタイマはトークン受信
に続いて、ロックバーストモードの交換の開始又はブツ
キング実行のために、モジュール17又は18に許され
る時間間隔を発生する。プロセッサ31又は31’はタ
イマブロック40又は40′の状態を読出すために直接
アクセスを実行することができる。
に続いて、ロックバーストモードの交換の開始又はブツ
キング実行のために、モジュール17又は18に許され
る時間間隔を発生する。プロセッサ31又は31’はタ
イマブロック40又は40′の状態を読出すために直接
アクセスを実行することができる。
論理制御ブロック85又は85′は下記の機能を実行す
る。
る。
一能動状態のFSTI /4ルスはタイマブロック40
又は40′をカウントイネーブルし、プロセッサ31又
は31’へ割込み信号を送信し、プロセッサは専用制御
レジスタ38又は38′の5TOPF 信号によって
タイマブロック40又は40′のカウントをロック又は
解放する。
又は40′をカウントイネーブルし、プロセッサ31又
は31’へ割込み信号を送信し、プロセッサは専用制御
レジスタ38又は38′の5TOPF 信号によって
タイマブロック40又は40′のカウントをロック又は
解放する。
一カウント完了時に、論理制御ブロック85又は85′
はタイマブロック40又は40′をディスエーブルし、
トークンを次のモジュールへ通過させるためにFSTO
ノ4ルスを送り出す。
はタイマブロック40又は40′をディスエーブルし、
トークンを次のモジュールへ通過させるためにFSTO
ノ4ルスを送り出す。
−論理制御ブロック85の専用論理を介して、モノプロ
セッサモジュール17(PI)のプロセッサ31はトー
クン通過機能を初期設定することができる。
セッサモジュール17(PI)のプロセッサ31はトー
クン通過機能を初期設定することができる。
各論理ブロック82又は82′はファミリパス12にF
PREN (ファミリプッキング)信号を供給しても良
く、このFPREN 信号はモノプロセッサモジュー
ル17(PI)のブロック299へ送られる。このブロ
ック299は、同様にファミリノ々ス12を介してモジ
ュール17及び18の論理ブロック82又は82′へ送
られるFFRZロック信号を発生する。最稜に、各論理
ブロック82又は82′は、FACKI信号として次の
モジュールの論理ブロック82’へ送られるFACKO
出力信号を供給する。
PREN (ファミリプッキング)信号を供給しても良
く、このFPREN 信号はモノプロセッサモジュー
ル17(PI)のブロック299へ送られる。このブロ
ック299は、同様にファミリノ々ス12を介してモジ
ュール17及び18の論理ブロック82又は82′へ送
られるFFRZロック信号を発生する。最稜に、各論理
ブロック82又は82′は、FACKI信号として次の
モジュールの論理ブロック82’へ送られるFACKO
出力信号を供給する。
FPRENuアーヒトレーシ、ンシーケンススナップシ
ョットにおいてファミリバス12の各モジュールにより
供給されるオープンコレクタ信号である。FPREN信
号の最初の・・イーロー遷移はモノプロセッサモジュー
ル17(PI)のスナップショット回路ブロック299
における待機サイクルを開始させる。
ョットにおいてファミリバス12の各モジュールにより
供給されるオープンコレクタ信号である。FPREN信
号の最初の・・イーロー遷移はモノプロセッサモジュー
ル17(PI)のスナップショット回路ブロック299
における待機サイクルを開始させる。
FFRZ信号はモノプロセッサモジュール17(Pi)
のスナップショット回路ブロック299により発生され
、待機サイクルの終了時にさらにブツキングが実行され
るのを阻止するために、ファミリモジュールがファミリ
/−?ス12に対するアクセスをブックして良い待機期
間の終了時に動作状聾とされる。
のスナップショット回路ブロック299により発生され
、待機サイクルの終了時にさらにブツキングが実行され
るのを阻止するために、ファミリモジュールがファミリ
/−?ス12に対するアクセスをブックして良い待機期
間の終了時に動作状聾とされる。
各論理ブロック82又は82′のアービトレーシ冒ン論
理は、モジュールが・々スへのアクセスを終了した後、
又は割当てられたブツキング時間の中でパスアクセス要
求がなされなか−)穴場合に、FACKO肯定応答信号
を次のモジュールへ送信させる( FACKOは・・イ
状態に切替えられる)。
理は、モジュールが・々スへのアクセスを終了した後、
又は割当てられたブツキング時間の中でパスアクセス要
求がなされなか−)穴場合に、FACKO肯定応答信号
を次のモジュールへ送信させる( FACKOは・・イ
状態に切替えられる)。
次に、本発明により提供される特徴の動作をさらに詳細
に説明する。
に説明する。
ロックバーストモードの交換を実行するために、モノプ
ロセッサモレニール17(PI)のプロセッサ31は、
まず、(以下にさらに詳細に説明する係数に従りて)タ
イマブロック40を所定の値にセットしなければならな
い。「上流側」のモジュールハFsTI 入カッfルス
をモノプロセッサモジュール17(PI)の論理制御ブ
ロック85に供給することによ1jP1モジユール17
にトークンを通過させ、前述のように、その結果、−ロ
ックバーストモードの交換が実行可能であることを指示
するために、プロセッサ31に割込み信号が送られニ ータイマブロック40の解放にエリ、プロセッサ31に
よりプログラムされた値からのカウントが一梧償れム:
この値は、P1モジュールが割込み信号の受信に続いて
ロックバーストモードの交換を実行すべきか否かを決定
することができる時間間隔を決定する。
ロセッサモレニール17(PI)のプロセッサ31は、
まず、(以下にさらに詳細に説明する係数に従りて)タ
イマブロック40を所定の値にセットしなければならな
い。「上流側」のモジュールハFsTI 入カッfルス
をモノプロセッサモジュール17(PI)の論理制御ブ
ロック85に供給することによ1jP1モジユール17
にトークンを通過させ、前述のように、その結果、−ロ
ックバーストモードの交換が実行可能であることを指示
するために、プロセッサ31に割込み信号が送られニ ータイマブロック40の解放にエリ、プロセッサ31に
よりプログラムされた値からのカウントが一梧償れム:
この値は、P1モジュールが割込み信号の受信に続いて
ロックバーストモードの交換を実行すべきか否かを決定
することができる時間間隔を決定する。
割込み手順の間、プロセッサ31は、カウントが終了さ
れ且つFSTO信号が次のモジュールへ送られるのを阻
止するように、タイマブロック40のカウントをロック
する。しかしながら、カウントをロックするのに先立っ
て、プロセッサ31はタイマブロック40の状態を読出
す。読出した状態が(あいまいな動作を阻止するための
)所定の最小閾値を越えていれば、プロセッサ31はタ
イマブロックをロックし、ロックバーストサイクルの実
行を開始する。このサイクルの完了時に、プロセッサ3
1はタイマブロック40を解放して、カウントを完了す
る。カウント完了時にタイマブロック40はディスエー
ブルサレ、トークン通過機能は次のモジュールに供給さ
れる。
れ且つFSTO信号が次のモジュールへ送られるのを阻
止するように、タイマブロック40のカウントをロック
する。しかしながら、カウントをロックするのに先立っ
て、プロセッサ31はタイマブロック40の状態を読出
す。読出した状態が(あいまいな動作を阻止するための
)所定の最小閾値を越えていれば、プロセッサ31はタ
イマブロックをロックし、ロックバーストサイクルの実
行を開始する。このサイクルの完了時に、プロセッサ3
1はタイマブロック40を解放して、カウントを完了す
る。カウント完了時にタイマブロック40はディスエー
ブルサレ、トークン通過機能は次のモジュールに供給さ
れる。
バスにあるモジュールのトークン通過構造のタイマブロ
ック40又は40′は通常は低い値にセットされ、トー
クン割込みはマスクされる。これは・モジュールのプロ
セッサ31が前述のロックバーストモードの交換という
%徴を利用しようとするときにのみ、そのプロセッサに
より変更される。
ック40又は40′は通常は低い値にセットされ、トー
クン割込みはマスクされる。これは・モジュールのプロ
セッサ31が前述のロックバーストモードの交換という
%徴を利用しようとするときにのみ、そのプロセッサに
より変更される。
その場合、プロセッサ31又は31′ハタイマブロツク
40又は40′を通常は上述のカウントの中でトークン
割込みをサービスすることができるようにする値にセッ
トし、その後、トークン割込みをイネーブルするように
動作する。
40又は40′を通常は上述のカウントの中でトークン
割込みをサービスすることができるようにする値にセッ
トし、その後、トークン割込みをイネーブルするように
動作する。
ロックバーストモードの交換を実行しようとしていない
モジュールにトークンが供給され7’(場合、そのモジ
ュールのプロセッサ31に送られた割込みは(マスクさ
れているために)無効であり、タイマブロック40はプ
ログラムされた最/J%のカウントを完了し、トークン
は迅速に次のモジュールへ移行される。
モジュールにトークンが供給され7’(場合、そのモジ
ュールのプロセッサ31に送られた割込みは(マスクさ
れているために)無効であり、タイマブロック40はプ
ログラムされた最/J%のカウントを完了し、トークン
は迅速に次のモジュールへ移行される。
ファミリバス12の全てのマルチプ四セッサモジュール
18がそれぞれのタイマブロック40’を最小のマスク
されたトークン通過割込みにプログラムした後、システ
ムはモノプロセッサモジュール17(PI)により初期
設定される。この時点で、論理制御ブロック85の専用
論理を介して、モノプロセッサモジュール17のプロセ
ッサ31はmlのパルスをモジュール17のトークン通
過構造に供給し、その結果、ファミリパス12における
トークンの通過が初期設定される。
18がそれぞれのタイマブロック40’を最小のマスク
されたトークン通過割込みにプログラムした後、システ
ムはモノプロセッサモジュール17(PI)により初期
設定される。この時点で、論理制御ブロック85の専用
論理を介して、モノプロセッサモジュール17のプロセ
ッサ31はmlのパルスをモジュール17のトークン通
過構造に供給し、その結果、ファミリパス12における
トークンの通過が初期設定される。
前述のように、スナップショット方式は、いずれか1つ
の構成要素によりバスアクセス要求が行なわれるたびに
バス資源を要求するアプリカントのスナップショットを
取ることにある。この特定の場合においては、ファミリ
パス12の1つのモジュールがバス(別のファミリモジ
ユールの記憶装置又はIloに対するアクセスを得るた
めに)へのアクセスを選択するたびに、モジュールの論
理ブロック82又は82′はモノプロセッサモジュール
17(PI)のブロック299に対して要求を発生する
。このブロック299は、最初の要求を受取ると待機サ
イクルを開始する。待機サイクル中はその池のファミリ
モジュール18も同様の要求を発生することが許され、
サイクル終了時に、ファミリパス12に対するそれ以上
のアクセス要求は受入れられなくなる。
の構成要素によりバスアクセス要求が行なわれるたびに
バス資源を要求するアプリカントのスナップショットを
取ることにある。この特定の場合においては、ファミリ
パス12の1つのモジュールがバス(別のファミリモジ
ユールの記憶装置又はIloに対するアクセスを得るた
めに)へのアクセスを選択するたびに、モジュールの論
理ブロック82又は82′はモノプロセッサモジュール
17(PI)のブロック299に対して要求を発生する
。このブロック299は、最初の要求を受取ると待機サ
イクルを開始する。待機サイクル中はその池のファミリ
モジュール18も同様の要求を発生することが許され、
サイクル終了時に、ファミリパス12に対するそれ以上
のアクセス要求は受入れられなくなる。
換言すれば、この時間間隔の中でのみファミリバスモジ
ュールはブロック299に対する要求(す々わち、ファ
ミリパスに対するブックアクセス)を送ることが許され
る・ 次ニ、ファミリパス12はアクセスブツキングを実行す
るのに成功した全てのモジュールにディジーチェーンシ
ーケンスで割尚てられる。
ュールはブロック299に対する要求(す々わち、ファ
ミリパスに対するブックアクセス)を送ることが許され
る・ 次ニ、ファミリパス12はアクセスブツキングを実行す
るのに成功した全てのモジュールにディジーチェーンシ
ーケンスで割尚てられる。
待機サイクルの終了時に、モノプロセッ?−r−ジュー
ル17のブロック299は7アミIJ ハス12の全て
のモジュールのアービトレーションを実行するために論
理ブロック82に関連するデイジチチェーンに肯定応答
信号(FACKI)を送る。
ル17のブロック299は7アミIJ ハス12の全て
のモジュールのアービトレーションを実行するために論
理ブロック82に関連するデイジチチェーンに肯定応答
信号(FACKI)を送る。
肯定応答信号はアクセスブツキングを実行するのに成功
した全てのモジュールによるファミリバス12の順次獲
得をイネーブルし、リーダーモジュールに物理的に最も
近接するモジュールに優先順位が与えられる。「ブック
」された全てのモジュールにバスへのアクセスが許され
た後に、別のアービトレーション動作が実行される。
した全てのモジュールによるファミリバス12の順次獲
得をイネーブルし、リーダーモジュールに物理的に最も
近接するモジュールに優先順位が与えられる。「ブック
」された全てのモジュールにバスへのアクセスが許され
た後に、別のアービトレーション動作が実行される。
さらに詳細にいえば、モノプロセッサモジュール17(
PI)の論理ブロック82(他のファミリモジュール1
8の論理ブロックと同一)は、下記の条件に適合する場
合は、ファミリパスFPREN信号を動作状態とする。
PI)の論理ブロック82(他のファミリモジュール1
8の論理ブロックと同一)は、下記の条件に適合する場
合は、ファミリパスFPREN信号を動作状態とする。
一七ノプロセッサモジュール17のプロセッサ31はフ
ァミリバス12をアクセスしようとしているニ ーFFRZ信号は依然として非動作状態であり、モノプ
ロセッサモジュール17(PI)のブロック299が依
然としてアクセスブツキングの実行を許容していること
を指示する。
ァミリバス12をアクセスしようとしているニ ーFFRZ信号は依然として非動作状態であり、モノプ
ロセッサモジュール17(PI)のブロック299が依
然としてアクセスブツキングの実行を許容していること
を指示する。
このように、FPREN信号は複数のモジュールにより
、すなわち、アービトレーションサイクルの中でバスに
対するアクセスをブックするように動作する全てのモジ
ュールにより同時に発生されても良い、 FPREN信
号の最初のオフ/オン遷移はブロック299の論理を動
作状態とし、ブロック299は];”FRZ信号及びF
ACKI信号を順次動作状態とする。
、すなわち、アービトレーションサイクルの中でバスに
対するアクセスをブックするように動作する全てのモジ
ュールにより同時に発生されても良い、 FPREN信
号の最初のオフ/オン遷移はブロック299の論理を動
作状態とし、ブロック299は];”FRZ信号及びF
ACKI信号を順次動作状態とする。
FFRZ信号は、動作状態になると、他のモジュールが
アクセスをブツキングすること(及び、従って、FPR
EN信号の動作に寄与すること)を阻止する。FACK
I信号は、まず、モノプロセッサモジュール17(PI
)の論理ブロック82へ送られる。
アクセスをブツキングすること(及び、従って、FPR
EN信号の動作に寄与すること)を阻止する。FACK
I信号は、まず、モノプロセッサモジュール17(PI
)の論理ブロック82へ送られる。
モノプロセッサモジュール17(PI)のゾロセッサ3
1もブツキングに成功した場合、モジュール17(PI
)からの要求は第1にサービスされるべき要求であり、
P1モジュールのプロセッサ31が外部アクセスを完了
するまで、P1モジュールの論理ブロック82のFAC
KO出力は非動作状態のままである(従って、肯定応答
信号の発生を阻止する)。外部アクセス完了の時点で、
P1モジュールは(FACKO信号を動作状態とするこ
とにXす)肯定応答信号の発生を許し、FPREN信号
の動作に対する自身の寄与を停止する。次に、ファミリ
バス12は優先順位の低いマルチプロセッサモードール
18(PIモジュールから物理的に最も遠いもの)に順
次割自てられる。最後のブックされたモジュール18が
ファミリパス12に対するアクセスを完了した後にFP
REN信号は非動作状態とされ、その結果、PIモジュ
ールのブロック299は非動作状態となり且つFFRZ
信号及びFACKI信号は排除されるので、別のアービ
トレーション動作の準備が完了する。
1もブツキングに成功した場合、モジュール17(PI
)からの要求は第1にサービスされるべき要求であり、
P1モジュールのプロセッサ31が外部アクセスを完了
するまで、P1モジュールの論理ブロック82のFAC
KO出力は非動作状態のままである(従って、肯定応答
信号の発生を阻止する)。外部アクセス完了の時点で、
P1モジュールは(FACKO信号を動作状態とするこ
とにXす)肯定応答信号の発生を許し、FPREN信号
の動作に対する自身の寄与を停止する。次に、ファミリ
バス12は優先順位の低いマルチプロセッサモードール
18(PIモジュールから物理的に最も遠いもの)に順
次割自てられる。最後のブックされたモジュール18が
ファミリパス12に対するアクセスを完了した後にFP
REN信号は非動作状態とされ、その結果、PIモジュ
ールのブロック299は非動作状態となり且つFFRZ
信号及びFACKI信号は排除されるので、別のアービ
トレーション動作の準備が完了する。
本発明によるマルチプロセッサ装置の利点は以上の説明
から明白であろう。さらに詳細にいえば、5つの階層レ
ベル(専用、局所、ファミIJ、領域及び領域ネットワ
ーク)に基づくシステムのアーキテクチャは、数千にも
及ぶ最終世代マイクロプロセッサとの共動と併せて、き
わめて広範囲にわたる構成を効率良く制御するので、従
来のマルチプロセッサシステムと比較して演算能力に相
当の改善を見ることができる。各レベルに独自の−・−
ドウエア及びソフトウェアを与えることにより、マルチ
プロセッサシステムには不可欠である、各レベルにおけ
る独立処理と、異なるレベルの間の効率の良い動作の2
つの特徴が得られる。本発明にLるシステムは、実際に
は、マルチプロセッサモード(共通通信回線に対する直
接アクセスを伴ない、従りて、大域記憶装置の直接可視
性を有する)と:様々なマルチプロセッサ部分(領域)
の間又は可能であれば補助(ホスト)コンピュータの各
部分との間のメツセージ交換を伴なうマルチコンヒュー
タモード(領域ネットワーク)の2つの代表的な多重処
理モードのきわめて効率の良い組合せ動作を可能にし、
これは、様々なマルチプロセッサ部分(領域)の間の接
続部の動作がそれらの部分自身の動作に対して完全に独
立していること;関連する様々なモジュールの局所「イ
ンテリジェンス」;及びそのようなインテリジェンスが
提供するデータ交換スループットによって達成される。
から明白であろう。さらに詳細にいえば、5つの階層レ
ベル(専用、局所、ファミIJ、領域及び領域ネットワ
ーク)に基づくシステムのアーキテクチャは、数千にも
及ぶ最終世代マイクロプロセッサとの共動と併せて、き
わめて広範囲にわたる構成を効率良く制御するので、従
来のマルチプロセッサシステムと比較して演算能力に相
当の改善を見ることができる。各レベルに独自の−・−
ドウエア及びソフトウェアを与えることにより、マルチ
プロセッサシステムには不可欠である、各レベルにおけ
る独立処理と、異なるレベルの間の効率の良い動作の2
つの特徴が得られる。本発明にLるシステムは、実際に
は、マルチプロセッサモード(共通通信回線に対する直
接アクセスを伴ない、従りて、大域記憶装置の直接可視
性を有する)と:様々なマルチプロセッサ部分(領域)
の間又は可能であれば補助(ホスト)コンピュータの各
部分との間のメツセージ交換を伴なうマルチコンヒュー
タモード(領域ネットワーク)の2つの代表的な多重処
理モードのきわめて効率の良い組合せ動作を可能にし、
これは、様々なマルチプロセッサ部分(領域)の間の接
続部の動作がそれらの部分自身の動作に対して完全に独
立していること;関連する様々なモジュールの局所「イ
ンテリジェンス」;及びそのようなインテリジェンスが
提供するデータ交換スループットによって達成される。
本発明によるマルチプロセッサ装置の別の利点は、記憶
装置共用マルチプロセッサ装置のモジュールの間で通信
回線によるデータ交換が可能であり、そのデータ交換の
並行度が採用されるマルチプロセッサの語サイズの2倍
(おそらくは2倍を越える)であり、従って、データ交
換スループットも同等に向上すると共に、モジュール間
の割込み待機時間及びデータ交換を最不限にし且つ予測
することが可能である点であり、これは、それらの特徴
が既存の基本システムモジュールに機能を追加すること
により実現されるために、システムの追加付属品コスト
も安くて済むごく限定された手段を使用して達成される
。
装置共用マルチプロセッサ装置のモジュールの間で通信
回線によるデータ交換が可能であり、そのデータ交換の
並行度が採用されるマルチプロセッサの語サイズの2倍
(おそらくは2倍を越える)であり、従って、データ交
換スループットも同等に向上すると共に、モジュール間
の割込み待機時間及びデータ交換を最不限にし且つ予測
することが可能である点であり、これは、それらの特徴
が既存の基本システムモジュールに機能を追加すること
により実現されるために、システムの追加付属品コスト
も安くて済むごく限定された手段を使用して達成される
。
最後に、領域バス及びファミリバスに直接接続可能な大
容量記憶装置によりかなり大きな機能上の利点が得られ
る。この記憶装置は各モジュールのアドレッシング限界
を越え:1つのモジュールから別のモジュールへ記憶デ
ータを動的に切替え一実質的に無制限の速度でデータ転
送の同等性が保たれる;異なるモジュールに、可能であ
れば異なるアクセス権利をもって共通するエリアを動的
に形成する。
容量記憶装置によりかなり大きな機能上の利点が得られ
る。この記憶装置は各モジュールのアドレッシング限界
を越え:1つのモジュールから別のモジュールへ記憶デ
ータを動的に切替え一実質的に無制限の速度でデータ転
送の同等性が保たれる;異なるモジュールに、可能であ
れば異なるアクセス権利をもって共通するエリアを動的
に形成する。
以上説明し且つ図示したシステムの実施例について本発
明の範囲から逸脱せずに変更を実施しても良いことは当
業者には明白であろう。たとえば、ファミリ11は唯一
つのモノプロセッサモジュ−ル17(PI)と、いくつ
かのマルチプロセッサモジー−ル18(PN)とを具備
し、大容量記憶装置ブロック22又は入出カブロック2
3は含んでいなくても良い。同様に、いくつかの領域1
0のみを特殊監視領域10′に接続しても良い。
明の範囲から逸脱せずに変更を実施しても良いことは当
業者には明白であろう。たとえば、ファミリ11は唯一
つのモノプロセッサモジュ−ル17(PI)と、いくつ
かのマルチプロセッサモジー−ル18(PN)とを具備
し、大容量記憶装置ブロック22又は入出カブロック2
3は含んでいなくても良い。同様に、いくつかの領域1
0のみを特殊監視領域10′に接続しても良い。
第1図は、本発明によるマルチプロセッサ装置のブロッ
ク線図、 第2図、第3図、第4図及び第5図は、第1図の装置の
構成要素ブロックのさらに詳細なブロック線図、 第6図(A)及び第6図(B)は、第2図、第3図及び
第4図のパスをインターフェースするブロックのさらに
詳細なブロック線図、 第7図は、第2図のアービトレーションブEl−7りの
動作ブロック線図、 第8図は、第2図のモジュールに含まれる局所記憶装置
の一実施例のさらに詳細なブロック線図、第9図は、以
下にvl、明される装置の様々なレジスタの内容を示−
す図、 第10図は、共通通信回線に接続される本発明による装
置の複数のモジュールと、様々なモジュールの間の任意
通信を調整する内部ブロック及び信号の略図、及び 第11図(a)、第11図(b)、第11図(c)及び
、第11図(d)は、本発明による装置の記憶装置ブロ
ック及び入出カブロックのアドレスマツピング配列の例
を示す略図である。 (符号の説明) 10・・・領域、11 ・・・ファミリ、12・・・フ
ァミリバス、13・・・領域パス、14・・・相互接続
装置、16・・・外部コンピュータ、17・・・モノプ
ロセッサモジュール、18・・・マルチプロセッサモジ
ュール、22・・・大容量記憶装置ブロック、31.3
1′、31“・・・プロセッサ、32.32′、32’
・・・専用ハス、33.33′、33“・・・コプロセ
ッサ、34,34′、34“・・・専用記憶装置、37
.37′、37“・・・専用入出カニリア、38.38
’ 、3B”・・・専用制御レジスタ、39.39’
、39“・・・専用状Ill レジx I、40.40
’ 、40” ・・・タイマブロック、41゜41′、
41’・・・割込み制御ブロック、47,47’ 。 47#−・・大域アドレス復号ブロック、48.48’
。 48”−・・局所アービトレーシ、ンブロック、51゜
51’ 、51“・・・局所パス、54.54’ 、5
7.57“・・・インタフェースブロック、63 、6
3’ 、63”・・・局所RAM記憶装置ブロック、6
7・・・ファミリ同報通信しソスタ、68・・・領域回
報通信レジスタ。
ク線図、 第2図、第3図、第4図及び第5図は、第1図の装置の
構成要素ブロックのさらに詳細なブロック線図、 第6図(A)及び第6図(B)は、第2図、第3図及び
第4図のパスをインターフェースするブロックのさらに
詳細なブロック線図、 第7図は、第2図のアービトレーションブEl−7りの
動作ブロック線図、 第8図は、第2図のモジュールに含まれる局所記憶装置
の一実施例のさらに詳細なブロック線図、第9図は、以
下にvl、明される装置の様々なレジスタの内容を示−
す図、 第10図は、共通通信回線に接続される本発明による装
置の複数のモジュールと、様々なモジュールの間の任意
通信を調整する内部ブロック及び信号の略図、及び 第11図(a)、第11図(b)、第11図(c)及び
、第11図(d)は、本発明による装置の記憶装置ブロ
ック及び入出カブロックのアドレスマツピング配列の例
を示す略図である。 (符号の説明) 10・・・領域、11 ・・・ファミリ、12・・・フ
ァミリバス、13・・・領域パス、14・・・相互接続
装置、16・・・外部コンピュータ、17・・・モノプ
ロセッサモジュール、18・・・マルチプロセッサモジ
ュール、22・・・大容量記憶装置ブロック、31.3
1′、31“・・・プロセッサ、32.32′、32’
・・・専用ハス、33.33′、33“・・・コプロセ
ッサ、34,34′、34“・・・専用記憶装置、37
.37′、37“・・・専用入出カニリア、38.38
’ 、3B”・・・専用制御レジスタ、39.39’
、39“・・・専用状Ill レジx I、40.40
’ 、40” ・・・タイマブロック、41゜41′、
41’・・・割込み制御ブロック、47,47’ 。 47#−・・大域アドレス復号ブロック、48.48’
。 48”−・・局所アービトレーシ、ンブロック、51゜
51’ 、51“・・・局所パス、54.54’ 、5
7.57“・・・インタフェースブロック、63 、6
3’ 、63”・・・局所RAM記憶装置ブロック、6
7・・・ファミリ同報通信しソスタ、68・・・領域回
報通信レジスタ。
Claims (1)
- 【特許請求の範囲】 1、第1の複数の処理モジュール(17、18)を具備
し、該処理モジュールはそれぞれ少なくとも1つのプロ
セッサ(31、31′)を含み且つ第1の一部の共通直
接アクセス通信回線(12)に接続されてファミリとし
ての第1の階層レベルを形成し、該第1の複数の処理モ
ジュールのそれぞれの第1の処理モジュール(17)は
第2の一部の共通直接アクセス通信回線(13)に接続
されて領域としての第2の階層レベルを形成し;共通直
接アクセス通信回線の第2の群(13)の第2のものは
データ送受信手段(14)を介して互いに接続されて領
域ネットワークとしての第3の階層レベルを形成し;該
データ送受信手段(14)は該処理モジュール(17、
18)とは無関係に動作をイネーブルするための少なく
とも1つのプロセッサ(31″)を具備することを特徴
とする多重階層レベルマルチプロセッサ装置。 2、該処理モジュール(17、18)のそれぞれは、該
プロセッサ(31、31′)のそれぞれに割当てられる
ものとして、共通専用レベル通信回線(32、32′)
に接続され、且つ該処理モジュール(17、18)の局
所記憶手段(63、63′)と局所入出力手段とが接続
される共通局所レベル通信回線(51、51′)からは
分離可能である専用記憶手段(34、34′)及び専用
入出力手段(37、37′)を具備する特許請求の範囲
第1項記載の多重階層レベルマルチプロセッサ装置。 3、該プロセッサ(31、31″)の少なくとも一部の
ものにコプロセッサ(33、33′)が割当てられる特
許請求の範囲第2項記載の多重階層レベルマルチプロセ
ッサ装置。 4、該専用入出力手段(37、37′)はタイミング手
段(40、40′)と、制御レジスタ(38、38′)
と、状態レジスタ(39、39′)と、割込み信号制御
手段(41、41′)とを具備することを特徴とする特
許請求の範囲第2項又は第3項記載の多重階層レベルマ
ルチプロセッサ装置。 5、該第1の一部の共通直接アクセス通信回線(12)
に接続される該第1の複数の処理モジュールの中の該処
理モジュール(18)はそれぞれ複数の該プロセッサ(
31′)を具備する特許請求の範囲第2項ないし第4項
のいずれか1項に記載の多重階層レベルマルチプロセッ
サモジュール。 6、該処理モジュールは、該共通局所レベル通信回線(
51)を該共通専用レベル通信回線(32)か、又は該
第1の(12)又は第2の(13)一部の共通直接アク
セス通信回線に接続する要求を検出し、該通信回線の直
接アクセス接続を所定の要求優先順位シーケンスに従っ
てイネーブルする手段(48)を具備する特許請求の範
囲第2項ないし第5項のいずれか1項に記載の多重階層
レベルマルチプロセッサ装置。 7、該処理モジュール(17、18)の1つから同じ群
(12、13)の該共通直接アクセス通信回線に接続さ
れる複数の他の該処理モジュールへデータを送信する手
段(67、68)を具備する特許請求の範囲第1項から
第6項のいずれか1項に記載の多重階層レベルマルチプ
ロセッサ装置。 8、該データ送受信手段(14)は送信のためにデータ
を一時的に記憶する第1の手段(98)と、受信したデ
ータを一時的に記憶する第2の手段(99)とを具備し
;該第1及び第2の手段(98、99)は該データの交
換を制御する制御手段(101、102、103、10
4、105)によりそれぞれアドレスされ、該制御手段
(101、102、103、104、105)は該デー
タ送受信手段(14)の該プロセッサ(31″)により
制御される特許請求の範囲第1項ないし第7項のいずれ
か1項に記載の多重階層レベルマルチプロセッサ装置。 9、該データ送受信手段(14)は、共通専用レベル通
信回線(32″)に接続され、且つ局所記憶手段(63
″)及び局所入出力手段が接続される共通局所レベル通
信回線(51″)からは分離可能である専用記憶手段(
34″)及び専用入出力手段(37″)を具備し;該共
通局所レベル通信回線(51″)は該第2の階層レベル
(領域)の該第2の一部の共通直接アクセス通信回線(
13)にインタフェース手段(57″)を介して接続可
能である特許請求の範囲第8項記載の多重階層レベルマ
ルチプロセッサ装置。 10、該データ送受信手段(14)はTTL微分及び微
分子TTL信号変換手段(95、96、95′、96′
)を具備する特許請求の範囲第1項から第9項のいずれ
か1項に記載の多重階層レベルマルチプロセッサ装置。 11、該第2の階層レベルに第2の主要な一部(13′
)の共通通信回線を具備し、該共通通信回線に該第2の
一部の共通直接アクセス通信回線(13)の少なくとも
一部が該データ送受信手段(14)を介して接続され;
該第2の主要な一部の共通通信回線(13′)は他の該
データ送受信手段(14)を介して外部処理手段(16
)にさらに接続される特許請求の範囲第1項ないし第1
0項のいずれか1項に記載の多重階層レベルマルチプロ
セッサ装置。 12、該第1(12)及び第2(13)の一部の共通直
接アクセス通信回線に直接アクセス方式で接続される少
なくとも1つの記憶手段(22)を具備する特許請求の
範囲第1項ないし第11項のいずれか1項に記載の多重
階層レベルマルチプロセッサ装置。 13、該記憶手段(22)は該第1(12)又は第2(
13)の一群の共通直接アクセス通信回線に接続される
該処理モジュール(17、18)のアドレシング能力を
越える大きな容量を有する特許請求の範囲第12項記載
の多重階層レベルマルチプロセッサ装置。 14、該第1(12)又は第2(13)の一部の共通直
接アクセス通信回線からの各アドレスデータ群に関して
、該記憶手段(22)は該アドレスデータ群の第1の部
分(165、165′)に関する整合コード化手段(1
68、168′)を具備し、該アドレスデータ群の残る
第2の部分(173、173′)は該整合コード化手段
(168、168′)から得られる該第1の部分と再び
統合され、完全な該アドレスデータ群は選択手段(16
1、182)を介して記憶ブロック(150)への供給
のために選択される特許請求の範囲第12項又は第13
項記載の多重階層レベルマルチプロセッサ装置。 15、該整合コード化手段(168、168′)へ送ら
れる該アドレスデータ群の該第1の部分は最上位部分で
ある特許請求の範囲第14項記載の多重階層レベルマル
チプロセッサ装置。 16、該整合コード化手段(168、168′)は読出
し/書込み記憶手段を具備する特許請求の範囲第14項
又は第15項記載の多重階層レベルマルチプロセッサ装
置。 17、該記憶ブロック(150)からの読出し又は書込
みデータはレジスタ(154、156;155、157
)を介して該第1(12)又は第2(13)の一部の共
通直接アクセス通信回線で交換される特許請求の範囲第
14項ないし第16項のいずれか1項に記載の多重階層
レベルマルチプロセッサ装置。 18、該第1(12)及び第2(13)の一部の共通直
接アクセス通信回線と、該データ送受信手段(14)と
は、該処理モジュール(17、18、14)のプロセッ
サ(31、31′、31″)の語サイズの複数倍のデー
タ交換並列度を示し;該マルチプロセッサ装置は、該複
数倍のデータ交換並列度を達成するために該プロセッサ
(31、31′、31″)と該共通直接アクセス通信回
線(12、13)との間にインタフェース手段(63、
261、250)を具備することを特徴とする特許請求
の範囲第1項から第17項のいずれか1項に記載の多重
階層レベルマルチプロセッサ装置。 19、該データ交換並列度は該プロセッサ (31、31′、31″)の語サイズの2倍である特許
請求の範囲第18項記載の多重階層レベルマルチプロセ
ッサ装置。 20、該インタフェース手段は、該複数倍のデータ交換
並列度を示す該共通局所レベル通信回線(51)のデー
タ交換回線部分(261)を具備し;該データ交換回線
部分(261)は、該プロセッサ(31、31′、31
″)からアドレス変更手段(250)を介して、又は外
部処理モジュール(17、18、14)からアドレス線
(249)のアドレスを受信する複数の記憶バンク(2
57、258、259、260)に接続され;該アドレ
ス変更手段(250)は、該処理モジュールの間のデー
タ交換の並列度が該プロセッサ(31、31′、31″
)の語サイズと同じであるか又はその何分の一かである
ときに非動作状態とされる特許請求の範囲第18項又は
第19項記載の多重階層レベルマルチプロセッサ装置。 21、該記憶バンク(258、258、259、260
)の個々の要素は複数本の直接回線の一部の組合せを介
してアドレスされ、論理ブロック(256)から取出さ
れる信号は別の複数本のアドレス回線の一部を受取る特
許請求の範囲第20項記載の多重階層レベルマルチプロ
セッサ装置。 22、該プロセッサ(31、31′、31″)の語サイ
ズを越える該共通局所レベル通信回線(51)のデータ
交換回線部分(261)は一時記憶手段(271)を介
して互いに接続されると共に、該プロセッサの語長内に
含まれる該回線の一部に相互接続手段(272)を介し
て接続される特許請求の範囲第20項又は第21項記載
の多重階層レベルマルチプロセッサ装置。 23、該第1(12)又は第2(13)の一部の共通直
接アクセス通信回線に接続される複数の該処理モジュー
ル(17、18、14)の間で、所定の時間周期中に交
換要求信号(FPREN)を発生する全ての該処理モジ
ュールの間の単一通信交換をイネーブルすると共に、該
処理モジュール(17、18、14)の中の唯一の許可
された処理モジュールによるロックされた多重通信交換
をイネーブルして、所定のデータセットに関する割込み
信号待機時間と交換時間の双方を実質的に予測できるよ
うにする手段(54、31、40、38、57)を具備
する特許請求の範囲第1項ないし第22項のいずれか1
項に記載の多重階層レベルマルチプロセッサ装置。 24、該イネーブル/予測手段は、該処理モジュール(
17、18、14)を該第1(12)又は第2(13)
の一部の共通アクセス通信回線に接続する一部、少なく
とも部分的にインタフェース(54、54′、57、5
7″)を形成する特許請求の範囲第23項記載の多重階
層レベルマルチプロセッサ装置。 25、該手段は各処理モジュールのプロセッサ(31、
31′、31″)と、内部レジスタ(38、38′、3
8″)の状態と、タイミング手段(40、40′、40
″)とにより制御される特許請求の範囲第24項記載の
多重階層レベルマルチプロセッサ装置。 26、該処理モジュール(17、18、14)の該イン
タフェース(54、54′、57、57″)は「デイジ
ーチェーン」形式で互いに接続され、該処理モジュール
の1つ(17)は初期設定手段(299、85)を具備
する特許請求の範囲第23項から第25項のいずれか1
項に記載の多重階層レベルマルチプロセッサ装置。 27、該処理モジュール(17、18、14)のそれぞ
れに関して、該処理モジュール(17、18)又は該デ
ータ送受信手段(14)の該記憶手段(34、63、6
3′、63″)と該入出力手段の専用、局所、ファミリ
又は領域エリアに対する直接アクセスのために該プロセ
ッサ(31、31′、31″)からの要求を復号する手
段(47、47′、47″)を具備する特許請求の範囲
第1項から第26項のいずれか1項に記載の多重階層レ
ベルマルチプロセッサ装置。 28、該第1の一部の共通直接アクセス通信回線(12
)にのみ接続される該処理モジュール(18)のそれぞ
れに数個の該プロセッサ(31′)を具備し、数十の該
処理モジュール(18)は該第1の一部の共通直接アク
セス通信回線(12)にのみ接続され、数十の処理モジ
ュール(17、18)群(ファミリ)(11)は該第2
の一部の共通直接アクセス通信回線(13)に接続され
、数十のファミリ群(領域)(10)は該データ送受信
手段(14)により互いに接続される特許請求の範囲第
1項ないし第27項のいずれか1項に記載の多重階層レ
ベルマルチプロセッサ装置。
Applications Claiming Priority (2)
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JPH0797363B2 JPH0797363B2 (ja) | 1995-10-18 |
Family
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Country | Link |
---|---|
US (1) | US4814970A (ja) |
EP (1) | EP0226096B1 (ja) |
JP (1) | JPH0797363B2 (ja) |
DE (1) | DE3689226T2 (ja) |
ES (1) | ES2047474T3 (ja) |
IT (1) | IT1184015B (ja) |
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- 1986-11-27 EP EP86116525A patent/EP0226096B1/en not_active Expired - Lifetime
- 1986-12-08 US US06/939,173 patent/US4814970A/en not_active Expired - Fee Related
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