JPS62189549A - 多重階層レベルマルチプロセツサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、関連する用途に従りて数が異なり（数個から
数十個）、それぞれがその他の装置と高い効率で共動す
る複数の基本処理装置から構成され、様々なプロセッサ
と記憶装置との間に共通バス接続線が設けられる先端の
多重階層レベルアーキテクチャによるモジューラマルチ
プロセッサ装置に関する。

〔従来技術および発明が解決しようとする問題点〕一般
に、特に複雑なリアルタイム処理（ｆｃとえば画像処理
、）４ターン及び音声の認識、人工知能及び全般的科学
演算など）に関連する用途においては、高い演算能力を
入力データ及び出力データの大量の流れを処理する能力
と組合せる必要があることは認められている。演算能力
のすぐれたマルチプロセッサ装置の形成には、主に共通
資源（共通回線及び記憶装置）へのアクセスに関して多
数のプロセッサが同時に動作するためのコンフリクトが
起こるために、タスク分割、プロセッサ通信、プロセス
共動及び理論上の用途実現可能性と実際の用途笑現性と
の調整を含む様々な問題がある。従来提案されている公
知の解決方法（多くのものは理論の域を出ない）は、制
御が困難であることに加えて性能／コスト比に関しても
受入れることのできないきわめて高価なシステム（プロ
セッサアレイ及びマトリクス接続された記憶装置）を含
むものである。さらに、様々な部分の間でメツセージを
かなシ速いデータ速度で交換するとき、公知のシステム
は通信し合うマルチプロセッサ部分の完全に独立した造
渦動作という問題を解決することができなかった。

〔問題点を解決するための手段〕

本発明の目的は、上述のような欠点を克服するように構
成されたマルチプロセッサ装置を提供することであシ、
そのきわめてすぐれたモジューラ構成により、すぐれた
並列処理及び非常に複雑な用途であってもその広い範囲
にわたシ要求される演算能力を確保するきわめて複雑な
システムを形成でき；また、本発明の装置においては性
能／コスト比が現在知られている方法に比べ著しく改善
される。本発明のその他の目的及び利点は以下の説明の
中に記載されるであろう。

この目的を考慮に入れて、本発明によれば、第１の複数
の処理モジュールを具備し、該処理モジュールは少なく
とも１つのプロセッサを含み且つ第１の一群の共通直接
アクセス通信回線に接続されて第１の階層レベル（ファ
ミリ）１１１−形成し；該第１の複数の処理モジュール
のそれぞれの第１の処理モジュールは第２の一群の共通
直接アクセス通信回線に接続されて第２の階層レベル（
領域）を形成し；共通直接アクセス通信回線の第２の群
の中で第２のものはデータ送受信手段を介して互いに接
続されて第３の階層レベル（領域ネットワーク）を形成
し；販データ送受信手段は該処理モジュールとは無関係
に動作をイネーブルするための少なくとも１つのプロセ
ッサを具備することを特徴とする多重階層レベルマルチ
プロセッサ装置が提供される。

〔実施例〕

以下、添付の図面を参照して本発明の詳細な説明する。

第１図に関して説明すると、本発明によるマルチプロセ
ッサ装置は共通バス構造を示し、複数の領域１０に分割
され、各領域は一群のファミリ１１から構成される。各
ファミリは共通バス（ファミリパス）１２によシ直接ア
クセス可能な複数のプロセッサから構成される。１つの
領域１０に含まれる全てのファミリは共通バス（領域パ
ス）１３を介して直接アクセス可能である。各領域１０
の内部においてプロセッサは緊密に接続され、すなわち
、その領域内の全記憶内容を直接可視できるが、異なる
領域１０はゆるやかに、すなわち信号線１５によ多接続
される装［１４ｉ介して交換されるメツセージを介して
接続される。システム監視及びスーパーバイザ機能は、
装置１４を介してシステムのその他の全ての領域１０に
接続されると共に以下にさらに詳細に説明するモジュー
ルを介して外部コンピュータ１６に接続される特殊領域
１０′によシ実行されるのが好都合である・各ファミリ
１１は、信号ＩＩ！１９及び２０を介してファミリバス
１２と、領域バス１３とにそれぞれ接続されるモノプロ
セッサモジュール１７（ＰＩ）と、信号線１９′を介し
てファミリパス１２にのみ接続される複数のマルチプロ
セッサモジュール１８（ＰＮ）で；８メガバイトである
と好都合な犬容蓋記憶装置ブロック２２　（１０８Ｍ）
と；マルチプロセッサ装置の適用環境に対してデータを
送受信する入出カブロック２３　（Ｉｌｏ　）とを具備
する。

記憶装置ブロック２２は信号ｆｋ２４及び２５を介して
フ了ミリパス１２と、領域パス１３とにそれぞれ接続さ
れ、入出カブロック２３はファミリノぐス１２にのみ接
続される。領域パス１３は周辺装置との通信のために入
出カブロック２６　（Ｉｌｏ　）に接続されても良い。

従って、モノプロセッサモジュール１７（ＰＩ）は２つ
の（ファミリ及び領域）階層レベルを相互に連結するも
ので、第２図に示されるように、専用階層レベルと、局
所階層レベルとをそれぞれ構成する２つのブロック２７
及び２８に分割される。

ブロック２７は、たとえば２４アドレスビツト及び１６
データピツトを供給されるＩＮ置　８０２８６マイクロ
プロセツサから構成され、データ、アドレス及び制御信
号を搬送する専用バス３２に接続されるプロセッサ３１
（ＣＰＵ）を具備する。プロセッサ３１はその機能の実
行をスピードアップするために標準形コプロセッサ又は
特殊プロセッサ３３に接続されても良い。専用バス３２
はＲＡＭブロック３５及びＥＰＲＯＭブロック３６から
構成され　　　。

る専用記憶装置３４に接続する。ＲＡＭブロック３５は
プロセッサ３１と、コプロセッサ３３（設けられてい、
る場合）によってのみアクセス可能でアシ；アクセス時
間がプロセッサ３１のサイクルの中で待機ステップを必
要としない静的記憶装置であυ；たとえば潜在サイズが
２５６　ｋｂの８ノぐイトワイドチップから形成され；
停電時には、ｐｓ’ｌツファバッテリーにより給電され
る。ＥＰＲＯＭブロック３６はオペレーティングシステ
ム並びに初期設定プログラム及び診断プログラムを記Ｉ
Ｌ、１２８ｋｂの潜在サイズを有するのが好都合である
。専用パス３２は、専用制御レジスタ３８　（ＣＲＰ　
）と、専用状態レジスタ３９（ＳＲＰ）と、タイマブロ
ック４０（ＴＭ）と、割込み制御ブロック４１（ＩＣ）
と、直列信号線ブロック４２（ＳＬ）とを含む専用入出
カニリア３７に接続する。専用パス３２との間でデータ
を交換するための一部の信号線４３に加えて、割込み制
御ブロック４４はプロセッサ３１に割込み信号を供給す
るための接続線４４と、プロセッサ３１から肯定応答信
号を受信するための接続線４５とをさらに有する。専用
パス３２は故障検出ブロック４６と、プロセッサ３１に
より発信される状態データ及びアドレスデータを受信し
、記憶装置及び入出力領域のマツピングを以下にさらに
詳細に説明するように制御するようにプロセッサ３１１
！−イネーブルする大域アドレス復号ブロック４７とに
さらに接続する。大域アドレス復号ブロック４７は、実
際には、局所レベル選択信号ＰＬ、ファミリレベル選択
信号ＰＦ及び領域レベル選択信号ＰＲの３つの信号のう
ちのいずれか１つを発生する。それらの信号は、局所ブ
ロック２８の一部を形成する局所アービトレーションブ
ロック４８に送られる。局所アービトレーションブロッ
ク４８は以下に第７図に関してさらに詳細に説明するよ
うに動作するものであるが、プロセッサ３１に対する第
１の局所アクセス制御線４９を有する。この第１の局所
アクセス制御線４９は、同様にデータ線、アドレス線及
び制御線から成る局所バス５１から専用パス３２を選択
的に分離するブロック５０にも接続する。局所アービト
レーションブロック４８Ｈ，ファミリパス１２及び局所
バス５１とインターフェースするブロック５４とデータ
交換する入力接続線５２及び出力接続線５３と、領域パ
ス１３及び局所バス５１とインタフェースするブロック
５７とデータ交換する入力接続線５５及び出力接続線５
６とをさらに有する。それらのインタフェースブロック
５４及び５７は、他のモジュールに対する出力接続を要
求する接続線５８及び７８を介すると共に、インタフェ
ースブロック５４及び５７への接続を可能にする接続線
６１及び７９を介してフ７　ミ″）バス１２と、領域パ
ス１３とにそれぞれ接続される。インタフェースブロッ
ク５４及び５７はさらに接続線６２及び８０ｔ−介して
局所アービトレーションブロック４８にもそれぞれ接続
される。

局所パス５１にさらに接続されるのは下記の２つの構成
要素である。

−プロセッサ３１及び領域パス１３によりアクセス可能
な第１の部分と、プロセッサ３１及びファミリパス１２
によりアクセス可能な第２の部分とに分割される局所記
憶装置ブロック６３；このブロック６３は静的ＲＡＭ記
憶装置から構成され、そのアクセス時間は、ＲＡＭ記憶
装置がプロセッサ３１によシ指定され九場合、プロセッ
ササイクルの中で待機ステップの必要なくプロセッサ３
１によるＲＡＭ記憶装置へのアクセスが可能にガるよう
に設定される：　ＲＡＭ記憶装置も同様にバッファ・ぐ
ツテリーによシ給電されるニー局所状態レジスタ６４（
ＳＲＬ）と、ファミリ制御レジスタ６５と、領域制御レ
ジスタ６６と、ファミリ同報通信レジスタ６７と、領域
同報通信レジスタ６８とを含む局所入出カニリア。ファ
ミリ制御レジスタ６５は直接接続線７０と、接続線７１
とを介して割込み制御ブロック４１の２つの入力端子に
接続され、接続線７１には、同様に局所パス５１に接続
されるＦＩＦＯブロック７２が挿入される。領域制御レ
ジスタ６６も、直接接続線７５と、同様に局所パス５１
に接続されるＦＩＦＯブロック７６に接続する接続線７
５とを介して割込み制御ブロック４１に接続される。

第３図に詳細に示されるマルチプロセッサモジュール１
８は本発明によるマルチプロセッサ装置の中核を成す処
理上ジーールであり、モノプロセッサモジュール１７の
専用レベルプロセッサブロック２７と同様であるが、専
用入出カニリア３７′に直列信号線ブロック４２が設け
られていない点を唯一の相違点とする複数の専用レベル
プロセッサブロック２７′を含む。このように、対応す
る構成要素は同じ図中符号の後に′を付して示すものと
する。マルチプロセッサモジー−ル１８は、専用レベル
ブロック２７′に接続され、フッミリバス１２を介して
のみアクセス可能な局所レベルブロック２８′をさらに
具備する。従って、局所レベルブロック２８′は領域パ
ス１３とのインタフェースのための構成要素を有してい
ないという点でモノプロセッサモジュール１７のブロッ
ク２８とは異なる。さらに、一方の側で専用レベルブロ
ック２７′から出る専用パス３１′に接続するブロック
５０′は他方の側で同じ局所パス５１′に接続される。

従って、それらの（図示される笑施例では３つ）のブロ
ック５０′は局所アービトレーションブロック４８′か
らそれぞれの選択信号４９’ｌ　＋　４９’２又は４９
′３を受信し、その信号は専用レベルブロック２７′の
それぞれのプロセッサ３１’にも送られる。

従って、各専用レベルブロック２７′のアクセス復号ブ
ロック４７′は２つの信号ＰＬ及びＰＦのみを送信し、
領域アドレス信号ＰＲは省略される。このように、局所
アービトレーションブロック４８′は接続線８０．５５
及び５６を介して領域インタフェースブロック５７と信
号を交換しなくなるので、このインタフェースブロック
は領域レジスタ６６及び６８と共に省略される。局所Ｒ
ＡＭ記憶装置ブロック６３′はフッミリバス１２にょシ
アクセス可能な唯一の領域である。

モノプロセッサモジュール１７においてフッミリバス１
２とインタフェースするブロック５４は第６図（Ａ）に
詳細に示されている。第６図（Ａ）に示される第１の論
理ブロック８２は信号線１９゜５８及び６１を介して７
７ミリ・ぐス１２と信号を交換すると共に、信号線５２
．５３及び６２を介して局所アービトレーションブロッ
ク４８と信号を交換する。第１の論理ブロック８２は論
理制御ブロック８５に対してサイクルイネーブル信号８
４を供給する。論理制御ブロック８５Ｈフアミリパス１
２との間で信号線１９を介してデータを交換すると共に
、プロセッサ３１と制御信号な交換し、局所−ぐス５１
を介して割込み制御ブロック４１に割込み信号を供給す
る。論理制御ブロック８５はそれぞれのイネーブル信号
８６及び８７を、フッミリバス１２及び局所パス５１と
の間でデータを交換するバッファ記憶装置プロ、り８８
と、フッミリバス１２及び局所パス５１との間でアドレ
ス信号及び状態信号を交換するバッファ記憶装置ブロッ
ク８９とに供給する。インターフェースブロック５４は
、ファミリパス１２との間で誤ｐ信号を交換し且つ誤り
信号を局所パス５１を介して故障検出ブロック４６へ送
信する論理ブロック９０をさらに含む。

モノプロセッサモジュール１７において局所パス５１と
領域パス１３とを互いに接続するインタフェースブロッ
ク５７は第６図（Ｂ）に示されておシ、第６図中）にお
いて、第６図（Ａ）のインタフェースブロック５４と同
じ機能を有する構成要素は同じ図中符号の後に′を付し
て示される。

これらのインタフェースブロック５４及び５７はプロセ
ッサを含むモジュールと、フッミリバス１２及び領域パ
ス１３のそれぞれとの接続に関してはあらゆる点でほぼ
同じである。従って、マルチプロセッサモジュール１８
においてファミリバス１２とインク７エースするブロッ
ク５４′は第６図に）のインタフェースブロック５４と
同様に構成される。

装置１４　（ＩＲＣＵ）は領域バス１３に接続されるモ
ノプロセッサモジュールである。第４図に詳細に示され
るように、この装置はモノプロセッサモジュール１７の
ブロック２７と同様の第１のブロック２７”を含む。第
４図において、機能が同等である構成要素は同じ図中符
号の後に“を付して示される。ブロック２７”とブロッ
ク２７とは、ブロック２７〃が直列信号線ブロック４２
を有していないという点でのみ異なる。装ｆＭ、１４は
モノプロセッサモジュール１７のブロック２８と同様で
あるが、フッミリバス１２とインタフェースするための
構成要素を含まないことを相違点とするブロック２８“
なさらに有する。従って、インタフェースブロック５４
並びに局所アービトレーションブロック４８”との間で
交換される関連信号と、ファミリ制御レジスタ６５及び
ファミリ同報通信レジスタ６７並びに割込み制御ブロッ
ク４１に対する関連信号も欠けている。領域パス１３と
インタフェースするブロック５７〃は第６図中）のイン
タフェースブロック５７と同様であり、局所パス５１〃
に接続される局所ＲＡＭ記憶装置ブロック６３〃は領域
パスによりアドレス可能な唯一の部分である。装置１４
は信号線１５との通信を可能にするブロック９１をさら
に含む。さらに詳細にいえば、専用パス３２“は、論理
和ブロック９２及び９２′を介してアドレスバス９３と
、データバス９４とにそれぞれ接続されても良く、アド
レスバス９３は信号線１５への送信のためにＴＴＬ差分
信号変換ブロック９５に接続され、データバス９４は、
ツクイブラインブロック９７に直列接続される外部信号
受信のためのＴＴＬ差分信号変換ブロック９６を介して
信号線１５に接続される。アドレスバス９３及びデータ
バス９４は出力データＲＡＭバッファブロック９８（Ｏ
Ｂ）と、入力データＲＡＭバッファブロック９９（ＩＢ
）とにそれぞれ接続する。これらの記憶装置ブロック９
８及び９９は３２ビツトの記憶場所及び３２に拡張を伴
なう８にのサイズであるのが好都合である。アドレスバ
ス９３及びデータバス９４はそれぞれ論理アドレスブロ
ック１０１（ＯＢＣ）及び１０２（ＩＢＣ）に接続され
る。論理アドレスブロック１０１及び１０２は、外部と
の対話及びブロック２７“のマイクロプロセッサ３１“
との対話の双方を制御するハンドシェーク・制御論理ブ
ロック１０３　（Ｈ８ＣＬ）から信号ＣＫＯＢＣ及びＣ
ＫＩＢＣをそれぞれ受信する。ハンドシェーク・制御論
理ブロック１０３は、実際には、専用パス３２＃と通信
する２つのレジスタ１０４　（ＩＣ８Ｒ）及び１０５　
（ＯＣ８Ｒ）に接続される。ハンドシェーク・制御論理
ブロック１０３は信号送信のためにＴＴＬ差分信号変換
ブロック９５と同様の変換ブロック９５′を介して領域
内信号線１５にさらに接続されると共に、ＴＴＬ差分信
号変換ブロック９６と同様の変換ブロック９６〃を介し
て信号受信のために接続される。アドレスバス９３は、
送信のためにアドレスバス９３に供給されるパリティ信
号を発生するブロック１０７にも接続され、データバス
９４は、割込み制御ブロック４１“と、ハンドシェーク
・制御論理ブロック１０３の双方に直接接続する出力接
続線１１０を有するパリティ検査ブロック１０９に接続
される。ハンドシェーク・制御論理ブロック１０３は割
込み制御ブロック４１’に接続する接続線１１１を有す
る。局所パス５１’も論理和ブロック１１３及び１１３
′を介してアドレスバス９３と、データバス９４とＫそ
れぞれ接続される。

第１図に示されるように、監視のための特殊領域１０′
は装置１４　（ＩＲＣＵ）を介して外部コンピュータ１
６に接続され、この装置１４は、１つの又は２つの並列
接続されたインタフェースモジュール１１６を介して外
部コンピュータ１６に接続されるＴＴＬ差分信号変換装
置１１５（ＴＤＣ）に接続される。インタフェースモジ
ュール１１６は標準形ＤＭＡインタフェースであれば良
く、たとえば、ＶＡＸＩＩ／６０外部コンピュータ１６
の接続の場合にはＤＲＩＩ−Ｗであっても良い。

領域パス１３とファミリパス１２は様々あるが、それら
はほぼ同じ特性を示す。すなわち、それらのパスはマス
タモジュール、スレーブモジュール及ヒマスタ／スレー
ブモジュールを支援し、５つの信号群（アドレス及び状
態、データ、制御、誤シ並びにアービトレーション）を
搬送する。双方のパスは３２ビツトのデータをバースト
モードの場合で１０メガバイト／秒を越える速度で転送
する。３２ビツトのパスサイズであれば、３２ビツトの
プロセッサ３１．３１’及び３１’を使用することがで
きる。しかしながら、１６ビツトプロセツサを使用した
場合でも、本発明によるシステムは以下にさらに詳細に
説明するようにデータ転送のスピードアッグを計るため
にこのパスサイズを拡張する特性を示す。さらに、パス
によυアクセス可能である全ての記憶装置は３２ビツト
を越える並列構成である。従って、本発明によるマルチ
プロセッサ装置は、前述のように、高速並列接続線を介
して互いに接続する複数の領域１０から構成される。領
域内通信はメツセージ交換に基づいているので、本発明
によるマルチプロセッサ装置はこの高レベルにおいて領
域ネットワークとして定義されても良く、ネットワーク
の幾何学的構成は必要に応じて所定の用途に最も良く対
応するように規定される。さらに、監視のための特殊領
域１０′を外部コンピュータ１６に接続することによυ
、システム全体が既製の市販の装置のプログラム及び周
辺装置を有利に利用することができる。

従って、それぞれの領域１０は複数のファミリ１１から
構成され、共通の記憶装置アドレススペースと、共通の
領域バス１３とを共用する。さらに厳密に言えば（第１
１図（ａ））、７メガバイトの共通領域アドレススペー
スをこの領域パス１３に接続される記憶装置ブロック又
は処理モジュールに割尚てられるサブスペースに分割し
ても良い。

それらの処理モジュールは領域パス１３を介して往復記
憶サブスペースをアクセスするが、領域パスを局所バス
５１（第２図）の存在を利用してモジュール独自のサブ
スペースへのアクセスを得ることには関係させない。

各ファミリ１１の構造は領域１０の構造とかなυ似てい
る。すなわち、ファミリ１１は共通の記憶装置アドレス
スペースと、共通のファミリバス１２とを共用する一群
の処理モジュールから構成される。領域１０の場合と同
様に、８メガバイトのファミリ記憶装置スペース（第１
１図（ａ））は様様なプロセッサモジュールに関して局
所（専用ではない）サブスペースに分割される。プロセ
ッサモジュールはファミリノ々ス１２を介して往復記憶
装置スペースをアクセス可能であると共に、内部局所バ
ス５１′を介して局所記憶装置をアクセス可能である。

各領域１０は第１１図（、）に示されるように分割され
る１６メガバイトの共通アドレススペースを可視でき、
これに対し、入出力アドレススペースは６４にバイトで
あり、第１１図（ｂ）に示されるように分割される。

前述のように、本発明によるマルチプロセッサ装置は、
基本処理用プロセッサ３１．３１’又は３１″から始ま
ってマルチプ゛ロセッサネットワーク、すなわち領域１
０から構成されるシステムに至る５つの階層レベル（主
レベル３つ及びサブレベル２つ）で動作する。それらの
階層レベルは、共通資源をどの程度まで共用できるか（
同一のバスに接続される全てのモジュールによシ直接ア
クセス可能な記憶装置及び入出力）によって決まるもの
で、専用、局所、ファミリ、領域及び領域ネットワーク
の５つである。最初の４つのレベルをさらに綿密に詞ぺ
ると次のことがわかる。

ａ）専用階層レベルはシステムプロセッサにおいて最も
内部のレベルである。通常、このレベルは独立したプロ
セッサ３１．３１’又は３１″と、プロセッサ３１．３
１’又は３１〃の専用である専用記憶装置３４．３４′
、３４“と、一群の専用入出力資源３７．３７′、３７
’とから構成される。

ｂ）局所階層レベルはシステムの各プロセッサ３１１３
１’＋３１”（数台であっても、数千台であっても変わ
シはない）を独自の局所ＲＡＭ記憶装置ブロック６３　
、６３’　、　６３’（物理的にはプロセッサを含む同
じモジュールにある）と、様々なレジスタを含む一群の
局所資源とに対するアクセスを得るようにイネーブルす
る。マルチプロセッサ１８には、ブロック２８′によシ
規定されるような局所レベルで通信するブロック２７′
によシ規定されるようなｎ個の専用環境が存在する。

Ｃ）ファミリ階層レベルは、８メガバイトの共通記憶装
置スペースを共用し且つファミリバス１２を介して通信
する一群の処理モジュール、入出カモジュール及び記憶
装置モジュールから構成される。モノプロセッサモジュ
ール１７とマルチプロセッサモジュール１８は、それぞ
れ、システム内の他の処理モジュールの局所記憶装置モ
ジュール６３及び６３′と、大容量記憶装置ブロック２
２及び入出カブロック２３のような共通資源に対するア
クセスを得る。

ｄ）領域階層レベルは７メガバイトの記憶装置スペース
（ファミリレベルの場合のスペーストハ異なる）を共用
する一群のファミリ１１から構成される。ファミリ階層
レベルの場合と同様に、この記憶装置ス被−スは、同様
に他のモジュールの局所ＲＡＭ記憶装置ブロック６３，
６３“を領域パス１３を介してアクセスするが、それぞ
れのモジュールが独自の局所記憶装置へのアクセスを・
得ることに関しては領域パスを占有しないプロセッサモ
ジュールに割当て可能であるサブスペースに分割されて
も良い。

これら４つの階層レベルは組合されて本発明による装置
のマルチプロセッサ部分を形成し、従って、この部分は
所定の物理的アドレススペースの共動プロセッサモジュ
ールによる「可視性」又は所定の物理的アドレススペー
スへの共動プロセッサモジュールによる直接「アクセス
」を特徴とする。マルチプロセッサ部分それ自体は、た
とえば、それぞれが１２５個のプロセッサ３１及び３１
’から構成される３２のファミリ１１から成る組合せを
リアルタイムで制御することができる極めて強力なシス
テムを構成する。それぞれの領域１０に関してＭＩＰＳ
　（百方命令数／秒）単位で表わした総合能力は４００
０から８０００の範囲である（用途及びコプロセッサ３
３などのアルゴリズム加速装置が採用される程度によっ
て異なる）。そのような演算能力によυ本発明のシステ
ムはさらに進んだ適用範囲にも利用できる。従って、領
域１０ネツトワークシステムの総合演算能力は４０００
０から８００００　ＭＩＰＳという高い範囲となること
もでき、これは公知のシステムにより従来可能であった
どのような能力よシはるかにすぐれている。ネットワー
ク接続される領域１０の「透過」、「インテリジェント
」及び「完全独立」動作を確保し、且つ必要なデータ交
換負荷を処理するために、本発明による装置は専用ソフ
トウェア手順に支援される特殊ハードウェア機能に基づ
いている。以下に本発明のシステムにおけるモジュール
及びブロックの動作を詳細に説明する。

前述のように、最初の４つの階層レベルはシステムの様
々な処理装置によシ物理的アドレス空間を「直接の可視
性」を特徴とする。このスペースは２つの部分から構成
され、その一方の部分は記憶装置のために予約される１
６メガバイトでアシ（第１１図（、））、他方の部分は
入出力装置のために予約される６４にバイトである（第
１１図（ｂ））。

２つの区画はそれぞれ次の３つの主エリアに分割される
。

専用エリア：単一のプロセッサ３１．３１′、３１’の
専用； ファミリエリア：１つのファミリに割当てられるプロセ
ッサの局所資源を組合せる； 領域エリア：１つの領域に割当てられるプロセッサの局
所資源を組合せる。

専用階層レベルはシステムにおけるプロセッサモジュー
ルの最も内部的なレベルである。このレベルはその他の
レベルに対して完全に独立しており、物理的モジュール
のプロセッサに厳密に限定される。モジュールはさらに
外側の階層レベルの状態とは無関係に専用資源を使用し
て良い。この資源は高い効率と、その他のレベルとの有
効な相互作用とを確保するようなものである。前述のよ
うに、モノプロセッサモジュール１７（ＰＩ）はファミ
リバス１２と領域パス１３の双方に接続される。それぞ
れのファミリ１１について１つのモノプロセッサモジュ
ール１７（ＰＩ）のみが設けられ、モノプロセッサモジ
ュール１７はこのモジュール１７のプロセッサ３１によ
ってのみアクセス可能な専用記憶装置３４及び入出力（
Ｉｌｏ）エリア３７と、同様に他のマルチプロセッサモ
ジュール１８のプロセッサ３１．３１’及び３１“によ
りファミリパス１２を介して又はモノプロセッサモジュ
ール１７又は装置１４によ多領域バス１３を介してアク
セス可能なブロック２８の局所エリアとを有する。モノ
プロセッサモジュール１７（ＰＩ）のプロセッサ３１は
、従って、領域パス１３を介してその他のモジュールの
局所記憶装置ブロック６３又は６３〃（及び局所Ｉ１０
エリア）を可視できると共に、ファミリ内のマルチプロ
セッサモジュール１８の局所記憶装置ブロック６３′（
及び局所Ｉ１０エリア）を可視することができる。

従って、モノプロセッサモジュール１７　（ＰＬ）はマ
ルチプロセッサモジュール１８（ＰＮ）及び装置１４　
（ＩＲＣＵ）と同様Ｋ　）　ＭＡＳＴＥＲ−８ＬＡＶＥ
−ｒ−ジュールである。すなわち、モジュール１７はア
ドレス、制御信号及びデータを送信する（プロセッサ３
１が内部記憶装置、外部記憶装置又はＩ１０エリアをア
クセスしようとしているとき）と共に、アドレス、制御
信号及びデータを受信する（別のモジュールがＰｌの局
所エリアをアクセスしようとしているとき）ことができ
る。

専用制御レジスタ３８は第９図（、）に示されるような
構造の８ビツトレジスタでｓｂ、これによυ、プロセッ
サ３１は、試験サイクルの実行（ＴＳＣ）及びマスク不
可能割込みのイネーブル（ＥＮＭＩ　）などのいくつか
の特殊専用レベル機能を制御することができる。専用制
御レジスタ３８によ多制御されるその他の機能はさらに
高いレベルにモジュールの動作状態を通信すること（０
ＮＬＮ　）及びモジュール故障を通信すること（ＦＬＴ
Ｆ　）と、ファミリレベルにおける「マスタクリア」制
御（ＭＣＬＦ　）である。以下にさらに詳細に説明する
ように、システムはモノプロセッサモジュール１７（Ｐ
Ｉ）の局所記憶装置ブロック６３と、関連するスレーブ
モジュール（ＤＷ）の局所記憶装置ブロックとの間で効
率の高いデータ交換を実行するように動作されても良い
。最後に、２つのビット（ＳＴＯＰＦ及び５ＴＯＰＲ）
は、以下にさらに詳細に説明する本発明の特徴に従って
、複数のサイクルに関してファミリパス１２又は領域バ
ス１３のそれぞれの専有を保持するために一度に１つの
プロキッサのみをイネーブルすることにより、フチミリ
プロセッサ間又は領域プロセッサ間の正当な割込み応答
時間を維持する。

専用状態レジスタ３９は第９図（ｂ）に示されるような
構造の８ピツトレジスタであシ、専用制御レジスタ３８
によシ調整可能ガいくつかのフラグ（ＥＮＭＩ　、　Ｄ
Ｗ）及びその他の誤シアラグを読出すことができる。Ｒ
ＡＶＬフラグと、ＦＡＶＬフラグはそれぞれ領域バス１
３又はファミリパス１２を利用できることを指示し、そ
の条件は、対応するパスの少なくとも１つのモジュール
が非動作状態のＥＲＦフラグ及び動作状態の０ＮＬＮフ
ラグにより指示されるようにその可用性を主張する場合
に真正となる。ＥＲＦフラグは動作障害を指示し、動作
状態にあるとき、プロセッサ３１を専ら専用階層レベル
で動作させることにより、故障したモジュールをシステ
ムのその他の部分から分離すると共に、それぞれの割込
み信号（ＦＦＲＬ及びＲＦＬＲ）をファミリレベル及び
領域レベルの全てのモジュールへ送信させる。ＨＯＴＳ
Ｔフラグは故障指示に続くシステムの再始動を指示し、
動作状態にあるとき、専用記憶装置３４又は局所記憶装
置ブロック６３へのアクセスを阻止する。Ｓ　ＬＹＥフ
ラグはマスタモジュールにおけるマスク不可能割込みに
続く、スレーブモジュールの論理回路によシ主張される
ようなマスク・スレーブ対話の誤シを指示する。

ＴＯＵＴ　７ラグは存在しない冬レープをアドレスする
プロセッサによシ起こる時間切れを指示し、動作状態に
あるとき、プロセッサにマスク不可能割込みを発生させ
る。

以下余白 割込み制御ブロック４１は、適切な優先順位を割当てる
ことにより複数本の割込み線を制御するようにプロセッ
サ３１をイネーブルする。割込みは、 一専用レベルからのグループ； 一ファミリレベルからのグループ（接続線７０及び７１
を介する）； 一領域レベルからのグループ（接続線７４及び７５を介
する） の３つに分割される。

タイマブロック４０は、直列信号線ブロック４２及び専
用レベル割込み信号に関してプレートを発生すると共に
、以下にさらに詳細に説明するようにいくつかのモジュ
ール内通信状況を制御する複数のタイマーから構成され
る。

プロセッサ３１により制御される大域アドレス復号ブロ
ック４７は、専用記憶装置エリア３４及びＩ１０エリア
３７に対して選択制御信号を専用パス３２を介して直接
発生する。このブロック４７はモジー−ル自体の局所記
憶装置ブロック６３及びＩ１０ブロックに対してアクセ
スの要求を発生すると共に、Ｐｌが接続されているファ
ミリパス及び領域バスにある他のモジュールの記憶装置
ブロック及びＩ１０ブロックに対するアクセスの要求を
さらに発生する。それらの要求ＰＬ、ＰＦ、ＰＲは局所
アービトレーシコンブロック４８によシ試験され且つ処
理される。

このように、専用レベルは大域アドレス後号ブロック４
７及び割込み制御ブロック４１を介してより高いレベル
と会話し、それらのレベルの他のブロックとデータを交
換し及び／又は割込み信号を送受信する。

局所階層レベルにおいては、システムの各プロセッサ３
１ｊ３１′、３１“は独自の局所記憶装置ブロック６３
　、６３′、　６３”と、ブロック２８．２８′、２８
“内に含まれ、物理的にはそのプロセッサを含むのと同
じモジュールに配置される一群の局所Ｉ１０資源とに、
又はよｐ高い（ファミリ又は領域）レベルにあって同じ
バスに接続されるその他のプロセッサのそれぞれの局所
記憶装置ブロックとＩ１０資源とに対してアクセスする
ことができる。

局所階層レベルは（単一物理的モジュールレベルにおい
て）より高いレベルから独立していると同時に、その専
用ノ・−ドウエア資源によってさらに高いレベルと有効
に共動する。以下に再びモノプロセッサモジュール１７
（ＰＩ）（第２図）における局所レベルの実現を再び参
照して局所レベルを詳細に説明する。マルチプロセッサ
モジュール１８及び装置１４にりいても同じ説明が適用
されるが、領域バス１３及びファミリバス１２へのアク
セスに関して省略される各部分にその説明をどのように
適応すれば良いかは自明である。

モノプロセッサモジュール１７（ＰＩ）における記憶装
置の中で、局所記憶装置ブロック６３はプロセッサ３１
、ファミリハス１２及び領域ハス１３によりアクセス可
能な部分であり、従って、それらの構成要素によシ共用
される資源を構成する。

異なるモジュールの局所記憶装置ブロック６３゜６３′
、６３”の間で（以下にさらに詳細に説明するように）
データを交換するために、３２ビット並列データ転送を
可能にする記憶装置の３２ビツトアレイと１６ビツトア
レイの双方の可視性が与えられている。

局所アービトレーションブロック４８は、３つの構成要
素（ｆロセッサ３１、領域バス１３及びファミリバス１
２）による局所パス５１へのアクセスの要求を試験する
状態装置によシ実現される。

デッドロックを回避するために、採用されるアルゴリズ
ムは２つのパスからの要求により高い優先順位を割当て
る。３つの構成ｌ！Ｌ素のいずれか１つからの要求は、
それぞれ、複数の連続するサイクルに対して局所バス５
１の排他制御を保持しても良い。第７図はこの状態装置
の動作図を示す。

１つのサイクルを実行するとき、局所アービトレーショ
ンブロック４８はブロック１２５によシ待機状態に保持
される。アクセス要求信号が受信されると、ブロック１
２５からブロック１２６へ移行し、その要求信号が接続
線５５におけるＲＬ信号（領域要求）であるか否かが決
定される。その答えが肯定である場合、ブロック１２６
からブロック１２７へ移行し、接続線５６を介し、イン
タフェースブロック５７を介して、領域パス１３ノ局所
パス５１に対する直接アクセスを制御する。

次に、ブロック１２７はブロック１２６と同様のブロッ
ク１２６′へ移行し、要求信号ＲＬが依然として現われ
ているならばブロック１２７を動作状態に保持し、要求
信号ＲＬがなければ待機ブロック１２５に戻る。これに
対し、ブロック１２６における答えが否定である場合は
ブロック１２８へ移行し、要求が接続線５２のＦＬ信号
（）了ミリ要求）によるものであるか否かが決定される
。その答えが肯定である場合、ブロック１２８からブロ
ック１２９へ移行し、接続線５３を介し、インタフェー
スブロック５４ｔ−介して、ファミリノ々ス１２０局所
パス５１に対する直接アクセスを制御する。次に、ブロ
ック１２９からブロック１２８と同様のブロック１２８
′に移行し、要求信号ＦＬが依然として現われていれば
ブロック１２９を動作状態に保持し、要求信号がなけれ
ば待機プロツり１２５に戻る。これに対し、ブロック１
２８における答えが否定である場合は、ブロック１３１
へ移行し、要求がプロセッサ３１による領域アクセスに
対するもの（ＰＲ信号）であるか否かが決定される。そ
の答えが肯定である場合、ブロック１３１からブロック
１３２に移行し、接続ｉ！ｉ！４９を介し、インタフェ
ースブロック５０を介して、プロセッサ３１の局所パス
５１に対する直接アクセスを制御し、次にブロック１２
６’（ブロック１２６と同様の）へ移行し、領域パス１
３からの優先順位アクセス要求が存在するか否かが決定
される。その答えが肯定である場合、ブロック１２６Ｎ
はブロック１２７に戻って前述の優先順位接続を実行し
く且つインタフェースブロック５０を分離し）、答えが
否定である場合にはブロック１２６Ｎからブロック１３
４に移行し、接続線８０を介し、インタフェースブロッ
ク５７を介して、プロセッサ３１の領域パス１３に対す
る直接アクセスを制御する。ブロック１３４はブロック
１３１と同様のブロック１３１′へ移行し、前述のＰＲ
信号が維持されていればブロック１３４を動作状態に保
持し、維持されていなければ待機ブロック１２５に戻る
。これに対し、ブロック１３１における答えが否定であ
る場合は、このブロックからブロック１３６へ移行し、
要求がプロセッサ３１によるファミリアクセスに対して
のもの（ＰＦ倍信号であるか否かが決定される。その答
えが肯定である場合、ブロック１３６からブロック１３
２’（ブロック１３２と同様の）へ移行し、プロセッサ
３１の局所バス５１に対する直接アクセスを制御し、次
にブロック１２Ｂ’（ブロック１２８と同様の）へ移行
し、ファミリパス１２からの優先順位アクセス要求が存
在するか否かが決定される。その答えが肯定である場合
、ブロック１２８′からブロック１２９に戻って前述の
優先順位接続（及びインタフェースブロック５０の分離
）ヲ災行し、答えが否定である場合にはブロック１２８
′からブロック１３７に移行し、接続線６２を介し、イ
ンタフェースブロック５４を介して、プロセッサ３１の
２アミリパス１２に対する直接アクセスを制御する。

ブロック１３７からブロック１３６’（ブロック１３６
と同様の）へ移行し、前述のＰＦ倍信号維持されていれ
ばブロック１３７を動作状態に保持し、維持されていな
ければ待機ブロック１２５に戻る。これに対し、ブロッ
ク１３６における答えが否定である場合は、このブロッ
クからブロック１３８へ移行し、要求がプロセッサ３１
による局所バスへのアクセスに対するもの（ＰＬ信号）
でおるか否かが決定される。その答えが肯定である場合
は、ブロック１３８からブロック１３２’（ブロック１
３２と同様の）へ移行して前述の直接アクセスを制御し
、次にブロック１３　Ｂ’　（ブロック１３８と同様の
）へ移行し、前述のＰＬ信号が維持されていればブロッ
ク１３２′を動作状態に保持し、維持されていなければ
待機ブロック１２５に戻る。たとえば、専用レベルブロ
ック２７′（第３図）を３つ有するツルチプロセッサモ
ジュール１８の場合、要求ＰＬ、又はＰ　Ｆ　１　　＊
　Ｐ　Ｌ　２又はＰＦ２＋ＰＬ３又はＰＦ３に対してそ
れぞれ信号４９Ｓ＋　４９’２又は４９′３が発生され
る。

局所状態レジスタ６４は、Ｉ１０スペースにおいて局所
バス５１から読出し可能な、第９図（Ｃ）に示されるよ
うな構造の１６ピツトレジスタである。

このレジスタはモジュールの種類と、モジー−ル自体に
おけるいくつかの動作状態フラグ（誤９、信号線オン／
オフ）の状態とに関する情報を記憶している。フラグＥ
ＲＦ　、　０ＮＬＮ及びＦＬＴＦ　の機能は専用制御レ
ジスタ３８及び専用状態レジスタ３９の対応するフラグ
と同じである。ＴＹＰＥフラグがモジュールの種類を識
別するのに対し、ＬＲＥＧフラグは独自の局所状態レジ
スタ６４をその他のモジュールの局所状態レジスタと区
別するようにプロセッサ３１をイネーブルする。

ファミリ制御レジスタ６５は局所バス５１を介してＩ１
０スペースに接続される、第９図（ｄ）に示されるよう
な構造の１６ピツト書込み専用レジスタであシ、ファミ
リ内の他のプロセッサによシ割込みをプロセッサ３１に
送信させることができる。

この割込みには、 一接続線７１を介するベクトル付き（ＩＮＴＦＩＦ　Ｏ
）　。

−接続線７０を介するベクトルなしくＩＮＴＰＲＯ。

ＩＮＴＰＲＩ　、　ＩＮＴＰＲ２） の２謹類がある。割込みの種類はビットＦＯ。

Ｆｌ及びＦ２により識別される。ベクトル付き割込みは
ベクトルとの関連づけのためにビットｖｏ　。

Ｖｌ、Ｆ２及びＦ３を使用する。ベクトルはＦＩＦＯブ
ロック７２で待機状態に置かれ、そこからプロセッサ３
１により連続的に取出される。

領域制御レジスタ６６は機能の上ではファミリ制御レジ
スタ６５と同一であり、領域プロセッサにより可視性を
与えられる。

本発明によるシステムにおいては「同報通信」転送、す
なわち、同時に独自の局所記憶装置ブロックから複数の
受信側プロセッサの局所記憶装置ブロックへデータを転
送するプロセッサによＩｐｉ４ルミ４イロツト転送が可
能である。

受信側プロセッサはクラスタとして構成され、各プロセ
ッサは同時に８つまでのクラスタに所属して良い。

回報通信送信は、送信側プロセッサがこの種の転送のた
めに予約された８つの記憶エリアの中の１つをアドレス
することにより実行される。このエリアは合わせて６４
ｋｂのサイズで６！１１（第１１図体））、最高位ファ
ミリスペースアドレス及び領域スペースアドレスとして
マツピングされる。それぞれのクラスタは回報通信レジ
スタにおいて１つのビット（ＣＬＯ〜７）を割当てられ
、従って、このレジスタは第９図（ｅ）に示されるよう
な構造の８ビツトレジスタである。従って、Ｎ番目のク
ラスタへの割当ては回報通信レジスタのＮ番目のビット
に割当てられる論理値によって決まる。

さらに、制御レジスタへの回報通信書込み、複数のプロ
セッサへの同時割込み送信など、たとえば複数の共動プ
ロセッサの同時処理開始が可能である。

モノプロセッサモジュール１７（Ｐｌ）は領域レヘル同
Ｎ通信レジスタ６８と、ファミリレペル同報通信レジス
タ６７とを有する。

第６図（Ａ）に示されるように、ファミリパス１２とイ
ンタフェースするブロック５４は、１つのモジュール（
たとえば１７（ＰＩ））にファミリパス１２に接続され
るその他のモジュールの局所記憶装置及びＩ１０エリア
へのアクセスを制御させることができるハードウェア装
置から構成される。

その他のモジュールもモジュールＰ１の局所記憶装置及
びし勺エリアに対するアクセスを与えられる（ファミリ
マップ）。ファミリインタフェースブロック５４は５つ
の信号群（アドレス及び状態、データ、制御、誤シ、ア
ービトレーシヨン）を支援する。モジュール間のアービ
トレーシヨンは、以下にさらに詳細に説明する「スナッ
プシ冒ット」方式として知られる方法を利用して実行さ
れる。

第６図（Ｂ）かられかるように、領域パス１３とインタ
フェースするブロック゛５７は機能の上ではファミリイ
ンタフェースブロック５４に類似している。

従って、局所レベルとさらに高いレベルとの間の会話は
、主に、 一ファミリノぐスインタフエースブロック５４又は領域
ハスインタフェースブロック５７；−同報通信レジスタ
口７又は６８ 一局所状態しジスタロ４； −ファミリ制御レジスタ６５又は領域制御レジスタ６６
と、関連割込み構造 を介して影響を受ける。

インタフェースブロック５４及び５７によシ、高いレベ
ルに接続されるモジュールから局所レベルへのアクセス
及びその逆方向のアクセスが可能となる。

同報通信レジスタ６７及び６８はクラスタ構成を形成し
、クラスタに割当てられたプロセッサに同時に割込みを
供給する。

局所状態レジスタ６４はより高いレベルにモジエールの
特性及び状態を通知する。

ファミリ制御レジスタ６５及び領域制御レジスタ６６は
同じレベルのプロセッサの間で割込みを送信させること
ができる。

前述のように、ファミリ階層レベルはシステムの集中的
データ処理レベルであシ、システムの最も強力な演算素
子と、用途に対して通信するＩ１０ブロック２３とが共
動する。

ファミリプロセッサ間の共動は共通ファミリバス１２を
介して影響を受ける。

１つのレベルのプロセッサの間、及びそのレベルと、よ
り低い（局所）レベルと、より高い（領域及び領域イ・
ットワーク）レベルとの間の「有効な共動」は、ファミ
リに８Ｍｂの記憶スペースと１６ｋｂのＩ１０スペース
とを割当てるアドレス構造（第１１図（、）及び第１１
図（ｂ））に関連して説明するのが最も良いであろう。

これらのス滅−スには、所定のファミリの中の各モジュ
ールの全ての局所資源が割当てられる。

上述のモジュールブロックは局所パス５１を介するファ
ミリレベルとの会話を可能にする手段及び環境を構成す
る。さらに詳細にいえば、大域アドレス復号ブロック４
７（及び４７′）はファミリパスニする各マスターモジ
ュールによる独自の局所記憶装置及びＩ１０エリアへの
アクセス、並びに同じファミリパス１２上にあるその他
の全てのモジュールの局所記憶装置及びＩ１０エリアへ
のア、クセスを可能にする。

局所アービトレーションブロック４８（及び４８′）は
ファミリからの要求を含めて局所資源に対するアドレス
の要求を全て受信し、各モジュールの内部状態に従った
順序でそれらの資源を利用可能な状態とする。

局所記憶装置ブロック６３（及び６３′）は２つの局所
及びファミリ）レベルの間の「物理的」通信要素である
。

ファミリ制御レジスタ６５（及び６５′）は入力される
ファミリ割込み構造を支援するために使用される。

ファミリ同報通信レジスタ６７（及び６７′）は可能な
８つの同報通信クラスタの中の１つに１つの記憶エリア
を割当てる。

局所状態レジスタ６４（及び６４′）は単一のモジエー
ルのそのファミリに関連する状態の情報を供給する。

ファミリハスインタフェースブロック５４（及び５４′
）は各モジュールの局所レベルで、マスタモジュールか
らのアクセス要求をファミリパス１２を介して供給する
。

ファミリレベルと関連して既に説明したように、１つの
領域は１つのアドレススペースと、１本の共通パスを共
用する一群のモジュールから構成される。

この場合も、それらのモジュールは処理に関して高度に
独立していると同時に、同じ領域内の他のモジー−ルと
非常に効率曳く共動する。

レベル内共動の場合、上述の特性は領域内部の各物理的
モジ瓢−ルにおいてファミリレベルで同じ専用機能を採
用することにより維持される。それらの機能は会話手段
及び環境（大域アドレス復号ブロック４７（及び４７Ｎ
）と、局所記憶装置ブロック６３（及び６３〃）と、領
域制御レジスタ６６（及び６６１）と、同報通信レジス
タ６８（及び６８″）と、局所状態レジスタ６４（及び
６４“）と、局所アービトレーション４８（及び４８’
　）と、領域パスインタフェースブロック５７（及び５
７〃）とを構成する。

様々な領域モジー−ルの「局所」機能は領域バス１３を
介してアクセス可能である。さらに詳細にいえば、ファ
ミリレベルと領域レベルとの間の共動はモノプロセッサ
モジュール１７（ＰＩ）及び大容量記憶装置ブロック２
２　（ＨＣ８Ｍ）によシ支援される。モノプロセッサモ
ジュールＰ１は独自のファミリ（ファミリごとに１つの
ＰＩ）のアドレススペースと、いくつかのファミリ（た
とえば３２であると好都合である）が接続される領域ア
ドレススペースの双方に対する可視性を与えられている
。Ｐｌは２本の大容量のファミリバス１２及び領域パス
１３と、前述の全てのハードウェア特性とを利用する。

大容量記憶装置ブロック２２は２つの環境（ファミリ及
び領域）の間で大量のデータを高い効率で交換するよう
に構成される。

実際には、このブロック２２は非常に大きな記憶容量を
有するのに加えて、ファミリパス１２と領域バス１３の
双方に接続されるダブルホートラ有し、従って、一方の
環境で利用可能であるデータを他方の環境でも同時に利
用可能とすることができるので、以下に第５図に関して
さらに詳細に説明するようにシステムバスを循環する必
要がないという大きな利点が得られる。大容量記憶装置
ブロック２２　（ＨＣ８Ｍ）は、論理誤シ検出修正ブロ
ック１５２と制御ビットを交換する部分１５１を含む記
憶装置プレイを有する。記憶装置アレイ１５０における
続出しデータ又は書込みデータは、それぞれファミリパ
ス１２と領域バス１３とに接続される２つの書込みデー
タレジスタ１５４及ヒ１５５と、同様にそれぞれファミ
リパス１２と領域パス１３とに接続される２つの読出し
データレジスタ１５６及び１５７とに接続される信号線
１５３（３２ビツトであると好都合である）を介して送
受信される。記憶装置アレイ１５０との間で交換される
データはさらに信号線１５８を介して論理ブロック１５
２へ送られる。論理ブロック１５２は読出し又は書込み
制御線１５９を介して信号線１５３に接続されると共に
、要求のアービトレーション、ダブル（ファミリー領域
）ポートの制御及び記憶装置アレイ１５０の制御信号の
タイミング設定を実行、するブロック１６１に誤ｐ信号
線１６０を介して接続される。このブロック１６１は記
憶装置プレイ１５０にアドレス信号１６３（ＲＡＳ／　
ＣＡＳ　／　ＡＤＤＲＥＳＳ　）を供給する。

ファミリパス１２は、 −それぞれアドレスビット１６から２２又は別の７ビツ
トを供給する２本の信号線１６４及び１６５ヲ介シてマ
ルチプレクサ１６６０２つの入力端子に接続され；ただ
し、マルチプレクサ１６６の出力端子はファミリアドレ
スをマツピングするＲＡＭ記憶装置ブロック１６８に接
続し、ＲＡＭ記憶装置ブロック１６８はファミリパス１
２から（書込み）制御信号１７０を受信し、その出力端
子はファミリパスアドレス／状態２ツチ１７１に接続す
る；−アドレスビット０から１５を供給する直接接続線
１７３を介してファミリパスアドレス／状態ラッチ１７
１に接続され； 一ファミリパスアドレス／状態ラッテ１７１に信号を供
給するフチミリバス１２制御信号受信ブロック１７４に
接続され： 一ファミリ状態及び制御レジスタ１７６の入力端子及び
出力端子に接続されると共に、データ交換肯定応答及び
情報のための論理でロック１７８から信号１７７を受信
する。

領域パス１３も同様に、同じ図中符号の後に′を付して
指示されている機能上回等のブロックに接続される。

ファミリバスアドレス／状態２ツチ１７１の状態出力端
子は、論理ブロック１７８及びブロック１６１に接続さ
れる状態復号及びサイクル要求発生ブロック１８０に接
続する。領域バスアドレス／状態ラッチ１７１′の状態
出力端子は同様にして接続される。

アドレス／状態ラッチ１７１及び１７１′のアドレス出
力端子（ビットＯから２２）はブロック１６１により制
御されるマルチプレクサ１８２の入力端子に接続し、マ
ルチプレクサ１８２の出力端子は直接に（論理積又は論
理和ブロック１８３のみを介して）又はパイプライン１
８４を介して、論理ブロック１７８及び１７８′をさら
に制御するアービトレーションブロック１６１のアドレ
ス入力端子に接続する。

たとえば、大容量記憶装置ブロック２２の最大容量が８
Ｍバイトであり、それが６４にバイトずつの１２８のセ
グメントに分割されるものとする。

記憶装置ブロック２２はファミリバス１２と領域パス１
３の双方から可視することができ、記憶容量がそれぞれ
のバスについて利用可能なアドレススペースよシ太きい
ため、本発明においては双方のバスが物理的な８Ｍバイ
トの限界を越えることを可能にするマツピンダメカニズ
ムが構成される。

記憶装置は語長を３２ビツトとして（倍長語）構成され
、３２ビツト（倍長語）、１６ビツト（２））及び８ビ
ツト（バイト）の胱出し、書込みアクセスが可能である
。

２つの（ファミリ及び領域）記憶装置アクセスポートは
２つの全く同一の、互いに独立したマツピングシステム
を構成する。それらのシステムの論理は合わせて８Ｍバ
イトの容量を６４にバイトずつの１２８のセグメントに
分割し、各セグメントは物理的アドレススペースの内部
（６４にの限外内）の任意の場所へシフト自在である。

所定のセグメントの番号を関連アドレスのマツピングレ
ジスタに書込むことにより、そのセグメントに１つの物
理的アドレスが割当てられる。マツピングレジスタは１
２８ｇのＲＡＭ記憶装置ブロック１６８及び１６８′に
グループ分けされる。記憶装置アレイの通常の読出し、
書込みサイクルの場合、フッミリバス及び領域パスから
のアドレスは次の２つの部分から構成される。

一ビツト０から１５は、バスアドレス／状態ラッチ１７
１又は１７１′に直接接続する接続線１７３又は１７３
′を介して記憶装置アレイ１５０へ直接送られる； 一ビツト１６から２２は′マツピング用ＲＡＭ記憶装置
ブロック１６８又は１６８′から、アドレスに割当てら
れた（７ピツト）セグメント番号を取出すために使用さ
れる。これらの７ビツトは記憶装置アレイ１５０のアド
レスの最上位ビットである。

従って、マツピング用ＲＡＭ記憶装置ブロック１６８又
は１６８′において（信号＋ｖｉ！１６５又は１６５′
を介して）それらの７ビツトヲ変更することにより、フ
ッミリバス又は領域パスからの同じアドレスを異なるセ
グメント、従って記憶装置アレイ１５０の異なるエリア
に対するアクセスをイネーブルするために使用しても良
い。アドレスビット２３は領域パス１３でゼロにセット
され、フッミリバス１２では１にセットされるが、マツ
ピング論理によシ使用されない。

マツピング用ＲＡＭ記憶装置グロック１６８又は１６８
′は、 −「読出し／書込み」セグメント又は「読出し専用」セ
グメントを規定する１ビット； −ＨＣ８Ｍ　記ｔｔセグメントがその特定のアドレスに
あるか否かを規定する１ビツト。たとえば、フッミリバ
ス１２の最初の１２８にバイトに対応するアドレスは、
それらのアドレスがモノグロセンサモジュール１７（Ｐ
Ｉ）の局所記憶装置ブロック６３に割当てられる（第１
１図（ａ））ことから、明らかにＨＣ８Ｍ記憶セグメン
トに割当てられる；−モジュールにおいて発生され且つ
直接制御される１つのパリティ−検査ビット； をさらに記憶している。

本発明のマツピンダメカニズムは同じ領域パス又はフッ
ミリバスにある複数の大容量記憶装置ブロック２２　（
ＨＣ８Ｍ）のインストレーショアｔｈ行すると共に、領
域又はファミリによる記憶装置ブロックの排他的可視性
が得られる。さらに、セグメントシフトはデータ転送を
含まず、単にＲＡＭ記憶装置ブロック１６８又は１６８
′のマツピングレジスタの変更を伴なうだけである。

大容量記憶装置ブロック２２の制御プログラムはファミ
リ及び領域のＩ１０ス被−スの特定の（スイッチで選択
可能な）部分に対するアクセスを得ることにより、ファ
ミリ及び領域マツピング用ＲＡＭ記憶装置ブロック１６
８及び１６８′を初期設定し、変更する。

状態及び制御レジスタ１７６及び１７６′は、制御プロ
グラムがマツピング用ＲＡＭ記憶装置ブロック１６８及
び１６８’ｔ−初期設定し終わるまで大容量記憶装置ブ
ロック２２へのアクセスを阻止するためのビットを含む
。

この大容量記憶装置ブロック２２　（ＨＣ８Ｍ）は本発
明による装置のパスとインタフェースするように設計さ
れるので、パイプラインアドレス発生、８ピツト、１６
ビツト、３２ビツトのデータ転送及びアクセスが不連続
又はロック状態になる可能性など、それらのバスの特定
の特性を考慮に入れなければならない。さらに、大容蓋
記憶装置ブロック２２はダブルボート形であシ、すなわ
ち、領域パス１３及びフッミリバス１２から完全に非同
期的に入力されて来る要求の優先順位のコンフリクトを
Ｉ！ｌｌ整する手段を設ける必要がちることも考慮しな
ければ々らない。

一時的なアドレス記憶の問題はアドレスをパスアドレス
／状態ラッチ１７１及び１７１′に記憶することにより
解決される。状態（たとえば、ＤＯＵＢＬＥ　ＷＯＲＤ
　）４８号の復号により、動的記憶装置制御ブロック１
６１に、要求されるサイクルの種類に関する情報が供給
される。同じブロック１６１は、さらに、要求の同期化
及びアービトレ−シ目ンと、「ロックされた」データ転
送の確保とを実行する。書込みサイクルアクセス時間を
改善するために、入力データを受入れて、それによりで
きる限シ短い時間でパスサイクルを終了させる２つの書
込みデータレジスタ１５４及び１５５（パスごとに１つ
ずつ）が設けられている。ランダムな読出しサイクルは
動的記憶装置アレイ１５０のアクセス時間の点で不利で
あり、さらに、論理誤り検出修正ブロック１５２によシ
導入される遅延と、要求同期化のための時間とが必然的
にこれに加わる。

順次ロック状態アクセスの場合、性能は和尚に向上し、
それにより、次のサイクルで要求されるべき記憶場所の
アドレスを「予測」でき、また、あらかじめデータ項目
を取出してそれを確保するために動作されるノ４イブラ
イン論理は、マスクによりｙ求されたときに直ちに利用
可能となる。従って、この場合にも、パスは最短時間だ
け占有される。

そのような性能は倍景飴、語及びバイトのあらゆる種類
の読出し動作に適用される。

記憶装置アレイ１５０から取出されたデータ項目は、い
ずれの場合にも、異なるパスによ多動作されるサイクル
の間で起こシうる妨害を阻止するための２つの別個の読
出しデータレジスタ１５６及び１５７（パスごとに１つ
）に受入れられる。

記憶装置プレイ１５０は本発明による装置の転送各音を
完全に展開するために３２ビツトにわたり並列に構成さ
れる。

３２データビツトに７つの誤シ検出ビットが追加される
。２５６にバイトのチップを使用すると、合わせて８つ
の１Ｍバイト記憶バンクが得られ、各バンクは合わせて
３１２個の記憶チップを含む。

３２ビット並列構成によシ、システムの１６ビツト又は
８ピット読出し性能を損なわずに、誤シ検査チップの数
をある程度まで減少させることができる。記憶装置アレ
イ１５０は「ソフト」エラーをよシ受けやすい動的構成
要素から形成されるので、大容量記憶装置ブロック２２
　（ＨＣ８Ｍ）の論理は単一ピット誤シ修正と、２つ以
上のビットにわたる誤り検出とを実行する。このＣ８Ｍ
ブロックは、論理誤シ検出修正ブロック１５２を介する
誤υ検出修正を伴なって又は伴なわずに６．４．２Ｍバ
イトで形成されても良い。

本発明による装置の最上位の階層ネットワークは「領域
ネットワーク」である。これは、システムを構成する様
々な領域（図示される実施例では８つの領域）に自身の
アドレススペースの直接の可視性が与えられず、領域が
信号線１５によシ互いに接続される相互接続装置１４を
介してメツセージによ多通信することを特徴とする。以
下にさらに詳細に説明するハードウェア特性によって、
それらの装置１４はネットワークの様々な「マルチプロ
セッサ領域」の相互アクセス「透過性」と、転送「イン
テリジェンス」と、それぞれのメツセージ受信及び処理
と、各領域の「完全独立」動作と、最後に、サイズの大
きな高速データメツセージの効率良い転送を確保するた
めに必要とされるようなデータ「スループット」とを保
証する。前述のように、この装置１４は領域パス１３に
接続されるモノプロセッサモジュールであシ、装置１４
を介する通信は下記の機能をイネーブルするメツセージ
によシ実行される。

１）双方の環境におけるプロセス間通信。

２）外部コンピュータ又は別の領域にある周辺装置の使
用。

装置１４の相互接続は電気的にはＲ８−４２２等の差動
プロトコルに基づいており、３２ビツトにわたシ並列構
成されるのが好都合であｆｉ　、　１３．５Ｍバイト／
秒までの速度の送信を実行し、接続される装置Ｒ１４間
の物理的距離は１００ｍを越える。

受信パリティ−検査（１６ビツト語ごとに１ビツト）及
びメツセージ検査により接続の信頼性を保証する。

この装置１４におけるアドレススペースのｍＪ御は領域
に関するＰ１モジュールのアドレススペース制御と同じ
である。実際には、記憶スペース及びＩ１０スペースに
関連する第１１図（Ｃ）及び第１１図（ｄ）は、第１１
図（ａ）及び第１１図（ｂ）をそれぞれ８Ｍバイトと、
３２にバイトに二分割したものに相応する。モノプロセ
ッサ１７（ＰＩ）と同じであるのは、さらに、専用制御
レジスタ３８〃と、専用状態レジスタ３９”と、領域制
御レジスタ６６〃及び局所状態レジスタ６４“と、制御
フラグである。割込み構造もモノプロセッサモジー−ル
１７（ＰＩ）におけるのとほぼ同じであるが、この場合
にはファミリ割込みが省略され、２つの領域の間（又は
ホストと領域の間）の通信に関する割込みが実行される
。

装置１４によシ送信（又は受信）される信号は、チップ
ごとに５ビツトを変換するＴＴＬ差分変換受信器ブロッ
ク９６及び９６′と、ＴＴＬ差分変換送信器ブロック９
５及び９５′とによｆｉ　ＴＴＬ差分変換される（又は
その逆の動作）。

ＴＴＬ差分変換に先立って、送信されるそれぞれの３２
ビツトデ一タ項目にブロック１０７によシ２つのノぐリ
ティピット（１６ビツトごとに１つ）が割当てられる。

入力データ項目の変換後、パリティ検査ブロック１９に
よｐ　ノｆ　！Ｊティ検査が実行される。受信中に誤り
が検出された場合には、誤９割込みが出力接続線１１０
及びハンドシェーク・制御論理ブロック１０３を介して
接続線の両側に送られる。ＴＴＬ差分信号変換受信器ブ
ロック９６の下流側のパイプラインブロック９７は安定
したデータ項目のノクリティ検査をイネーブルする機能
と、直接バッファ書込み（・臂イブライン）と比較して
肯定応答を予想する機能の２つの機能を実行する。

出力データＲＡＭバッファブロック９８及び入力データ
ＲＡＭバッファブロック９９はプロセッサ３１〃によシ
２つの専用Ｉ１０ポートとして処理され、従りて、領域
パス１３によるアクセスは不可能である。バッファブロ
ック９８及び９９に対するアクセスは厳密なシーケンス
に従い、それらのバッファブロックは２つの１６ビツト
ポインタ（１０２（ＩＢＣ）及び１０１（ＯＢＣ））に
よシアドレスされる。ハンドシェーク・制御論理ブロッ
ク１０３（Ｈ８ＣＬ　）は、関連するポート（ＩＢｌｏ
Ｂ）がアクセスされるたびに、信号ＣＫＩ　ＢＣを介し
て増分するか又は信号ＣＫＯＢＣを介して減分する。プ
ロセッサ３１’はポインタ１０１及び１ｏ２（論理アド
レスブロック）の値を読出し且つリセットし、また、ｙ
ｊ？イ／り１０１（ＯＢＣ）を任意の値にプリセットし
ても良い。入力データＲＡＭバッファブロック９９（Ｉ
Ｂ）の場所ｏＦｉ外部からＴｃＷ（以下にさらに詳細に
説明するように、有用な送信情報を含む送信制御語）で
充填され、その後、バッファブロックはｎ番目のデータ
項目を記憶する場所ｎまで自己増分され、次に（まず、
ポインタ１０２（ＩＢＣ）をリセットした後に）同じ順
序でプロセッサにより空状態とされる。出力データＲＡ
Ｍバッファブロック９８（ＯＢ）は、ｎ番目のデータ項
目が書込まれる場所Ｏ（先にリセットされている）から
始まってプロセッサ３１〃にょ多充填される。次に、場
所１に（１１−１）番目のデータ項目が充填され、その
後、同様にして、バッファブロックの第１のデータ項目
が書込まれる場所ｎ−１に至る。この動作は、プロセッ
サ３１”によシ実行される「逆」アドレッシングによっ
て局所記憶装置ブロック６３”からデータを取出すこと
により実行される。

次に、出力データＲＡＭバッファブロック９８（ＯＢ）
の場所ｎＫＴＣＷが書込まれる。バッファブロック９８
の内容はアクセスごとにポインタ１０１（ＯＢＣ）を減
分することによυ、接続される装置へ転送されるので、
データはその接続装置１４における入力データＲＡＭバ
ッファブロック９９（ＩＢ）によシ正しい順序で受信さ
れる。

ハンドシェーク・制御論理ブロック１０３の論理はプロ
セッサ３１〃を領域間送受信の制御から解放する。この
論理は、 １）非常に短い応答時間。

２）　　５ＴＡＲＴ制御を実行するためと、終了信号及
び何らかの誤シ信号を受信するためにのみ要求されるプ
ロセッサ３１〃の動作との間の最小限の妨害を確保する
ように、外部信号線１５及びプロセッサ３１〃とのハン
ドシェーク信号を制御する。

ハンドシェーク・制御論理ブロック１０３の論理は入力
部分と、出力部分の２つの完全に独立した部分に分割さ
れ、それにより、その他の方式でははるかに複雑になる
と考えられる、プロセッサ３１“による相互接続制御を
伴なわない全二重完了が可能になる。

ハンドシェーク・制御論理ブロック１０３に接続される
２つのレジスタ１０４　（ＩＣ８Ｒ）及び１０５（０Ｃ
８Ｒ）はプロセッサ３１／／によシ（専用Ｉ１０アドレ
ススペースにおいて）アクセス可能であシ、下記のピッ
トから構成される。

レジスタ１０４　（ＩＣ８Ｒ）　（第９図（ｆ））ピッ
ト　名称　種類　機能 Ｑ、　　　　ＩＣＲ／Ｗ　　入力クリア。入力部分をリ
セットし、さらに、プロセッサ３１”により制御される
マスククリア信号にニジリセットされる。

１、　　　　ＣｒＢＣＲ／ＷＩＢＣクリア。動作される
と、ポインタ１０２　（ＩＢＣ）をリセットするための
パルスを発生する。

２、　　　　ＩＢＦ　　Ｒ／Ｗ　　ＩＢ充填。入力デー
タＲＡＭバッファブロック９９（ＩＢ）が充填状態にあ
ることを指示し；プロセッサ３１〃に（送信の正否にか
かわらず送信終了時に自動的に発生される同一名称の割
込みを介して）バッファブロック９９（ＩＢ）の内容を
局所記憶装置でロック６３／／へ転送することを命令し
；且つ１にセットされている間はバッファブロック９９
（ＩＢ）へのそれ以上のアクセスを阻止する。プロセッ
サ３１〃のマスタクリア信号及びＩＣによシリセットさ
れる。

３、　　　ＩＰＴＹＥ　　Ｒ／’Ｗ　　入カバリティ誤
り。送信中のパリティ誤シを指示し、ＭＣＬ＋　Ｉ　Ｃ
信号にニジリセットされる。

４、　　ＡＢＲＥＳＥＴＲ／ＷＲＥＳＥＴイネーブル。

セットされると、接続される装置１４から受信されるＲ
ＥＳ　ＥＴ信号を領域バスへ送信される。

ＭＣＬ信号により１にセットされる。

５、　　　ＲＮＡＶＬ　　′Ｂｙ／Ｗ　　領域利用不可
能。

ピット６及び７は使用されず、０として読出される。

レジスタ１０５　（ＯＣ８Ｒ）　（第９図（ｇ））ピッ
ト　名称　種類　機能 ０・　　　ＯＣＲ／Ｗ　出力クリア。出力部分をリセッ
トし、ＭＣＬ信号にょシリセットされる。

１、　　　Ｃ０ＢＣ′ＶＷＯＢＣクリア。セットされる
と、ポインタ１０１（ＯＢＣ）をリセットするためのノ
４ルスが発生される。

２、　　５ＴＡＲＴ　　ν實１　出力データＲＡＭバッ
ファブロック９８（ＯＢ）の充填時にバッファブロック
９８　（ＯＢ　）の内容を外部転送するためにプロセッ
サ３１’によシ動作される。

転送後、自動的にリセットしてプロセッサ３１“に対す
る割込みを発生する。ＭＣＬ＋ＯＣ信号に１９リセツト
される。

３、　　０ＰＴＹＥ　　Ｖ％ＷＯ出カッやリティ誤シ。

送信中のｔ４リティｇｂを指示し、ＭＣＬ＋ＯＣ信号に
よシリセットされる。

４、　　　ＲＥＳＴ　　′ＦＶＷＲＥＳＥＴ、接続され
る装置１４へ送信され、ＡＢＲＥＳＥＴ　＝　１の場合
は領域バ　。

スヘ送られる。ＭＣＬ十〇Ｃ信号によりリセットされる
。

ピット５，６及び７は使用されず、０として読出される
。

次に、本発明によるマルチプロセッサ装置における２つ
の領域１０の間の通信に関するプロトコルを詳細に説明
する。

いずれか１つのプロセッサ（モノプロセッサモジエール
１７（ＰＩ）、マルチプロセッサモジエール１８（ＰＮ
）又はシステムの他のいずれかのモジエールのプロセッ
サ）からのメツセージは、オペレーティングシステムに
ニジ提供されるいくつかの方式を使用して別の領域のプ
ロセッサへ転送されるが、いずれの場合にも、これには
最高で７つまでの段階がある。

１）メツセージ（バッファ）が専用記憶装置（３４、３
４′、　３４″）である場合、そのメツセージを、アク
セス可能な局所領域記憶装置ブロック（６３、６３′、
　６３″）があればそのブロックへ転送し、アクセス不
可能であれば局所ファミリ記憶装置ブロックへ転送する
のは明らかにプロセッサ（３１、３１′、　３１“）自
体のジョブである。

２）ファミリに「転送元」を有するプロセッサ３１′の
場合、ファミリマスタモジュールであるモノプロセッサ
モジュール１７（ＰＩ）はメツセージを局所ファミリ記
憶装置ブロック６３／から装置１４によシアクセス可能
な領域局所記憶装置ブロック６３へ転送する。

３）出力データＲＡＭバッファブロック９８はその専用
Ｉ１０　（第１１図（ｄ））にあるので、装置１４は局
所領域記憶装置ブロック６３（又は６３〃）からこのバ
ッファブロック９８（ＯＢ）へメツセージを転送する。

４）メツセージは出力データＲＡＭバッファブロック９
８から、２つの装置１４のハンドシェーク・制御論理ブ
ロック１０３　（）ＩＳＣＬ）によシ「宛先」領域に接
続される他方の装［１４の入力データＲＡＭバッファブ
ロック９９（ＩＢ）へ転送される。

５）入力データＲＡＭバッファブロック９９（ＩＢ）は
その専用Ｉ１０にあるので、「宛先」領域の装置１４は
メツセージをバッファブロック９９（ＩＢ）から領域エ
リアへ転送する。

６）ファミリにある「宛先」プロセッサ３１′の場合、
ファミリマスタモジュールであるモノプロセッサモジュ
ール１７（ＰＩ）はメツセージを領域からファミリエリ
アへ転送する。

７）　メツセージが専用エリアを目的とする場合、メツ
セージを局所領域又はファミリエリアから転送するのは
明らかに「宛先」プロセッサのジョブである。

転送段階１及び７は単一のプロセッサ３１゜３１’＋３
１’によ多制御される簡単なＭＯＶＥ命令である。

通信オペレーティングシステムによ多制御される転送段
階２，３．５及び６に先立って、ファミリｉスタモジユ
ールであるモノプロセッサモジュール１７にはその領域
制御レジスタ及び局所状態レジスタ（６６及び６４）へ
の書込みにより情報が与えられ、それにより、このモジ
ュール１７に、モジュール１７を転送を実行するように
イネーブルする／母うメータによって「交換要求」割込
みが発生される。

次に、２つの装置１４　（ＩＲＣＵ）がシステムの２つ
の領域１０にある場合の転送段階３，４及び５に関して
説明する。

１）出力データＲＡＭバッファブロック９８　（ＯＢ）
が空である（すなわち、レジスタ１０５　（ＯＣ８Ｒ）
の５ＴＡＲＴピツ）２＝Ｏ）ことを確認するための検査
が実行される。空でない場合は、先行する動作の完了時
に発生された関連割込みは待機状態となる。

２）出力データＲＡＭバッファブロック９８（ＯＢ）は
充填される。すなわち、メツセージは「逆」モードで局
所領域記憶装置ブロック６３又は６３′から専用Ｉ１０
ポートへ転送され、さらに、メツセージ開始時に、送信
の種類を指示する３２ビット制御語である送信制御語（
ＴＣＷ　）が付加される。送信の種類は次の通υである
。

一最上位ビッ）　１　：　ＴＣＷのみから構成される送
信；−最上位ピッ）　Ｏ：　ＴＣＷを除いて、倍長語で
表わされる長さがＴＣＷの中に含まれているメツセージ
の送信。これは、また、受信後にビット値１に？インタ
１０２（ＩＢＣ）の内容と比較することにより、故障制
御の機能も果たす。

３）これＦｉ２地点全二重接続であるので、マスター権
利に関する問題は起こらない。送信メツセージ開始時の
時点で５ＴＡＲＴフラグを動作させることによりいずれ
か一方の方向へ送信されれば良い。

４）送信は、「宛先」装置１４の入力データＲＡＭバッ
ファブロック９Ｂ（ＩＢ）が先の送信によりまだ空にな
っていなかった場合のバッファブロック９８（ＩＢ）に
関する待機を含めて、２つの装置１４のハンドシェーク
・制御論理ブロック１０３　（Ｈ８ＣＬ）により完全に
制御される。送信終了時に、送信側のハンドシェーク・
制御論理ブロック１０３　（Ｈ８ＣＬ）は「転送元」の
装＠１４のプロセッサ３１’に割込みを送信することに
より５ＴＡＲＴフラグを非動作状態とし、受信側のハン
ドシェーク・制御論理ブロック１０３　（Ｈ８ＣＬ）は
「宛先」装ｆｉ１４の７’０セツサ３１“に割込みを送
信することによ、１ＩＢＦをセットする。

５）ソフトウェア動作手順の中で、「転送元」プロセッ
サ３１’は： １）　　０ＰＴＹＥ（レジスタ１０５　（ＯＣ８Ｒ）　
）を検査する。すなわち、その割込みが送信終了割込み
であってパリティ誤シではないことを検査する：２）ハ
ードウェア減分されたＯＢポインタ１０１がマイナス１
に等しいことを検査する；ポインタ１０１　（ＯＢＣ）
のゼロ交差点は実際には正確な送信終了時を指示する； ３）ポインタｌ０Ｉ（ＯＢＣ）をリセットする。

以下余白 ６）ソフトウェア動作手順の中で、「宛先」プロセッサ
３１“は： １）　　ＩＰＴＹＥ（レジスタｌ　Ｏ４（ＩＣ８Ｒ）を
検査する。

すなわち、その割込みが送信終了割込みであってパリテ
ィ誤りではないことを検査する；２）ポインタｌ　Ｏ２
（ＩＢＣ）の内容を減分し且つセーブする。ポインタ１
０２　（ＩＢＣ）の値は受信された倍長語（ＴＣＷを除
く）の数を指示する；３）ポインタ１０２　（ＩＢＣ）
をリセットする。

４）入力データＲＡＭバッファブロック９９　（ＩＢ）
を読出す。Ｉインクｌ　Ｏ２（ＩＢＣ）は場所０を指示
するので、読出される値はＴＣＷである。ＴＣＷの最上
位ビットが０である場合、「宛先」プロセッサ３１”は
： １）　　ＴＣＷがポインタ１０２からセーブされた値と
等しいか否かを検査する：等しくなければ、それは送信
の誤りを指示する。

２）入力データＲＡＭバッファブロック９９　（ＩＢ）
を空にし、その内容を局所領域記憶装置ブロック６３’
（１６ピツト又は３２ビツトで動作する）へ転送し、お
そらくは領域マスタモジュールであるモノプロセッサモ
ジュール１７（ＰＩ）Ｋも通知する； ３）受信続行のためにポインタ１０２　（ＩＢＣ）をリ
セットする； ４）　　ＩＢＦ（レジスタ１０４　（ＩＣ８Ｒ）　）を
リセットし、接続される装置１４のへンドシェーク・制
御論理ブロック１０３　（Ｈ８ＣＬ）に入力データＲＡ
Ｍバッファブロック９９（ＩＢ）が利用可能であること
を通知する。

これに対し、ＴＣＷの最上位ビットが１である場合は、
「宛先」プロセッサ３１〃は： ｌ）ポインタｌ　０２　（ＩＢＣ）からセーブされた値
が０に等しいか否かを検査する；等しくなければ、それ
は送信の誤りを指示する； ２）／インタｌ　０２　（ＩＢＣ）をリセットする：３
）　　ＩＢＦをリセットする。

先に第１図に関連して述べたように、特殊領域１０′と
外部（ホスト）コンピュータ１６との通信には、特殊領
域１０′の相互接続装置１４及び外部コンピュータ１６
の特殊ハードウェア（ＴＴＬ差分信号変換ブロック１１
５．インタフェースモジュール１１６）を使用する必要
がある。このハードウェアは、本発明による装置の要求
に十分に対応するスループットを備えたチャネルであれ
ば、外部コンピュータ１６のメーカーにより提供される
標準形ＤＭＡチャネルを採用するものであっても良い。

図示される実施例においては、このハードウェアはデジ
タルＤＲＩＩＷモジュール１１６（並列１６ビツトユー
ザー人出力部を有する標準形ＤＭＡ　。

全二重インタフェース）と、下記の機能を実行するＴＤ
Ｃモジ、−ル１１５　（ＴＴＬ／差分変換器）とから構
成右れる。

ｌ）標準スループットを向上するために、特殊領域１０
′と外部コンピュータ１６との半二重又は全二重接続を
可能にする（１つ又は２つの並列接続インタフェースモ
ジュール１１６を使用する〕；２）接続長さを増す（Ｉ
ｏｎから１００ｍを越えるほどに）増すために、ＴＴＬ
からの信号（モジュール１１６）を差分信号に（装置１
４）電気的に変換する； ３）両方向のパリティ検査／発生を制御する；４）標準
プロトコルを外部コンピュータ１６の伸と、特殊領域１
０′の側の双方で採用できるようにするために、ハンド
シェーク・制御論理ブロック１０３の・・ンドシェーク
論理及びデータの並列性（インタフェースモジュール１
１６で１６．装置１４では３２）を適応させる。

その結果、ユーザーに最大限の透過性が与えられ、２つ
の領域１０の間又は外部コンピュータ１６と特殊領域１
０′との間の送信と受信に論理上の相違はなくなる。

２つの装置１４の接続と比較して、装置１４と外部コン
ピュータ１６との接続にはいくりかの相違点がある。

１）転送は、まず最初に外部コンピュータ１６からの１
６ビツトデータを「パックする」ことにより、３２ビツ
トで実行される。

２）交換サイクルは、２つの装置１４の接続の場合の１
語尚たり０．１５マイクロ秒から、装置１４と、ＴＴＬ
差分信号変換モジュール１１５と、インタフェースモジ
ュール１１６との接続の場合の３．３〜６，３マイクロ
秒に延長される。

３）外部コンピュータ１６接続の場合、メツセージの転
送には１つのみでなく、複数の動作プログラム呼出しが
要求される。実際には、外部コンピュータ１６において
、命令送信波、ＤＭＡを開始する前に受入れ割込みが受
信されなければならない。

装置１４においては、受入れ待機及び交換は前述のよう
にハンドシェーク・制御論理ブロック１０３によりハー
ドウェア制御される。従って、特殊領域１０′と外部コ
ンピュータ１６との間の通信チャネルのスループットは
２つの領域１０の間の通信の場合より劣るが、共に従来
のスループットに比べて相当に改善されている。

本発明のオペレーティングシステムはリアルタイムサー
ビス用として特別に設計された汎用核により制御されて
も良い、この核に、通常のオイレーティングシステムサ
ービスを含む層をさらに重ねても良い、それらの連続す
る層はモジューラ構造であり、下方の層にｘ９供給され
る機能についてのみ動作する。従って、層構造を要求さ
れるレベルに制限することにエリ、プロセッサにおける
オペレーティングシステムの「インテリジェンス」レベ
ルを選択することができる。

本発明によるシステムの図示実施例は相互に接続される
８つの領域１０を有し、各領域は３２のフチミリ１ｌｔ
−含み、各ファミリは１つのモノプロセッサモジュール
１７（ＰＩ）と、３２個のマルチプロセッサモジュール
１８（ＰＮ）とを含み、各マルチプロセッサモジュール
１８　（ＰＮ）ハ３つのプロセッサ３１′を含むので、
プロセッサＱ総数は２４０６４となる。

前述のように、本発明による装置は、転送を直接管理す
るプロセッサ３１．３１′、３１“の（１６ピツトの）
語サイズを越えることによりデータ交換スループットを
向上させるという目的のために、１つのモジュールの局
所記憶装置ブロックと、外部のファミリ及び／又は領域
に属するモジュールの局所記憶装置ブロックとの間で３
２ビット並列データ転送を実行する。

第８図は、局所記憶Ｉ＆置デブロック３がどのように実
現されるかを示す特定の一実施例である。

局所パス５１のアドレス部３５１（Ｏかも２３）はアド
レスシックブロック２５０を介して局所アドレスバス２
４９（Ｏから２３）と通信し、局所アドレスバス２４９
は完全な局所パス５１を介してファミリインタフェース
ブロック５４及び領域インタフェースブロック５７（第
６図（Ａ）及び第６図（Ｂ）　Ｋ示す）に接続されると
共に、以下にさらに詳細に説明する他のブロックに接続
される。アドレスシックブロック２５０は、専用制御レ
ジスタ３８（第９図（ａ））の倍長語フラグＤＷＫエリ
制御される信号２５１（以下にさらに詳細に説明するブ
ロック２５６へも送られる）により制御される。

この信号２５１は、以下にさらに詳細に説明する工うに
、倍長語変換におけるアドレスの「再構成」を実行する
。局所アドレスバス２４９は、局所アーピトレーシ、ン
ブロック４８の論理回路により供給されるストローブ信
号２５４　（ＳＴＬＭＡ）により制御されるラッチブロ
ック２５３に接続される。このラッチブロックは最初の
２つのアドレスピット（０，１）をアクセス論理ブロッ
ク２５６に供給すると共に、局所ＲＡＭ記憶装置ブロッ
ク６３′（ｉｌ−「垂直方向に」共用し且つ局所パス５
１の部分２６１の４つの信号線群（それぞれ、０〜７，
８〜１５．１６〜２３．２４〜３１）に配列される４つ
の４バイト幅記憶バンク２５７．２５８　。

２５９．２６０にその他のビット（２から１４）を供給
する。局所パスのこの部分２６１はデータ線を含み、完
全な局所パス５１を介してインタフェースブロック５４
及び５７に接続されるのに加え、入力ラッチ２６３及び
出力ラッチ２６４を介して局所パス５１の部分２６２に
も接続される。

この部分２６２はプロセッサ３１と（１６ビツト）デー
タを交換する。記憶バンク２５７，２５８゜２５９．２
６０は、以下にさらに詳細に説明するように１６ビツト
語と３２ビツト語の双方の記憶装置として可視性を有す
るように構成される。局所パスの部分２６１は３２ピツ
トで構成される。

それぞれの記憶バンク２５７，２５８，２５９゜２６０
は「水平方向に」それぞれ４つのチップから成る８つの
チップ群に分割され、様々なバンクの同じチップ群に対
して共通選択指令（Ｃ８Ｉ。

・・・、Ｃ８ｓ　）が与えられる。従って、各チップ群
は３２ピツトのサイズであり、各チップ群のそれぞれの
チップは、明らかに、前述の４バイト幅記憶バンクの中
の１つの一部をも形成する。アクセス論理ブロック２５
６はプロセッサ３１から制御信号線２６６を介して送ら
れる制御信号と、ラッチブロック２５３からのアドレス
線のビット０及び１と、局所アドレスバス２４９のビッ
ト１５゜１６及び２３とを受信し；アドレスビット０及
び１の状態に従りて、それぞれの記憶バンク２５７゜２
５８．２５９及び２６０に対する４つの書込み指令（Ｗ
ＲＩ　・ＷＢ２　）と、記憶バンク２５７及び２５８に
対する続出し指令（ＯＥＩ　）並びに記憶バンク２５９
及び２６０に対する読出し指令（ＯＦ２）の２つの読出
し指令とを供給すると共に；アドレスピッ）１５．１６
及び２３の状態に従って、２５６にバイト記憶装置の場
合は選択指令（Ｃ８Ｉ・・・Ｃ８８）を供給する。アド
レスビット２３は復号中に最上位セレクタとして使用さ
れて、領域アクセスの場合は局所記憶装置ブロック６３
の最初のユニット、ファミリアクセスの場合には第２の
ユニットに対するアクセスを常にイネーブルする。

それらのユニットは選択指令（Ｃ８Ｉ　＃・・・、　Ｃ
８８）にエリ選択される。最後に、アクセス論理ブロッ
ク２５６Ｆｉ／＃−キングレジスタ２７１に対してイネ
ーブル信号２７０を供給する。パーキングレジスタ２７
１は局所パスの部分２６１のビット１６から３１を受信
し、以下にさらに詳細に説明するようにそれらのビット
をパス部分２６１に戻すこともある。このパーキングレ
ジスタ２７１は、プロセッサ３１（１６ビツトの場合）
が物理的に３２ピツトのアクセスを処理できないときに
、これを補償するために必要である。

記憶装置が３２ピツト構成であるにもかかわらず、通常
の１６ピツトアクセスでも可能にするたメニスワッピン
グブロック２７２がさらに設けられる。従って、このス
ワツピングブロック２７２はＯ〜１５ビットデータと、
１６〜３１ビツトデータとをそれぞれ局所パスの部分２
６１とスワップするための２つの信号線群２７３，２７
４を有する。

従って、所定のアドレス（バイト又は語）へのアクセス
は、まず、その場所を含むエリアを区別する大域アドレ
ス復号ブロック４７により可能になる。アドレスビット
Ｏ及び１に従って、アクセス論理ブロック２５６は１つ
の記憶バンク（バイトアクセス）又は１対の記憶バンク
（語アクセス）を限定するか、あるいは４つの記憶バン
ク全て（倍長語アクセス）を選択する。残るアドレス線
は選択されたバンクの内部の場所を規定する。

局所記憶装置ブロック６３を５１２にバイト及び１０２
４にバイトに拡張するために、局所アドレスバス２４９
のビット１７及び１８はアドレッシングのために使用さ
れる。５１２にバイト記憶装置の場合、アクセス論理ブ
ロック２５６はピッ）１６．１７及び２３の状態を駕慮
に入れ、単一のチップが信号線２から１５によりアドレ
スされる。１Ｍバイト記憶装置の場合は、アクセス論理
ブロック２５６はピッ）１７．１８及び２３を使用し、
単一のチップが信号線２から１６にエリアドレスされる
。これは、アクセス論理ブロック２５６及び関連接続線
を適切に「個人化」することにより実行される。

前述のように、モノプロセッサモジュール１７（Ｐｌ）
の局所ＲＡＭ記憶装置ブロック６３はこのモジュール１
７（ＰＩ）のプロセッサ３１と、このモジュール１７（
ＰＩ）が接続されるファミリパス及び領域パスにあるモ
ジュールとに工ｔ）７クセス可能である。

あらゆる場合に、単一バイト及び単一語の転送が実行さ
れる。

システムモジュールの１つにあるプロセッサ３１．３１
′、３１＃によりアクセスが制御されるとき、データ及
びアドレスはそれぞれプロセッサ自身により交換され、
発生される。モノプロセッサモジュール１７（ＰＩ）は
、プロセッサ３１により制御される交換において局所パ
ス５１にある内部プロセッサ３１のマスター権利を確保
する局所アービトレーションブロック４８を含む。

アクセス論理ブロック２５６はプロセッサ３１により発
生される指令に従って読出し指令及び書込み指令（ＯＥ
１〜２　、　ＷＲＩ〜４）を発生する。

以下にさらに詳細に説明するように、スワツピングブロ
ック２７２は、プロセッサ３１に局所ＲＡＭ記憶装置ブ
ロック６３の完全な可視性が与えられるように保証する
。

外部モジュールにエリ制御されるアクセスの場合も、局
所パス１５にあるモノプロセッサモジュール１７（ＰＩ
）の外部マスター権利（この場合、送信中は「スレーブ
」）を確保するのは局所アービトレーションブロック４
８である。単一バイト又は単一語の交換のために、外部
モジュールは適切な局所パスの部分２６１に含まれるデ
ータ線のデータをアドレスビット０及び１に従って配列
する。

アクセス論理ブロック２５６は関連する外部の（ファミ
リ）パス１２又は（領域）パス１３のインタフェースブ
ロック５４又は５７により発生される指令と、アドレス
ビット０及び１とに従りて読出し指令又は書込み指令（
ＯＥＩ〜２　、　ＷＲＩ〜４）を発生する。倍長語の交
換の場合は、「ｉスタ」である外部モジュールは、スレ
ーブモジュールの局所パスの部分２６１と通信するファ
ミリバス１２又は領域パス１３のデータ線を介する交換
の大めに倍長語を配列（又は受信）する。アクセス論理
ブロック２５６は外部パスインタフェースにより発生さ
れる指令に従って、全ての読出し又は書込み制御信号を
同時に発生する。

前述のように、本発明の１つの特徴によれば、プロセッ
サは、　ＭＯＶＳ　（記憶装置間）命令によって全ての
市販のマイクロプロセッサに適用できる特殊力手順を使
用して、領域及びファミリに属するモジュールの局所記
憶装置ブロック（当然のことながら、プロセッサ自身の
記憶装置をも含む）の間で倍長語転送を実行しても良い
。通常の動作モーｒでは、との千１晒はｎ個の語を開始
アドレステーブル（８，転送元）から開始アドレステー
ブル（ｄ、宛先）へ転送する。８０２８６ｆロセツサを
使用する図示実施例においては、これは、プロセッサの
下記のワークレジスタをまず初期設定した後にＭＯＹＥ
　５ＴＲＩＮＧ命令を実行することに工り実行される。

−ＤＢＳ（８Ｉ）、転送元テーブル（転送元テーブルポ
インタ）の開始アドレスを記憶している記憶セグメント
を記述する記述子を含む；−ＥＳ：（ＤＩ）、宛先テー
ブル（宛先テーブルポインタ）の開始アドレスを記憶し
ている記憶セグメントを記述する記述子を含む。以下に
さらに詳細に説明する工うに・倍長語転送の場合、この
開始アドレスは実際の開始アドレスの半分でなければな
らない。

−ＣＸ、交換すべき語数の半分を含む。

簡単にいえば、プロセッサは「転送元」開始アドレスに
ある語を読出し；その語を「宛先」開始アドレスに書込
み；交換カウンタとして使用されるレジスタＣＸを減分
し；転送元テーブルボインタ及び宛先テーブルポインタ
を２だけ増分することにより、ＭＯＶＳ命令を実行する
。プロセッサはこのようにして形成される新しい転送元
アドレス及び宛先アドレスにおける読出し動作及び書込
み動作を繰返し、交換カウンタがゼロとなった時点でそ
れらの動作を終了し、ｎ個の語から成るテーブル全体が
転送され終わったことを指示する。

本発明の１つの特徴によれば、同じ動作を半数の語転送
に関して実行しても良い。これを実行するために、倍長
後の転送の場合、プロセッサは１回の読出し一書込み動
作を終了するたびにアドレスポインタを（２ではなく）
４ずつ増分することができなければならないと考えられ
る。しかしながら、プロセッサ８０２８６はこのような
機能を備えていないので、ＭＯＶＳ命令を実際の半分の
サイズの転送元アドレス及び宛先アドレスによって初期
設定し、次にそれらのアドレスをアドレスシフタブロッ
ク２５０にエリ再構成する。倍長語ＭＯＶＳ命令を実行
する前に、専用制御レジスタ３８のＤＷ（倍長語）フラ
グはアドレスシフタブロック２５０を選択する指令信号
２５１を発生するために動作状態とされなければ々ら々
い。アドレスシフタブロックは、そこで、アドレスを左
方向ヘシフトしく２倍乗算）と、実際の開始アドレスの
半減を回復させる。この動作により、アクセスのたびに
、それに続いてプロセッサ３１は自身のポインタＳ−２
だけ増分し、局所記憶装置ブロック６３に供給される実
際のアドレスは４だけ増分される。

記憶装置間データ転送のマスクである１６ビツトプロセ
ツサが所定の１つの倍長語を読出すときに、記憶バンク
２５７及び２５８の２つの語（データ線０〜１５に関連
する偶数語である）の一方のみを収集することは自明で
ある。１６ピツト記憶バンク２５９及び２６０からの奇
数語は局所バスの部分２６１のデータ線１６〜３１を介
してノ４−キングレジスタ２７１に記憶される。従って
、倍長語読出しサイクルにおいては、パーキングレジス
タ２７１に関して読出し指令ＯＥＩ〜２と、イネーブル
指令信号２７０の双方が発生される。

続く書込みサイクルにおいて、偶数語はプロセッサによ
り局所バス部分２６１のデータ線０から１５にのせられ
、奇数語はノ４−キングレジスタ２７１により局所バス
部分２６１のデータ線１６から３１にのせられ、４つの
宛先記憶装量書込み指令（■■・・・Ｖ／Ｒ４）は同時
に発生される。

簡単にいえば、上述の構造（第８図）において採用され
る倍長語転送手順は下記の各段階から構成される。

−プロセッサのレジスタＣＸ（交換カウンタ）を転送す
べき語数の半分で初期設定する；−ポインタレジスタ（
ＤＳ：（ＳＩ）、ＥＳ：（ＤＩ））を転送元アドレス及
び宛先アドレスの半分で初期設定する； 一専用制御レジスタ３８のＤＷフラグを動作状態とする
； −ＭＯＶＳ命令を実行する； −ＭＯＶＳ命令の実行終了時にＤＷフラグを非動作状態
とする。

通常、８０２８６形プロセツサに関して実行される局所
記憶装置ブロック６３に対する単一バイトアクセス及び
単一語アクセスは、明らかに、常に本発明の１つの特徴
による可能な倍長語アクセスと関連して許容されなけれ
ばならない０局所バスの１６ピツトデ一タパス部分２６
２はプロセッサ３１から、プロセッサ３１によるモノプ
ロセッサモジュール１７の局所記憶装置ブロック６３へ
のバイトアクセス又は語アクセスの間（及び外部アクセ
スの間）にデータ線Ｏ〜１５を局所バスの３２ビツトデ
一タバス部分２６１のデータ線１６〜３１に接続するス
ワツピングブロック２７２を介してこのデータバス部分
２６１と正確に通信する。しかしながら、スワツピング
ブロック２７２は倍長語転送中は動作されない。

単一バイト書込み動作中、このスワツピングブロック２
７２によって、交換を制御する「マスク」は書込みデー
タ項目を局所バス部分２６１の下記のデータ線に供給す
る。

一アドレスビット０及び１が共にしてある場合（偶数語
の偶数バイト）はデータ線０から７、；アクセス論理ブ
ロック２５６は第１のＲＡＭ記憶バンク２５７に関連す
るＷＲＩを発生する；−アドレスビット０＝Ｈ，アドレ
スビット１＝Ｌの場合（偶数語の奇数バイト）はデータ
線８から１５：第２のＲＡＭ記憶バンク２５８に関連す
るＷＢ２が発生される； 一アドレスビット０＝Ｌ、アドレスビットｌ＝Ｈの場合
（奇数語の偶数バイト）はデータ線１６から２３；第３
のＲＡＭ記憶バンク２５９に関連するＷＢ２が発生され
る（スワツピングブロック２７２が動作される）ニ ーアドレスビットＯ及びｌが共にＨである場合（奇数語
の奇数バイト）はデータ線２４から３１；第４のＲＡＭ
記憶バンク２６０に関連するＷＢ２が発生される（スワ
ツピングブロック２７２が動作される）。

単一語書込み動作中、「マスク」は書込みデータ項目を
下記のデータ線に供給する。

−アドレスビット１がＬの場合（偶数語）はデータ線０
から１５；アクセス論理ブロック２５６は第１のＲＡＭ
記憶バンク２５７及び第２のＲＡＭ記憶バンク２５８に
関連するＷＲＩ及びＷＢ２を発生する； 一アドレスビット１がＨである場合（奇数語）はデータ
線１６から３１；その他のＲＡＭ記憶バンク２５９及び
２６０に関連するＷＢ２及びＷＢ２が発生される（スワ
ツピングブロック２７２が動作される）。

読出し動作中は、 −アドレスピット１がしてある場合、ＲＡＭ記憶バンク
２５７及び２５８はデータ項目を局所パス部分２６１の
データ線Ｏから１５に供給する。アクセス論理ブロック
２５６は３状暢出力をイネーブル動作させ、偶数語全体
が交換マスタに対して利用可能な状態となる。単一バイ
トアクセスの場合、マスクのプロセッサはアドレスビッ
トＯＫより選択されたバイト（アドレスビットＯ＝Ｌの
場合はデータ線０〜７にあり、アドレスビット０＝Ｈの
場合はデータ線８〜１５にある）を考慮する。

−アドレスピッ）１＝Ｈの場合はＲＡＭ記憶バンク２５
９及び２６０はデータ項目を局所パス部分２６１のデー
タ線１６から３１に供給する。この場合、３状態出力Ｏ
Ｅ２がイネーブル動作され、奇数語全体が交換マスクに
対して利用可能な状態となり、スワツピングブロック２
７２が動作される。単一バイトアクセスの場合、マスク
のプロセッサ３１は前述のようにアドレスビット０に１
９選択されたバイトを考慮する。

単一バイト又は単一語の交換を実行するとき、アドレス
シックブロック２５０は、交換マス／に↓り局所アドレ
スバス５１に供給されるア「レスと、アクセスされてい
る場所のアドレスとの完全な整合を確保する。

さらに詳細にいえば、モソユールのプロセッサ３１によ
り交換が制御される場合、専用パス３２のアドレス線θ
〜２３と１局所バス５１のアドレス線Ｏ〜２３と、局所
アドレスバス２４９のアドレス線０〜２３と、ラッチブ
ロック２５３により供給を受けるアドレス線０〜１６と
の間に１：ｌの整合が成立っている。バイト交換及び語
変換は、アドレスシックブロック２５０を透過モードに
セットアツプするために、ＤＷフラグを非動作状態とし
て実行されなければならない。

本発明の１つの特徴によれば、マルチプロセッサ環境に
おける所定の１組のデータの割込み待機時間と、交換時
間の双方を予測することを可能にする独自の特徴を形成
するために、トークン通過及びスナップショットの２つ
の方式を組合せている。

トークン通過はループアーキテクチャで使用され、シス
テムの様々な装置の間で、ホルダに所定の動作を実行す
る許可を与えるトークンを通過させることである。シス
テムバス資源を共用するｎ個の構成要素（マスク）の中
の１つにその資源の利用許可を与えるスナップショット
アービトレーション方式は、いずれか１つの構成要素に
エリ行なわれるアクセス要求のたびにこのバス資源を要
求するアプリカントのスナップショットを取ることから
成る。このスナップショットの中で、パスは「ディジー
チェーン」シーケンスにエリ全ての要求発生構成要素に
割当てられる。

別のスナップショットは、バスが先のスナップショット
で全ての構成要素に割当てられた後にのみ取られる。

上述のｔ＋１似は本発明によるマルチプロセッサ装置に
おいて、バスに接続されるマスクの中の唯一つに所定の
スナップショットの中で大分のデータの転送を要求する
ことに対する許可を与えるために採用される。この転送
は「ロックバースト」モーードで実行される。（シかし
ながら、同じバスにあるマスクの総数をｎとしたとき、
同じスナップショットがｎ個の単一アクセス要求マスタ
ーを含んでいても良い。） 従って、システム全体について、ロックバーストモード
で送信されるべき個々のメツセージの最大サイズをあら
かじめ決定することにより（要求されるデータセットが
送信され終わるまで、マスタはバスの占有を保持する）
、バスに対するアクセスの要求とその受諾との間に介在
しうる待機時間をかなり正確に推定することができる。

最悪の場合、この時間はｔ＋＋（（ｎ−１）・ｔ２）〕
と等しくなる。ただし、式中、 １、はロックバーストモードでの交換に必要であり、シ
ステムパラメータとして規定されても良い時間； ｔ２は１回の交換に必要な時間； ［（ｎ−１）・ｔ２）〕　はｔ１に関連して無視して良
い時間：ｒｎＪはマスタモジュールの総数。

マルチプロセッサシステムにおいてこの待機時間を予測
できるということは、様々なリアルタイムの問題の解決
にシステムをどの程度まで適用しうるかを評価する上で
きわめて重要である。

さらに、本発明によれば、ロックバーストモードの交換
を実行するためにバスに対するアクセスを待機している
マスタはトークン通過メカニズムからの受諾を待機する
間に、他の何らかの内部プロセスについて動作すること
ができる。そのため、問題となる用途には不可欠な高い
効率が得られ、実現に要するコストも非常に低い。

次に、上述の特徴の一実施例を詳細に説明する。

２つの（ファミリ及び領域）システムバスについて同じ
構造が採用される。ファミリバスの構造は第１０図に示
される。第１０図は関連するブロックにのみ限られてお
り、その説明は領域バスにも適用される。

ファミリパス１２に接続されるモノプロセッサモジュー
ル１７及びマルチプロセッサモジュール１８は「グイジ
−チェーン」形態に配置される。

モノプロセッサモジュール１７（ＰＩ）ａファミリの中
の「リーダー」モジュールであり、従って、−ファミリ
バス１２の第１のスロットに配置され；−ファミリイン
タフェースブロック５４の論理制御ブロック８５の専用
論理を介してファミリトークン通過方式の初期設定を実
行し； −以下にさらに詳細に説明するようにスナップショット
回路を形成し、ＦＡＣＫＩ信号を介して論理ブロック８
２を制御するブロック２９９を含む。

”それぞれのモジュール１７及び１８はトークン通過方
式を実現するために必要な装置を含み、それらの装置は
、タイマブロック４０又は４０’のタイ１にそれぞれ接
続される論理制御ブロック８５又は８５′から構成され
る。各論理制御ブロック８５又は８５′は、ファミリバ
ス１２を介して（入力信号ＦＳＴＩ　として）次のモジ
ュールの論理制御ブロック８５′へ送られる出力信号Ｆ
ＳＴＯを供給する。ループ構造は最終マルチプロセッサ
モジュール１８のＦＳＴＯ出力端子を第１のモノプロセ
ッサモジュール１７のＦＳＴＩ−入力端子に接続するこ
とにより形成される。

タイマブロック４０又は４０′のタイマはトークン受信
に続いて、ロックバーストモードの交換の開始又はブツ
キング実行のために、モジュール１７又は１８に許され
る時間間隔を発生する。プロセッサ３１又は３１’はタ
イマブロック４０又は４０′の状態を読出すために直接
アクセスを実行することができる。

論理制御ブロック８５又は８５′は下記の機能を実行す
る。

一能動状態のＦＳＴＩ　／４ルスはタイマブロック４０
又は４０′をカウントイネーブルし、プロセッサ３１又
は３１’へ割込み信号を送信し、プロセッサは専用制御
レジスタ３８又は３８′の５ＴＯＰＦ　　信号によって
タイマブロック４０又は４０′のカウントをロック又は
解放する。

一カウント完了時に、論理制御ブロック８５又は８５′
はタイマブロック４０又は４０′をディスエーブルし、
トークンを次のモジュールへ通過させるためにＦＳＴＯ
ノ４ルスを送り出す。

−論理制御ブロック８５の専用論理を介して、モノプロ
セッサモジュール１７（ＰＩ）のプロセッサ３１はトー
クン通過機能を初期設定することができる。

各論理ブロック８２又は８２′はファミリパス１２にＦ
ＰＲＥＮ　（ファミリプッキング）信号を供給しても良
く、このＦＰＲＥＮ　　信号はモノプロセッサモジュー
ル１７（ＰＩ）のブロック２９９へ送られる。このブロ
ック２９９は、同様にファミリノ々ス１２を介してモジ
ュール１７及び１８の論理ブロック８２又は８２′へ送
られるＦＦＲＺロック信号を発生する。最稜に、各論理
ブロック８２又は８２′は、ＦＡＣＫＩ信号として次の
モジュールの論理ブロック８２’へ送られるＦＡＣＫＯ
出力信号を供給する。

ＦＰＲＥＮｕアーヒトレーシ、ンシーケンススナップシ
ョットにおいてファミリバス１２の各モジュールにより
供給されるオープンコレクタ信号である。ＦＰＲＥＮ信
号の最初の・・イーロー遷移はモノプロセッサモジュー
ル１７（ＰＩ）のスナップショット回路ブロック２９９
における待機サイクルを開始させる。

ＦＦＲＺ信号はモノプロセッサモジュール１７（Ｐｉ）
のスナップショット回路ブロック２９９により発生され
、待機サイクルの終了時にさらにブツキングが実行され
るのを阻止するために、ファミリモジュールがファミリ
／−？ス１２に対するアクセスをブックして良い待機期
間の終了時に動作状聾とされる。

各論理ブロック８２又は８２′のアービトレーシ冒ン論
理は、モジュールが・々スへのアクセスを終了した後、
又は割当てられたブツキング時間の中でパスアクセス要
求がなされなか−）穴場合に、ＦＡＣＫＯ肯定応答信号
を次のモジュールへ送信させる（　ＦＡＣＫＯは・・イ
状態に切替えられる）。

次に、本発明により提供される特徴の動作をさらに詳細
に説明する。

ロックバーストモードの交換を実行するために、モノプ
ロセッサモレニール１７（ＰＩ）のプロセッサ３１は、
まず、（以下にさらに詳細に説明する係数に従りて）タ
イマブロック４０を所定の値にセットしなければならな
い。「上流側」のモジュールハＦｓＴＩ　入カッｆルス
をモノプロセッサモジュール１７（ＰＩ）の論理制御ブ
ロック８５に供給することによ１ｊＰ１モジユール１７
にトークンを通過させ、前述のように、その結果、−ロ
ックバーストモードの交換が実行可能であることを指示
するために、プロセッサ３１に割込み信号が送られニ ータイマブロック４０の解放にエリ、プロセッサ３１に
よりプログラムされた値からのカウントが一梧償れム：
この値は、Ｐ１モジュールが割込み信号の受信に続いて
ロックバーストモードの交換を実行すべきか否かを決定
することができる時間間隔を決定する。

割込み手順の間、プロセッサ３１は、カウントが終了さ
れ且つＦＳＴＯ信号が次のモジュールへ送られるのを阻
止するように、タイマブロック４０のカウントをロック
する。しかしながら、カウントをロックするのに先立っ
て、プロセッサ３１はタイマブロック４０の状態を読出
す。読出した状態が（あいまいな動作を阻止するための
）所定の最小閾値を越えていれば、プロセッサ３１はタ
イマブロックをロックし、ロックバーストサイクルの実
行を開始する。このサイクルの完了時に、プロセッサ３
１はタイマブロック４０を解放して、カウントを完了す
る。カウント完了時にタイマブロック４０はディスエー
ブルサレ、トークン通過機能は次のモジュールに供給さ
れる。

バスにあるモジュールのトークン通過構造のタイマブロ
ック４０又は４０′は通常は低い値にセットされ、トー
クン割込みはマスクされる。これは・モジュールのプロ
セッサ３１が前述のロックバーストモードの交換という
％徴を利用しようとするときにのみ、そのプロセッサに
より変更される。

その場合、プロセッサ３１又は３１′ハタイマブロツク
４０又は４０′を通常は上述のカウントの中でトークン
割込みをサービスすることができるようにする値にセッ
トし、その後、トークン割込みをイネーブルするように
動作する。

ロックバーストモードの交換を実行しようとしていない
モジュールにトークンが供給され７’（場合、そのモジ
ュールのプロセッサ３１に送られた割込みは（マスクさ
れているために）無効であり、タイマブロック４０はプ
ログラムされた最／Ｊ％のカウントを完了し、トークン
は迅速に次のモジュールへ移行される。

ファミリバス１２の全てのマルチプ四セッサモジュール
１８がそれぞれのタイマブロック４０’を最小のマスク
されたトークン通過割込みにプログラムした後、システ
ムはモノプロセッサモジュール１７（ＰＩ）により初期
設定される。この時点で、論理制御ブロック８５の専用
論理を介して、モノプロセッサモジュール１７のプロセ
ッサ３１はｍｌのパルスをモジュール１７のトークン通
過構造に供給し、その結果、ファミリパス１２における
トークンの通過が初期設定される。

前述のように、スナップショット方式は、いずれか１つ
の構成要素によりバスアクセス要求が行なわれるたびに
バス資源を要求するアプリカントのスナップショットを
取ることにある。この特定の場合においては、ファミリ
パス１２の１つのモジュールがバス（別のファミリモジ
ユールの記憶装置又はＩｌｏに対するアクセスを得るた
めに）へのアクセスを選択するたびに、モジュールの論
理ブロック８２又は８２′はモノプロセッサモジュール
１７（ＰＩ）のブロック２９９に対して要求を発生する
。このブロック２９９は、最初の要求を受取ると待機サ
イクルを開始する。待機サイクル中はその池のファミリ
モジュール１８も同様の要求を発生することが許され、
サイクル終了時に、ファミリパス１２に対するそれ以上
のアクセス要求は受入れられなくなる。

換言すれば、この時間間隔の中でのみファミリバスモジ
ュールはブロック２９９に対する要求（す々わち、ファ
ミリパスに対するブックアクセス）を送ることが許され
る・ 次ニ、ファミリパス１２はアクセスブツキングを実行す
るのに成功した全てのモジュールにディジーチェーンシ
ーケンスで割尚てられる。

待機サイクルの終了時に、モノプロセッ？−ｒ−ジュー
ル１７のブロック２９９は７アミＩＪ　ハス１２の全て
のモジュールのアービトレーションを実行するために論
理ブロック８２に関連するデイジチチェーンに肯定応答
信号（ＦＡＣＫＩ）を送る。

肯定応答信号はアクセスブツキングを実行するのに成功
した全てのモジュールによるファミリバス１２の順次獲
得をイネーブルし、リーダーモジュールに物理的に最も
近接するモジュールに優先順位が与えられる。「ブック
」された全てのモジュールにバスへのアクセスが許され
た後に、別のアービトレーション動作が実行される。

さらに詳細にいえば、モノプロセッサモジュール１７（
ＰＩ）の論理ブロック８２（他のファミリモジュール１
８の論理ブロックと同一）は、下記の条件に適合する場
合は、ファミリパスＦＰＲＥＮ信号を動作状態とする。

一七ノプロセッサモジュール１７のプロセッサ３１はフ
ァミリバス１２をアクセスしようとしているニ ーＦＦＲＺ信号は依然として非動作状態であり、モノプ
ロセッサモジュール１７（ＰＩ）のブロック２９９が依
然としてアクセスブツキングの実行を許容していること
を指示する。

このように、ＦＰＲＥＮ信号は複数のモジュールにより
、すなわち、アービトレーションサイクルの中でバスに
対するアクセスをブックするように動作する全てのモジ
ュールにより同時に発生されても良い、　ＦＰＲＥＮ信
号の最初のオフ／オン遷移はブロック２９９の論理を動
作状態とし、ブロック２９９は］；”ＦＲＺ信号及びＦ
ＡＣＫＩ信号を順次動作状態とする。

ＦＦＲＺ信号は、動作状態になると、他のモジュールが
アクセスをブツキングすること（及び、従って、ＦＰＲ
ＥＮ信号の動作に寄与すること）を阻止する。ＦＡＣＫ
Ｉ信号は、まず、モノプロセッサモジュール１７（ＰＩ
）の論理ブロック８２へ送られる。

モノプロセッサモジュール１７（ＰＩ）のゾロセッサ３
１もブツキングに成功した場合、モジュール１７（ＰＩ
）からの要求は第１にサービスされるべき要求であり、
Ｐ１モジュールのプロセッサ３１が外部アクセスを完了
するまで、Ｐ１モジュールの論理ブロック８２のＦＡＣ
ＫＯ出力は非動作状態のままである（従って、肯定応答
信号の発生を阻止する）。外部アクセス完了の時点で、
Ｐ１モジュールは（ＦＡＣＫＯ信号を動作状態とするこ
とにＸす）肯定応答信号の発生を許し、ＦＰＲＥＮ信号
の動作に対する自身の寄与を停止する。次に、ファミリ
バス１２は優先順位の低いマルチプロセッサモードール
１８（ＰＩモジュールから物理的に最も遠いもの）に順
次割自てられる。最後のブックされたモジュール１８が
ファミリパス１２に対するアクセスを完了した後にＦＰ
ＲＥＮ信号は非動作状態とされ、その結果、ＰＩモジュ
ールのブロック２９９は非動作状態となり且つＦＦＲＺ
信号及びＦＡＣＫＩ信号は排除されるので、別のアービ
トレーション動作の準備が完了する。

本発明によるマルチプロセッサ装置の利点は以上の説明
から明白であろう。さらに詳細にいえば、５つの階層レ
ベル（専用、局所、ファミＩＪ、領域及び領域ネットワ
ーク）に基づくシステムのアーキテクチャは、数千にも
及ぶ最終世代マイクロプロセッサとの共動と併せて、き
わめて広範囲にわたる構成を効率良く制御するので、従
来のマルチプロセッサシステムと比較して演算能力に相
当の改善を見ることができる。各レベルに独自の−・−
ドウエア及びソフトウェアを与えることにより、マルチ
プロセッサシステムには不可欠である、各レベルにおけ
る独立処理と、異なるレベルの間の効率の良い動作の２
つの特徴が得られる。本発明にＬるシステムは、実際に
は、マルチプロセッサモード（共通通信回線に対する直
接アクセスを伴ない、従りて、大域記憶装置の直接可視
性を有する）と：様々なマルチプロセッサ部分（領域）
の間又は可能であれば補助（ホスト）コンピュータの各
部分との間のメツセージ交換を伴なうマルチコンヒュー
タモード（領域ネットワーク）の２つの代表的な多重処
理モードのきわめて効率の良い組合せ動作を可能にし、
これは、様々なマルチプロセッサ部分（領域）の間の接
続部の動作がそれらの部分自身の動作に対して完全に独
立していること；関連する様々なモジュールの局所「イ
ンテリジェンス」；及びそのようなインテリジェンスが
提供するデータ交換スループットによって達成される。

本発明によるマルチプロセッサ装置の別の利点は、記憶
装置共用マルチプロセッサ装置のモジュールの間で通信
回線によるデータ交換が可能であり、そのデータ交換の
並行度が採用されるマルチプロセッサの語サイズの２倍
（おそらくは２倍を越える）であり、従って、データ交
換スループットも同等に向上すると共に、モジュール間
の割込み待機時間及びデータ交換を最不限にし且つ予測
することが可能である点であり、これは、それらの特徴
が既存の基本システムモジュールに機能を追加すること
により実現されるために、システムの追加付属品コスト
も安くて済むごく限定された手段を使用して達成される
。

最後に、領域バス及びファミリバスに直接接続可能な大
容量記憶装置によりかなり大きな機能上の利点が得られ
る。この記憶装置は各モジュールのアドレッシング限界
を越え：１つのモジュールから別のモジュールへ記憶デ
ータを動的に切替え一実質的に無制限の速度でデータ転
送の同等性が保たれる；異なるモジュールに、可能であ
れば異なるアクセス権利をもって共通するエリアを動的
に形成する。

以上説明し且つ図示したシステムの実施例について本発
明の範囲から逸脱せずに変更を実施しても良いことは当
業者には明白であろう。たとえば、ファミリ１１は唯一
つのモノプロセッサモジュ−ル１７（ＰＩ）と、いくつ
かのマルチプロセッサモジー−ル１８（ＰＮ）とを具備
し、大容量記憶装置ブロック２２又は入出カブロック２
３は含んでいなくても良い。同様に、いくつかの領域１
０のみを特殊監視領域１０′に接続しても良い。

【図面の簡単な説明】

第１図は、本発明によるマルチプロセッサ装置のブロッ
ク線図、 第２図、第３図、第４図及び第５図は、第１図の装置の
構成要素ブロックのさらに詳細なブロック線図、 第６図（Ａ）及び第６図（Ｂ）は、第２図、第３図及び
第４図のパスをインターフェースするブロックのさらに
詳細なブロック線図、 第７図は、第２図のアービトレーションブＥｌ−７りの
動作ブロック線図、 第８図は、第２図のモジュールに含まれる局所記憶装置
の一実施例のさらに詳細なブロック線図、第９図は、以
下にｖｌ、明される装置の様々なレジスタの内容を示−
す図、 第１０図は、共通通信回線に接続される本発明による装
置の複数のモジュールと、様々なモジュールの間の任意
通信を調整する内部ブロック及び信号の略図、及び 第１１図（ａ）、第１１図（ｂ）、第１１図（ｃ）及び
、第１１図（ｄ）は、本発明による装置の記憶装置ブロ
ック及び入出カブロックのアドレスマツピング配列の例
を示す略図である。 （符号の説明） １０・・・領域、１１　・・・ファミリ、１２・・・フ
ァミリバス、１３・・・領域パス、１４・・・相互接続
装置、１６・・・外部コンピュータ、１７・・・モノプ
ロセッサモジュール、１８・・・マルチプロセッサモジ
ュール、２２・・・大容量記憶装置ブロック、３１．３
１′、３１“・・・プロセッサ、３２．３２′、３２’
・・・専用ハス、３３．３３′、３３“・・・コプロセ
ッサ、３４，３４′、３４“・・・専用記憶装置、３７
．３７′、３７“・・・専用入出カニリア、３８．３８
’　、３Ｂ”・・・専用制御レジスタ、３９．３９’　
、３９“・・・専用状Ｉｌｌ　レジｘ　Ｉ、４０．４０
’　、４０”　・・・タイマブロック、４１゜４１′、
４１’・・・割込み制御ブロック、４７，４７’　。 ４７＃−・・大域アドレス復号ブロック、４８．４８’
　。 ４８”−・・局所アービトレーシ、ンブロック、５１゜
５１’　、５１“・・・局所パス、５４．５４’　、５
７．５７“・・・インタフェースブロック、６３　、６
３’　、６３”・・・局所ＲＡＭ記憶装置ブロック、６
７・・・ファミリ同報通信しソスタ、６８・・・領域回
報通信レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、第１の複数の処理モジュール（１７、１８）を具備
   し、該処理モジュールはそれぞれ少なくとも１つのプロ
   セッサ（３１、３１′）を含み且つ第１の一部の共通直
   接アクセス通信回線（１２）に接続されてファミリとし
   ての第１の階層レベルを形成し、該第１の複数の処理モ
   ジュールのそれぞれの第１の処理モジュール（１７）は
   第２の一部の共通直接アクセス通信回線（１３）に接続
   されて領域としての第２の階層レベルを形成し；共通直
   接アクセス通信回線の第２の群（１３）の第２のものは
   データ送受信手段（１４）を介して互いに接続されて領
   域ネットワークとしての第３の階層レベルを形成し；該
   データ送受信手段（１４）は該処理モジュール（１７、
   １８）とは無関係に動作をイネーブルするための少なく
   とも１つのプロセッサ（３１″）を具備することを特徴
   とする多重階層レベルマルチプロセッサ装置。 ２、該処理モジュール（１７、１８）のそれぞれは、該
   プロセッサ（３１、３１′）のそれぞれに割当てられる
   ものとして、共通専用レベル通信回線（３２、３２′）
   に接続され、且つ該処理モジュール（１７、１８）の局
   所記憶手段（６３、６３′）と局所入出力手段とが接続
   される共通局所レベル通信回線（５１、５１′）からは
   分離可能である専用記憶手段（３４、３４′）及び専用
   入出力手段（３７、３７′）を具備する特許請求の範囲
   第１項記載の多重階層レベルマルチプロセッサ装置。 ３、該プロセッサ（３１、３１″）の少なくとも一部の
   ものにコプロセッサ（３３、３３′）が割当てられる特
   許請求の範囲第２項記載の多重階層レベルマルチプロセ
   ッサ装置。 ４、該専用入出力手段（３７、３７′）はタイミング手
   段（４０、４０′）と、制御レジスタ（３８、３８′）
   と、状態レジスタ（３９、３９′）と、割込み信号制御
   手段（４１、４１′）とを具備することを特徴とする特
   許請求の範囲第２項又は第３項記載の多重階層レベルマ
   ルチプロセッサ装置。 ５、該第１の一部の共通直接アクセス通信回線（１２）
   に接続される該第１の複数の処理モジュールの中の該処
   理モジュール（１８）はそれぞれ複数の該プロセッサ（
   ３１′）を具備する特許請求の範囲第２項ないし第４項
   のいずれか１項に記載の多重階層レベルマルチプロセッ
   サモジュール。 ６、該処理モジュールは、該共通局所レベル通信回線（
   ５１）を該共通専用レベル通信回線（３２）か、又は該
   第１の（１２）又は第２の（１３）一部の共通直接アク
   セス通信回線に接続する要求を検出し、該通信回線の直
   接アクセス接続を所定の要求優先順位シーケンスに従っ
   てイネーブルする手段（４８）を具備する特許請求の範
   囲第２項ないし第５項のいずれか１項に記載の多重階層
   レベルマルチプロセッサ装置。 ７、該処理モジュール（１７、１８）の１つから同じ群
   （１２、１３）の該共通直接アクセス通信回線に接続さ
   れる複数の他の該処理モジュールへデータを送信する手
   段（６７、６８）を具備する特許請求の範囲第１項から
   第６項のいずれか１項に記載の多重階層レベルマルチプ
   ロセッサ装置。 ８、該データ送受信手段（１４）は送信のためにデータ
   を一時的に記憶する第１の手段（９８）と、受信したデ
   ータを一時的に記憶する第２の手段（９９）とを具備し
   ；該第１及び第２の手段（９８、９９）は該データの交
   換を制御する制御手段（１０１、１０２、１０３、１０
   ４、１０５）によりそれぞれアドレスされ、該制御手段
   （１０１、１０２、１０３、１０４、１０５）は該デー
   タ送受信手段（１４）の該プロセッサ（３１″）により
   制御される特許請求の範囲第１項ないし第７項のいずれ
   か１項に記載の多重階層レベルマルチプロセッサ装置。 ９、該データ送受信手段（１４）は、共通専用レベル通
   信回線（３２″）に接続され、且つ局所記憶手段（６３
   ″）及び局所入出力手段が接続される共通局所レベル通
   信回線（５１″）からは分離可能である専用記憶手段（
   ３４″）及び専用入出力手段（３７″）を具備し；該共
   通局所レベル通信回線（５１″）は該第２の階層レベル
   （領域）の該第２の一部の共通直接アクセス通信回線（
   １３）にインタフェース手段（５７″）を介して接続可
   能である特許請求の範囲第８項記載の多重階層レベルマ
   ルチプロセッサ装置。 １０、該データ送受信手段（１４）はＴＴＬ微分及び微
   分子ＴＴＬ信号変換手段（９５、９６、９５′、９６′
   ）を具備する特許請求の範囲第１項から第９項のいずれ
   か１項に記載の多重階層レベルマルチプロセッサ装置。 １１、該第２の階層レベルに第２の主要な一部（１３′
   ）の共通通信回線を具備し、該共通通信回線に該第２の
   一部の共通直接アクセス通信回線（１３）の少なくとも
   一部が該データ送受信手段（１４）を介して接続され；
   該第２の主要な一部の共通通信回線（１３′）は他の該
   データ送受信手段（１４）を介して外部処理手段（１６
   ）にさらに接続される特許請求の範囲第１項ないし第１
   ０項のいずれか１項に記載の多重階層レベルマルチプロ
   セッサ装置。 １２、該第１（１２）及び第２（１３）の一部の共通直
   接アクセス通信回線に直接アクセス方式で接続される少
   なくとも１つの記憶手段（２２）を具備する特許請求の
   範囲第１項ないし第１１項のいずれか１項に記載の多重
   階層レベルマルチプロセッサ装置。 １３、該記憶手段（２２）は該第１（１２）又は第２（
   １３）の一群の共通直接アクセス通信回線に接続される
   該処理モジュール（１７、１８）のアドレシング能力を
   越える大きな容量を有する特許請求の範囲第１２項記載
   の多重階層レベルマルチプロセッサ装置。 １４、該第１（１２）又は第２（１３）の一部の共通直
   接アクセス通信回線からの各アドレスデータ群に関して
   、該記憶手段（２２）は該アドレスデータ群の第１の部
   分（１６５、１６５′）に関する整合コード化手段（１
   ６８、１６８′）を具備し、該アドレスデータ群の残る
   第２の部分（１７３、１７３′）は該整合コード化手段
   （１６８、１６８′）から得られる該第１の部分と再び
   統合され、完全な該アドレスデータ群は選択手段（１６
   １、１８２）を介して記憶ブロック（１５０）への供給
   のために選択される特許請求の範囲第１２項又は第１３
   項記載の多重階層レベルマルチプロセッサ装置。 １５、該整合コード化手段（１６８、１６８′）へ送ら
   れる該アドレスデータ群の該第１の部分は最上位部分で
   ある特許請求の範囲第１４項記載の多重階層レベルマル
   チプロセッサ装置。 １６、該整合コード化手段（１６８、１６８′）は読出
   し／書込み記憶手段を具備する特許請求の範囲第１４項
   又は第１５項記載の多重階層レベルマルチプロセッサ装
   置。 １７、該記憶ブロック（１５０）からの読出し又は書込
   みデータはレジスタ（１５４、１５６；１５５、１５７
   ）を介して該第１（１２）又は第２（１３）の一部の共
   通直接アクセス通信回線で交換される特許請求の範囲第
   １４項ないし第１６項のいずれか１項に記載の多重階層
   レベルマルチプロセッサ装置。 １８、該第１（１２）及び第２（１３）の一部の共通直
   接アクセス通信回線と、該データ送受信手段（１４）と
   は、該処理モジュール（１７、１８、１４）のプロセッ
   サ（３１、３１′、３１″）の語サイズの複数倍のデー
   タ交換並列度を示し；該マルチプロセッサ装置は、該複
   数倍のデータ交換並列度を達成するために該プロセッサ
   （３１、３１′、３１″）と該共通直接アクセス通信回
   線（１２、１３）との間にインタフェース手段（６３、
   ２６１、２５０）を具備することを特徴とする特許請求
   の範囲第１項から第１７項のいずれか１項に記載の多重
   階層レベルマルチプロセッサ装置。 １９、該データ交換並列度は該プロセッサ （３１、３１′、３１″）の語サイズの２倍である特許
   請求の範囲第１８項記載の多重階層レベルマルチプロセ
   ッサ装置。 ２０、該インタフェース手段は、該複数倍のデータ交換
   並列度を示す該共通局所レベル通信回線（５１）のデー
   タ交換回線部分（２６１）を具備し；該データ交換回線
   部分（２６１）は、該プロセッサ（３１、３１′、３１
   ″）からアドレス変更手段（２５０）を介して、又は外
   部処理モジュール（１７、１８、１４）からアドレス線
   （２４９）のアドレスを受信する複数の記憶バンク（２
   ５７、２５８、２５９、２６０）に接続され；該アドレ
   ス変更手段（２５０）は、該処理モジュールの間のデー
   タ交換の並列度が該プロセッサ（３１、３１′、３１″
   ）の語サイズと同じであるか又はその何分の一かである
   ときに非動作状態とされる特許請求の範囲第１８項又は
   第１９項記載の多重階層レベルマルチプロセッサ装置。 ２１、該記憶バンク（２５８、２５８、２５９、２６０
   ）の個々の要素は複数本の直接回線の一部の組合せを介
   してアドレスされ、論理ブロック（２５６）から取出さ
   れる信号は別の複数本のアドレス回線の一部を受取る特
   許請求の範囲第２０項記載の多重階層レベルマルチプロ
   セッサ装置。 ２２、該プロセッサ（３１、３１′、３１″）の語サイ
   ズを越える該共通局所レベル通信回線（５１）のデータ
   交換回線部分（２６１）は一時記憶手段（２７１）を介
   して互いに接続されると共に、該プロセッサの語長内に
   含まれる該回線の一部に相互接続手段（２７２）を介し
   て接続される特許請求の範囲第２０項又は第２１項記載
   の多重階層レベルマルチプロセッサ装置。 ２３、該第１（１２）又は第２（１３）の一部の共通直
   接アクセス通信回線に接続される複数の該処理モジュー
   ル（１７、１８、１４）の間で、所定の時間周期中に交
   換要求信号（ＦＰＲＥＮ）を発生する全ての該処理モジ
   ュールの間の単一通信交換をイネーブルすると共に、該
   処理モジュール（１７、１８、１４）の中の唯一の許可
   された処理モジュールによるロックされた多重通信交換
   をイネーブルして、所定のデータセットに関する割込み
   信号待機時間と交換時間の双方を実質的に予測できるよ
   うにする手段（５４、３１、４０、３８、５７）を具備
   する特許請求の範囲第１項ないし第２２項のいずれか１
   項に記載の多重階層レベルマルチプロセッサ装置。 ２４、該イネーブル／予測手段は、該処理モジュール（
   １７、１８、１４）を該第１（１２）又は第２（１３）
   の一部の共通アクセス通信回線に接続する一部、少なく
   とも部分的にインタフェース（５４、５４′、５７、５
   ７″）を形成する特許請求の範囲第２３項記載の多重階
   層レベルマルチプロセッサ装置。 ２５、該手段は各処理モジュールのプロセッサ（３１、
   ３１′、３１″）と、内部レジスタ（３８、３８′、３
   ８″）の状態と、タイミング手段（４０、４０′、４０
   ″）とにより制御される特許請求の範囲第２４項記載の
   多重階層レベルマルチプロセッサ装置。 ２６、該処理モジュール（１７、１８、１４）の該イン
   タフェース（５４、５４′、５７、５７″）は「デイジ
   ーチェーン」形式で互いに接続され、該処理モジュール
   の１つ（１７）は初期設定手段（２９９、８５）を具備
   する特許請求の範囲第２３項から第２５項のいずれか１
   項に記載の多重階層レベルマルチプロセッサ装置。 ２７、該処理モジュール（１７、１８、１４）のそれぞ
   れに関して、該処理モジュール（１７、１８）又は該デ
   ータ送受信手段（１４）の該記憶手段（３４、６３、６
   ３′、６３″）と該入出力手段の専用、局所、ファミリ
   又は領域エリアに対する直接アクセスのために該プロセ
   ッサ（３１、３１′、３１″）からの要求を復号する手
   段（４７、４７′、４７″）を具備する特許請求の範囲
   第１項から第２６項のいずれか１項に記載の多重階層レ
   ベルマルチプロセッサ装置。 ２８、該第１の一部の共通直接アクセス通信回線（１２
   ）にのみ接続される該処理モジュール（１８）のそれぞ
   れに数個の該プロセッサ（３１′）を具備し、数十の該
   処理モジュール（１８）は該第１の一部の共通直接アク
   セス通信回線（１２）にのみ接続され、数十の処理モジ
   ュール（１７、１８）群（ファミリ）（１１）は該第２
   の一部の共通直接アクセス通信回線（１３）に接続され
   、数十のファミリ群（領域）（１０）は該データ送受信
   手段（１４）により互いに接続される特許請求の範囲第
   １項ないし第２７項のいずれか１項に記載の多重階層レ
   ベルマルチプロセッサ装置。