JPS59148952A - 優先順位回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は一般にデータ処理装置、特にデータ処理システ
ムのチャネル・サブシステムで使われる優先順位回路に
関する。

〔背景技術〕

データ処理システムでは、（主記憶等の）システム資源
に（チャネル等の）複数のユーザーがアクセスを求めて
争うような応用が多くある。この競合を解決する装置は
優先順位回路と呼ばれる。

チャネル・サブシステムはデータ処理システムのありふ
れた要素であって周知のものではあるが、特に本発明に
関係したシステムの特徴及び用語を復習しておくのは有
用であろう。

単純なシステムではｍ−の処理装置がデータ及びプログ
ラムを主記憶に転送させるための副指令をディスク制御
装置に出し、そして同じ処理装置が主記憶中のデータに
対してプログラムを実行する。しかし多くの理由により
、一般には２個の別個の処理装置が設けられている。そ
の１つはＩ１０１００ため、もう１つは主記憶中のプロ
グラムを実行するための算術論理演算のために設けられ
ている。本発明を使用する型のシステムでは、いくつか
の処理装置がＩ１０１００別個の部分を取扱う。それら
の処理装置の１つは■／○処理装置あるいはＩＯＰと呼
ばれ、さらにチャネル処理装置あるいはＣＰと呼ばれる
いくつかの処理装置が存在する。

一般に、中央処理装置はユーザー・プログラムに周接関
係するＩ１０１００取扱い、ＴＯＰ及びＣＰはＩ１０装
置と主記憶との間でデータを転送する動作を取扱う。Ｃ
Ｐは、装置制御装置を相手にする動作を含む、主記憶に
対する実際の転送動作を取扱う。ＩＯＰは、中央処理装
置との通信、Ｔ１０ジヨブのスケジューリング、及びＣ
Ｐの終了ステータスの取扱い等の、Ｉ１０１００一般的
な部分を扱う。ＩＯＰは、中央処理装置がＩ１０１００
開始するために用意する制御ブロックを得る等の動作の
ため、及びＩＯＰの代りに中央処理装置によって処理さ
れるステータス条件の報告のために、中央処理装置と通
信する。ＣＰは、Ｉ１０動装置からのデータを記憶する
ため、及びＩ１０装置に記憶されるべきデータを取出た
め、又はＣＰによって実行されるチャネル・プログラム
を取出すために、主記憶と通信する。

またＩＯＰ及びＣＰは互いの間でも通信する。

ＩＯＰは■／○ジョブが実行されるべき時に、特定のＣ
Ｐに信号を送り、ＣＰはジョブが終了するか又は他の一
般的な動作がＩＯＰによって実行されるべき時にＩＯＰ
に信号を送る。これらの通信は一般に、ＩＯＰとＣＰと
の間を走る信号線又は主記憶を経由して行なわれている
。

Ｉ１０サブシステムの説明は、本発明の優先順位回路を
使用する特定のシステムに関する用語を使用する事によ
って単純化される。このシステムにおいて、上向きの漏
斗状に構成されたバッファ・メモリのシステムを経て多
数のＣＰが主記憶と通信する。このバッファ・メモリ・
システムの順次の段は、下位の段よりは上位の段がバス
の数が少なく、またバスがより広く高速になるようにな
っている。

２次データ段（ＳＤＳ）と呼ばれる、このシステムの１
つの段は、２個の類似した群を有し、その各々もＳＤＳ
と呼ばれる。ＩＯＰ及び２個のＳＤＳは、１次データ段
又はＰＤＳと呼ばれる１番上の段を経由して、主記憶に
及び互いに接続されている。従って、主記憶へのアクセ
スを求めるＣＰとＩＯＰとの間の競合はちょうどＩＯＰ
と２個３− のＳＤＳとの間の競合として説明する事ができる。

このシステムではＰＤＳがＩＯＰと２個のＳＤＳとの間
の通信路を提供し、それらの装置は、相互接続データ路
に対するアクセスを求めて競合する。

〔発明の目的〕

このＩ１０サブシステムのＰＤＳは、ＣＰの動作のある
ものがクリティカル・タイミングを有するので、優先順
位回路が必要である。データがディスク記憶装置との間
で転送されている時、主記憶へのデータ経路はディスク
制御装置に与えられる。もしもこの時点において何らか
の原因によりシステム資源が利用可能でないならば、デ
ィスクが１回転を終えるまで動作が遅延しなければなら
ない。従って本発明の目的は、ＩＯＰのクリティカルな
動作が起きにくいためにクリティカルなＣＰ動作が遅延
しにくいような新規な優先順位回路を提供する事である
。

逆に、ＣＰが少しの遅延でその動作を開始しかつ終了す
るにはＩＯＰによるメモリ・アクセスが必要である。本
発明によれば、１つのＣＰが主起４− 憶へのＴＯＰの適切なアクセスを阻害する事により多数
のＣＰが遅延される事が防止される。また異なった動作
条件の下では、ＩＯＰ及びＳＤＳの相対的な必要性に変
化がある。本発明によればＩＯＰ及びＳＤＳに選択に基
いて相対的優先順位を与える事が可能である。

〔発明の概要〕

本発明はシステム資源に対してＳＤＳとＩＯＰとの間に
選択可能な相対的優先順位を可能とする優先順位回路を
提供する。ＳＤＳ又はＩＯＰは特定の資源に関して要求
を行なう信号を出す。各資源は通常、ビジー又は利用可
能の信号を与える。

優先順位回路の第１の段において、特定の資源に関する
要求はその資源の利用可能性と対照され、利用可能な資
源に関する競争者に関する要求だけが伝達される。回路
の第２段において、最高の優先順位を有する要求者にア
クセスが許可される。

３つの競争者に関する優先順位は、可変な数のステップ
を含むサイクル中で変更される。優先順位が最下位の競
争者ＩＯＰはステップの１つでは最高の優先順位を与え
られ、他のサイクルでは最高の優先順位は２つのＳＤＳ
の間で交互に変更される。１サイクル中のステップの数
が多い場合ＩＯＰは比較的低い優先順位を有し、短かい
サイクルではＩＯＰは比較的高い優先順位又はＳＤＳと
殆んど等しい優先順位を獲得する。

下記の特別な回路では、７ステツプの完全なサイクル又
はそれより少ない数のステップをカラン１−するために
カウンタが設けられている。各ステップは優先順位の特
定の系列を有する。

〔良好な実施例の説明〕

第１図は、中央処理装置、主記憶、並びに処理装置及び
Ｉ１０サブシステムによ′るメモリへのアクセスを制御
する回路を含む中央処理装置複合体を示す。本発明は種
々のデータ処理システムに有用であり、それらの構成要
素は第１図に機能ブロック１２で表わされている。前記
のＩＯＰ、５ＤＳ１及び５ＤＳ２もそれぞれ機能ブロッ
ク１〜３で表わされている。

ＰＤＳは４は双方向データ・バス１４並びにアドレス及
び制御バス１５によって主記憶制御装置に接続される。

処理装置への入力のためにデータ・バス１４の経路中に
データ・バッファ１６及びデータ・レジスタ１７が接続
され、処理装置からの出力のために経路中にデータ・レ
ジスタ１７及び１８が接続される。また処理装置へのア
ドレス及び制御バス１５の経路中には、記憶要求レジス
タ５ＣＲ１及び５ＣＲ２並びに取出し要求レジスタＦＣ
Ｒ１及びＦＣＲ２が接続される。

データは（係属中の転送がなければ）システム動作の連
続したサイクルにおいてデータ・バス１４を転送される
。記憶サイクルにおいて、レジスタ１７からのデータは
バス１４に置かれ、レジスタ５ＣＲＩ又は５ＣＲ２から
の関連アドレス及び制御情報はバス１５に置かれる。取
出しサイクルにおいて、ＦＣＲｌ又はＦＯＲ２からのア
ドレス情報及び他の情報はバス１５に置かれ、次にデー
タがバス１４からレジスタ１７に転送される。

後述する優先順位回路は、ＩＯＰ及びＳＤＳによねＳ（
、Ｒ１及び並びにＦＣＲＩ及び２へのアク７− セスを制御し、他の回路は優先順位を考慮する事なくそ
れらのレジスタの内容に従って動作する。

ＩＯＰ及び各ＳＤＳは、別々の入力バス２０．２］及び
２２並びに出力バス２３．２４及び２５によってＰＤＳ
に接続される。これら３本の入力バスは回路２７で組み
合され３本の出力バスは回路２８から分岐する。これら
の回路は従来のものであるので、特に説明しない。

チャネル通信機構配列（ＣＣＡ）５はＩＯＰとＳＤＳと
の間の通信を与える。本発明の優先順位回路はＯＣＡの
データ入力レジスタ（ＣＣＩＲ）６へのアクセスも制御
する。ＣＣＡに記憶されたデータはＣＣＡデータ出力レ
ジスタ（ＣＣＯＲ）７を経て出力される。

袈ＪＪＬ今胴」ロエ第４」０− 論理１が信号線のアップ・レベルによって表わされ、論
理Ｏがダウン・レベルによって表わされ場合について第
２図及び第３図の論理回路を説明すると便利であろう。

第２図は、ＳＤＳ　１による１つ以上の要求を受−８＝ け取りそれらの要求を利用可能なシステム資源と照合す
るＰＤＳの１つのボートを示している。ＰＤＳは５ＤＳ
２及びＩＯＰのための他の２つのポー１〜も有しており
、それらは入力及び出力の接続の相違を除けば第２図の
ボートと同一である。ボートＯは、システム資源に対す
るアクセスを求めるＳＤＳによる要求を識別する信号線
３０．３１及び３２上の信号：即ち取り出し要求係属中
、記憶要求係属中及びＣＣＡ動作係属中の信号を受は取
る。またボートＯは、システム資源が利用可能か又はビ
ジーかを知らせる信号線３３〜３７上の対応する信号：
即ち５ＣＲＩ利用可能、５ＣＲ２利用可能、ＦＣＲ１利
用可能、ＦＣＲ２利用可能、及びＣＣＡ入カシカレジス
タｃ　Ｉ　Ｒ）利用可能の各信号も受は取る。他のボー
トは、対応する要求信号及び同じ利用可能信号を受は取
る。ボートは、要求が行なわれ照合された事を示す信号
を信号線３９上に出力し、また要求が照合された資源を
識別するために信号線４０〜４４の１つに制御信号を出
力する。

上記の要求と利用可能性とを照合する機能はＡＮＤゲー
ト４８〜５２によって第２図の回路で実現されている。

これらのゲー１へは要求信号及び対応する利用可能信号
を受理するための階層を示すために図面中で１列に配置
されている。この構成を、信号線３０及び３３からボー
ト０記憶要求係属中及び５ＣＲＩ利用可能の各信号を受
は取るゲート４８によって説明する。これらの信号の一
致する時、ゲート４８は信号線４０」二に５ＣＲ１ポ一
ト０ロード信号を出力する。各ゲート４８〜５２も同様
に要求信号及び対応する利用可能信号を受は取る。さら
に各ゲートの出力４０〜４３は、最後のゲー１〜を除い
て列の下位の各ゲートの出力を禁止するように接続され
る。（図中の白丸はＡＮＤゲートにおける機能を禁止す
るために、制御線４０〜４４の出力の論理値１をゲート
の入力において論理値０にする論理反転機能を表わす。

）ＳＤＳ　１からの信号線３０〜３２は各々個々の要求
信号を伝える物理的に異なった導線であって、ＳＤＳ　
１はどの資源に関しても同時に係属中の要求を有する事
が可能である。しかしながら、ＰＤＳ及び第３図の優先
順位判定回路は各サイクルにおいて１つの要求だけを処
理する。ＡＮＤゲー１〜の出力から下位ゲートへ禁止接
続は、ＳＤＳからの係属中の要求が優先順位に従って受
理される事を可能にする。第２図の回路において、優先
順位はＳＣＲ及びＦＣＲが等しい優先順位を持つように
それらの間で交互に変更される。

第２図の回路は、ＳＤＳ　１が利用可能な資源に対して
要求を行なった事を示す。ボート０要求信信号を発生す
るＯＲ回路５５も有する。この信号は、資源を特に識別
する事のない、利用可能な資源に関する一般化された要
求を示すものである。

次に述べるように、第３図の回路は、これらの−膜化さ
れた要求を受は取って、サイクルに関し最高の優先順位
を有する要求者に対してアクセスを許可する。

優　　立１０ 第３図の回路は前節で述べたポート０からの信号線３９
上の要求信号並びにポート１及び２から１１− の信号線６２及び６３上の対応する信号を受は取る。３
つのポートからの要求は独立であって、ある要求サイク
ルにおいて３つの要求線３９．６２．６３は任意の組み
合せの１又は０の値を取り得る。

要求があれば、第３図の回路は第２図の回路で照合され
たどの資源に対してもポートの１つにアクセスを許可す
る信号を信号線６４．６５又は６６の１つに発生する。

第３図は回路は、優先順位に基いて要求を処理する組み
合せ論理回路、並びに各ステップ毎に異なった優先順位
を発生する１組の制御線７１及びカウンタ７２及びデコ
ーダ７３から構成される。また第３図の回路は２ピツ１
〜のモード・ピッ１−６９を受は取り、カウンタ７２は
そのモード・ビットに応答して計数順序を変え、それに
よってＩＯＰ及びＳＤＳ　１．５ＤＳ２の相対的優先順
位を変化させる。

図面中の構成要素について、下記の動作の説明中に現わ
れる順に説明を行なう。

（１）　　完全な優先順位計数サイクル、第１の優先順
位のポートによりアクセスが要求される。

１２− （２）　　完全な優先順位計数サイクル。下位の優先順
位のポー１〜に対してデフオールとによりアクセスが許
可される。

（３）　　幾つかの短縮された優先順位計数サイクル。

６全　　サイクルにおける　環ゲート 本節で述べる優先順位動作においてカウンタは７ステツ
プの完全なカウントを行なうように動作する。各ステッ
プにおいて、３つのポートは特定の順序の優先順位を有
する。好ましい順序は下記の通りである。

表　　１ カウント　　　　　Ｉ先扉伎 Ｉ　　　　　５ＤＳＯ１ＳＤＳ　１、ｌ０Ｐ２　　　　
　ＳＤＳ　１．５ＤＳＯ１ＩＯＰ３　　　　５ＤＳＯ１
ＳＤＳ　１、ｌ０Ｐ４　　　　　ＳＤＳ　１．５ＤＳＯ
１ＩＯＰ５　　　　５ＤＳＯ１ＳＤＳ　］、■○Ｐ６　
　　　５ＤＳ１．５ＤＳＯ１ＩＯＰ７　　　　　ＴＯＰ
、　　５ＤＳＯ，ＳＤＳＩ従って、完全優先順位サイク
ルでは（１）７つのステップのうち６つにおいて２つの
ＳＤＳが第１及び第２の優先順位を得る事及び（２）２
つのＳＤＳが殆んど同数の第１及び第２の優先順位を有
する事がわかる。ＩＯＰが最高の優先順位を有する１つ
のステップでは、ボートＯが便宜上第２の優先順位を与
えられ、ボート１は第３の優先順位を割り当てられてい
る。ＳＤＳとＩＯＰとの相対的優先順位は計数サイクル
の長さに依存しており、相対的優先順位を変化させ且つ
ボート０及び１の優先順位を等しく保つようにカウント
を短縮する手段が設けられる。

カウンタがその出力線［カラン１〜＝ＩＪに１論理レベ
ル信号を出力し、且つボートＯが利用可能な資源をアク
セスする要求を行なっている事を示す信号線３９上の１
論理レベルが存在すると想定する。この状況において、
ＡＮＤゲート７４は信号線３９上のボートＯからの要求
信号及び信号「カウント＝１」を受は取り、それらの信
号の一致に応答して、ＯＲゲート７８と協動して信号線
６４上にボートＯに関するエネーブル信号を発生する。

同様にＡＮＤゲート７５及び７６は信号「カラン１〜＝
３」及びｒカウント＝５」を受は取り、ＯＲゲート７８
と協動して、計数サイクルのカウント３及び５において
ボートＯによる要求を許可する。（ＡＮＤゲート７７は
後述する。）ＡＮＤゲート８０〜８２及びＯＲゲート８
４は信号線６２上のボート１による要求信号と信号「カ
ウント＝２」、ｒカウント＝４」又はｒカウント＝６」
との一致が生じる時に信号線６５にボート１への優先順
位を許可する信号を与えるように構成される。同様にＡ
ＮＤゲート８６及びＯＲゲート８７は、信号線６３上の
ボート２による要求がカウント＝７において生じた時に
、信号線６６にボート２に対する優先順位を認める信号
を与える。

デフオールド　　　　　二 カウント＝１であり、ボート１が要求を行なっているが
ボートＯは要求を行なっていないと仮定−１５＝ する。第３図の回路は表１に示すようにボート１にデフ
オールド（上位者棄権）による優先順位を許可するよう
に動作する。ある点で全てのデフオールド条件に関する
構成要素は類似しており、それらの構成要素はボート０
からボート１へのデフオールド動作と同様に説明される
。他の点ではそれらの構成要素は表１の非対称性を反映
しており、別々に説明される。

この例ではボート０に関するＡＮＤゲート７４〜７６は
信号線３９上の信号のダウン・レベルによって禁止され
る。ボート１に関するＡＮＤゲート８０〜８２は信号ｒ
カウント＝２」　ｒカウント＝４Ｊ又はｒカウント＝６
」のダウン・レベルによって禁止される。次に説明する
ように、ＡＮＤゲート８３は３つの入力信号に応答して
ＯＲゲート８４の出力６５に許可信号を発生する。

反転回路９０は、信号線３９上のボート０がらのを要求
を反転して、信号線９１上に、ボート０からの要求が存
在しない事を示す信号を発生する。

ＡＮＤゲート９２はこの信号及び信号ｒカウント１６− ＝１」に応答して信号線９２に出力「ボート０からのデ
フオールド」を発生する。ＯＲゲート９４はＡＮＤゲー
ト９３に信号ｒカウント＝１」を伝達し、同様にボート
Ｏが第１の優先順位を有する他のステップを識別する信
号即ち逆に言えばボート０からのデフオールド優先順位
に関する時を識別は信号「カウント＝３」及びｒカウン
ト＝５」を受は取る。同様に反転回路９５．９６、ＯＲ
ゲート９７．９８及びＡＮＤゲート９９，１００は、ボ
ート１又はボート２が第１の優先順位を有するステップ
に関して信号線１０４及び１０５上にデフオールド信号
を与える。

ＯＲゲート１０７はゲート９２から信号「ボートＯから
のデフオールド」を受は取り且つ信号１０５上の対応す
る信号「ボート２からのデフオールド」を受は取り、信
号線１０９にボート０又はボート２（又は両方）がデフ
オールドした事を示す信号を出力する。ＯＲゲート１１
０及び１１１は、デフオールドがボート１もしくは２又
はボートＯもしくは１において生じた事を示す信号を発
生する。

ポー１−０に関するＡＮＤゲーｉ〜７７は○Ｒアゲ−〜
１１０の出力及び信号線３９上のポー１−〇による要求
を受は取り、他のポートが第１の優先順位からデフオー
ルトシた場合に信号線６４上に許可信号を発生する。

ポー１〜１に関するＡＮＤゲート８３は、ＯＲゲート１
０７からデフオールド信号を受は取るが、ポート０が要
求を行なっているならばＯＲアゲ−〜７８から禁止入力
を受は取る。この信号の組み合せは、論理式（（ステッ
プ１．３．５）ＡＮＤＮＯＴ　（ポー１−〇による要求
））ＯＲ（ステップ７　　ＡＮＤＮＯＴ）ポー１−０に
よる要求　ＯＲボート２による要求）と等価である。従
ってデフオールド優先順位はポー１−〇、■、２、であ
る。

ポート２に関するＡＮＤゲー１〜１１４はＯＲゲート１
１１からポートＯ又はポート１２のいずれかからのデフ
オールドに関する信号を受は取り。

またポー１−０又はポー１〜１のいずれかに対して要求
が認められた事を反転後のアップ・レベルによ取る。こ
の信号の組み合せは、論理式（（ステップ１．２．３．
４．５又は６）ＡＮＤ　　Ｎ０Ｔ（ポー１−０による要
求　ＯＲポー１−１による要求））に等価である。

皿勿肚歎丈不Ｌｋ 表２はＭＪ数サイクル３．４及び５ステツプに関する計
数シニケンス並びに全部で４つの計数シーケンスに関す
るモード制御ビットを示している。

表　　２ −　　立レジスタ　　　カウンタ・シーケンス００　　
　　　　　１．４．７． ０１　　　　　　１．３．４．７ １０　　　　　　１．２．３．４．７ １１　　　　　　　　（表１参照） １９− モード・ピッ１−〇〇によって確立されるシーケンスお
いて、ポート０及びポート１は３つのステップのうち２
つで第２又は第２の優先順位を受は取る。同様にモード
・ピッｈｏ１のシーケンスでは、ポート０及びポー１へ
１は４つのステップのうち３つで第１又は第２の優先順
位を受は取る。各シーケンスで、ポート０とポート１と
の間の相対的優先順位はポー１〜２が第１の優先順位を
有する１つのステップによって少し非対称になっており
、またモード・ビット０１のシーケンスでは偶数個の総
計数ステップがあり且つ奇数個のステップがポート０及
びポート１の間で分割されるという事実によって相対的
優先順位はより非対称になっている。この非対称性は通
常、システムのユーザーにとって明らかではない。

カウンタ　びモード゛　　Ｊ： 好ましいカウンタは、単純な一連の３つの相互接続され
たラッチ段を有し、現在のカウントから選択された次の
カウントへ選択的にラッチを進ませるような股間結合を
有するものである。例えば２０− カウンタがモード・ピッ１〜１１によって制御される時
、ラッチは右端のビットを反転し隣接ビットを条件に従
って反転する段間結合の周知の動作によってカウント１
００（１０進数４）からカウント１１．１（１０進数５
）に進められる。同様にモード０Ｏ１０１又は１０にお
いて、カウンタは右端の２ビツトを反転する事によって
カウント１００からカウント１１１に進められる。種々
のシーケンスの場合のカウンタは周知であって、これら
の例から容易に理解できるであろう。

より一般的な観点にたてば、カウンタはＩ１０サブシス
テムのクロックから作られたステップ信号及び現在の状
態に応答してシーケンス中の次の計数ステップに進む順
序回路である。この一般的機能は種々のデバイスによっ
て提供される。

【図面の簡単な説明】

第１図は１次データ段及びデータ処理システムの関連部
分のブロック図、 第２図は利用可能なシステム資源を識別する、１次デー
タ段中の回路の図、第３図は第２図の回路からの要求を
受は取り１次データ段の資源へのアクセスを制御する回
路の図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　弁理士　岡　　１）　次　　生（外１名）

Claims (1)

【特許請求の範囲】
1. 複数の要求者のうち１つに動作サイクルを許可する優先
   順位回路であって、要求者間の優先順位に基いて要求者
   に動作サイクルを許可する手段を有する論理回路と、上
   記優先順位を複数の優先順位の間で所定の順序で順次に
   変化させる手段と、上記要求者の相対的優先度を変化さ
   せるために上記所定の順序を変化させる手段とを含む優
   先順位回路。