JPS59148952A - 優先順位回路 - Google Patents
優先順位回路Info
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- JPS59148952A JPS59148952A JP58216377A JP21637783A JPS59148952A JP S59148952 A JPS59148952 A JP S59148952A JP 58216377 A JP58216377 A JP 58216377A JP 21637783 A JP21637783 A JP 21637783A JP S59148952 A JPS59148952 A JP S59148952A
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- JP
- Japan
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- priority
- signal
- boat
- request
- iop
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は一般にデータ処理装置、特にデータ処理システ
ムのチャネル・サブシステムで使われる優先順位回路に
関する。
ムのチャネル・サブシステムで使われる優先順位回路に
関する。
データ処理システムでは、(主記憶等の)システム資源
に(チャネル等の)複数のユーザーがアクセスを求めて
争うような応用が多くある。この競合を解決する装置は
優先順位回路と呼ばれる。
に(チャネル等の)複数のユーザーがアクセスを求めて
争うような応用が多くある。この競合を解決する装置は
優先順位回路と呼ばれる。
チャネル・サブシステムはデータ処理システムのありふ
れた要素であって周知のものではあるが、特に本発明に
関係したシステムの特徴及び用語を復習しておくのは有
用であろう。
れた要素であって周知のものではあるが、特に本発明に
関係したシステムの特徴及び用語を復習しておくのは有
用であろう。
単純なシステムではm−の処理装置がデータ及びプログ
ラムを主記憶に転送させるための副指令をディスク制御
装置に出し、そして同じ処理装置が主記憶中のデータに
対してプログラムを実行する。しかし多くの理由により
、一般には2個の別個の処理装置が設けられている。そ
の1つはI10100ため、もう1つは主記憶中のプロ
グラムを実行するための算術論理演算のために設けられ
ている。本発明を使用する型のシステムでは、いくつか
の処理装置がI10100別個の部分を取扱う。それら
の処理装置の1つは■/○処理装置あるいはIOPと呼
ばれ、さらにチャネル処理装置あるいはCPと呼ばれる
いくつかの処理装置が存在する。
ラムを主記憶に転送させるための副指令をディスク制御
装置に出し、そして同じ処理装置が主記憶中のデータに
対してプログラムを実行する。しかし多くの理由により
、一般には2個の別個の処理装置が設けられている。そ
の1つはI10100ため、もう1つは主記憶中のプロ
グラムを実行するための算術論理演算のために設けられ
ている。本発明を使用する型のシステムでは、いくつか
の処理装置がI10100別個の部分を取扱う。それら
の処理装置の1つは■/○処理装置あるいはIOPと呼
ばれ、さらにチャネル処理装置あるいはCPと呼ばれる
いくつかの処理装置が存在する。
一般に、中央処理装置はユーザー・プログラムに周接関
係するI10100取扱い、TOP及びCPはI10装
置と主記憶との間でデータを転送する動作を取扱う。C
Pは、装置制御装置を相手にする動作を含む、主記憶に
対する実際の転送動作を取扱う。IOPは、中央処理装
置との通信、T10ジヨブのスケジューリング、及びC
Pの終了ステータスの取扱い等の、I10100一般的
な部分を扱う。IOPは、中央処理装置がI10100
開始するために用意する制御ブロックを得る等の動作の
ため、及びIOPの代りに中央処理装置によって処理さ
れるステータス条件の報告のために、中央処理装置と通
信する。CPは、I10動装置からのデータを記憶する
ため、及びI10装置に記憶されるべきデータを取出た
め、又はCPによって実行されるチャネル・プログラム
を取出すために、主記憶と通信する。
係するI10100取扱い、TOP及びCPはI10装
置と主記憶との間でデータを転送する動作を取扱う。C
Pは、装置制御装置を相手にする動作を含む、主記憶に
対する実際の転送動作を取扱う。IOPは、中央処理装
置との通信、T10ジヨブのスケジューリング、及びC
Pの終了ステータスの取扱い等の、I10100一般的
な部分を扱う。IOPは、中央処理装置がI10100
開始するために用意する制御ブロックを得る等の動作の
ため、及びIOPの代りに中央処理装置によって処理さ
れるステータス条件の報告のために、中央処理装置と通
信する。CPは、I10動装置からのデータを記憶する
ため、及びI10装置に記憶されるべきデータを取出た
め、又はCPによって実行されるチャネル・プログラム
を取出すために、主記憶と通信する。
またIOP及びCPは互いの間でも通信する。
IOPは■/○ジョブが実行されるべき時に、特定のC
Pに信号を送り、CPはジョブが終了するか又は他の一
般的な動作がIOPによって実行されるべき時にIOP
に信号を送る。これらの通信は一般に、IOPとCPと
の間を走る信号線又は主記憶を経由して行なわれている
。
Pに信号を送り、CPはジョブが終了するか又は他の一
般的な動作がIOPによって実行されるべき時にIOP
に信号を送る。これらの通信は一般に、IOPとCPと
の間を走る信号線又は主記憶を経由して行なわれている
。
I10サブシステムの説明は、本発明の優先順位回路を
使用する特定のシステムに関する用語を使用する事によ
って単純化される。このシステムにおいて、上向きの漏
斗状に構成されたバッファ・メモリのシステムを経て多
数のCPが主記憶と通信する。このバッファ・メモリ・
システムの順次の段は、下位の段よりは上位の段がバス
の数が少なく、またバスがより広く高速になるようにな
っている。
使用する特定のシステムに関する用語を使用する事によ
って単純化される。このシステムにおいて、上向きの漏
斗状に構成されたバッファ・メモリのシステムを経て多
数のCPが主記憶と通信する。このバッファ・メモリ・
システムの順次の段は、下位の段よりは上位の段がバス
の数が少なく、またバスがより広く高速になるようにな
っている。
2次データ段(SDS)と呼ばれる、このシステムの1
つの段は、2個の類似した群を有し、その各々もSDS
と呼ばれる。IOP及び2個のSDSは、1次データ段
又はPDSと呼ばれる1番上の段を経由して、主記憶に
及び互いに接続されている。従って、主記憶へのアクセ
スを求めるCPとIOPとの間の競合はちょうどIOP
と2個3− のSDSとの間の競合として説明する事ができる。
つの段は、2個の類似した群を有し、その各々もSDS
と呼ばれる。IOP及び2個のSDSは、1次データ段
又はPDSと呼ばれる1番上の段を経由して、主記憶に
及び互いに接続されている。従って、主記憶へのアクセ
スを求めるCPとIOPとの間の競合はちょうどIOP
と2個3− のSDSとの間の競合として説明する事ができる。
このシステムではPDSがIOPと2個のSDSとの間
の通信路を提供し、それらの装置は、相互接続データ路
に対するアクセスを求めて競合する。
の通信路を提供し、それらの装置は、相互接続データ路
に対するアクセスを求めて競合する。
このI10サブシステムのPDSは、CPの動作のある
ものがクリティカル・タイミングを有するので、優先順
位回路が必要である。データがディスク記憶装置との間
で転送されている時、主記憶へのデータ経路はディスク
制御装置に与えられる。もしもこの時点において何らか
の原因によりシステム資源が利用可能でないならば、デ
ィスクが1回転を終えるまで動作が遅延しなければなら
ない。従って本発明の目的は、IOPのクリティカルな
動作が起きにくいためにクリティカルなCP動作が遅延
しにくいような新規な優先順位回路を提供する事である
。
ものがクリティカル・タイミングを有するので、優先順
位回路が必要である。データがディスク記憶装置との間
で転送されている時、主記憶へのデータ経路はディスク
制御装置に与えられる。もしもこの時点において何らか
の原因によりシステム資源が利用可能でないならば、デ
ィスクが1回転を終えるまで動作が遅延しなければなら
ない。従って本発明の目的は、IOPのクリティカルな
動作が起きにくいためにクリティカルなCP動作が遅延
しにくいような新規な優先順位回路を提供する事である
。
逆に、CPが少しの遅延でその動作を開始しかつ終了す
るにはIOPによるメモリ・アクセスが必要である。本
発明によれば、1つのCPが主起4− 憶へのTOPの適切なアクセスを阻害する事により多数
のCPが遅延される事が防止される。また異なった動作
条件の下では、IOP及びSDSの相対的な必要性に変
化がある。本発明によればIOP及びSDSに選択に基
いて相対的優先順位を与える事が可能である。
るにはIOPによるメモリ・アクセスが必要である。本
発明によれば、1つのCPが主起4− 憶へのTOPの適切なアクセスを阻害する事により多数
のCPが遅延される事が防止される。また異なった動作
条件の下では、IOP及びSDSの相対的な必要性に変
化がある。本発明によればIOP及びSDSに選択に基
いて相対的優先順位を与える事が可能である。
本発明はシステム資源に対してSDSとIOPとの間に
選択可能な相対的優先順位を可能とする優先順位回路を
提供する。SDS又はIOPは特定の資源に関して要求
を行なう信号を出す。各資源は通常、ビジー又は利用可
能の信号を与える。
選択可能な相対的優先順位を可能とする優先順位回路を
提供する。SDS又はIOPは特定の資源に関して要求
を行なう信号を出す。各資源は通常、ビジー又は利用可
能の信号を与える。
優先順位回路の第1の段において、特定の資源に関する
要求はその資源の利用可能性と対照され、利用可能な資
源に関する競争者に関する要求だけが伝達される。回路
の第2段において、最高の優先順位を有する要求者にア
クセスが許可される。
要求はその資源の利用可能性と対照され、利用可能な資
源に関する競争者に関する要求だけが伝達される。回路
の第2段において、最高の優先順位を有する要求者にア
クセスが許可される。
3つの競争者に関する優先順位は、可変な数のステップ
を含むサイクル中で変更される。優先順位が最下位の競
争者IOPはステップの1つでは最高の優先順位を与え
られ、他のサイクルでは最高の優先順位は2つのSDS
の間で交互に変更される。1サイクル中のステップの数
が多い場合IOPは比較的低い優先順位を有し、短かい
サイクルではIOPは比較的高い優先順位又はSDSと
殆んど等しい優先順位を獲得する。
を含むサイクル中で変更される。優先順位が最下位の競
争者IOPはステップの1つでは最高の優先順位を与え
られ、他のサイクルでは最高の優先順位は2つのSDS
の間で交互に変更される。1サイクル中のステップの数
が多い場合IOPは比較的低い優先順位を有し、短かい
サイクルではIOPは比較的高い優先順位又はSDSと
殆んど等しい優先順位を獲得する。
下記の特別な回路では、7ステツプの完全なサイクル又
はそれより少ない数のステップをカラン1−するために
カウンタが設けられている。各ステップは優先順位の特
定の系列を有する。
はそれより少ない数のステップをカラン1−するために
カウンタが設けられている。各ステップは優先順位の特
定の系列を有する。
第1図は、中央処理装置、主記憶、並びに処理装置及び
I10サブシステムによ′るメモリへのアクセスを制御
する回路を含む中央処理装置複合体を示す。本発明は種
々のデータ処理システムに有用であり、それらの構成要
素は第1図に機能ブロック12で表わされている。前記
のIOP、5DS1及び5DS2もそれぞれ機能ブロッ
ク1〜3で表わされている。
I10サブシステムによ′るメモリへのアクセスを制御
する回路を含む中央処理装置複合体を示す。本発明は種
々のデータ処理システムに有用であり、それらの構成要
素は第1図に機能ブロック12で表わされている。前記
のIOP、5DS1及び5DS2もそれぞれ機能ブロッ
ク1〜3で表わされている。
PDSは4は双方向データ・バス14並びにアドレス及
び制御バス15によって主記憶制御装置に接続される。
び制御バス15によって主記憶制御装置に接続される。
処理装置への入力のためにデータ・バス14の経路中に
データ・バッファ16及びデータ・レジスタ17が接続
され、処理装置からの出力のために経路中にデータ・レ
ジスタ17及び18が接続される。また処理装置へのア
ドレス及び制御バス15の経路中には、記憶要求レジス
タ5CR1及び5CR2並びに取出し要求レジスタFC
R1及びFCR2が接続される。
データ・バッファ16及びデータ・レジスタ17が接続
され、処理装置からの出力のために経路中にデータ・レ
ジスタ17及び18が接続される。また処理装置へのア
ドレス及び制御バス15の経路中には、記憶要求レジス
タ5CR1及び5CR2並びに取出し要求レジスタFC
R1及びFCR2が接続される。
データは(係属中の転送がなければ)システム動作の連
続したサイクルにおいてデータ・バス14を転送される
。記憶サイクルにおいて、レジスタ17からのデータは
バス14に置かれ、レジスタ5CRI又は5CR2から
の関連アドレス及び制御情報はバス15に置かれる。取
出しサイクルにおいて、FCRl又はFOR2からのア
ドレス情報及び他の情報はバス15に置かれ、次にデー
タがバス14からレジスタ17に転送される。
続したサイクルにおいてデータ・バス14を転送される
。記憶サイクルにおいて、レジスタ17からのデータは
バス14に置かれ、レジスタ5CRI又は5CR2から
の関連アドレス及び制御情報はバス15に置かれる。取
出しサイクルにおいて、FCRl又はFOR2からのア
ドレス情報及び他の情報はバス15に置かれ、次にデー
タがバス14からレジスタ17に転送される。
後述する優先順位回路は、IOP及びSDSによねS(
、R1及び並びにFCRI及び2へのアク7− セスを制御し、他の回路は優先順位を考慮する事なくそ
れらのレジスタの内容に従って動作する。
、R1及び並びにFCRI及び2へのアク7− セスを制御し、他の回路は優先順位を考慮する事なくそ
れらのレジスタの内容に従って動作する。
IOP及び各SDSは、別々の入力バス20.2]及び
22並びに出力バス23.24及び25によってPDS
に接続される。これら3本の入力バスは回路27で組み
合され3本の出力バスは回路28から分岐する。これら
の回路は従来のものであるので、特に説明しない。
22並びに出力バス23.24及び25によってPDS
に接続される。これら3本の入力バスは回路27で組み
合され3本の出力バスは回路28から分岐する。これら
の回路は従来のものであるので、特に説明しない。
チャネル通信機構配列(CCA)5はIOPとSDSと
の間の通信を与える。本発明の優先順位回路はOCAの
データ入力レジスタ(CCIR)6へのアクセスも制御
する。CCAに記憶されたデータはCCAデータ出力レ
ジスタ(CCOR)7を経て出力される。
の間の通信を与える。本発明の優先順位回路はOCAの
データ入力レジスタ(CCIR)6へのアクセスも制御
する。CCAに記憶されたデータはCCAデータ出力レ
ジスタ(CCOR)7を経て出力される。
袈JJL今胴」ロエ第4」0−
論理1が信号線のアップ・レベルによって表わされ、論
理Oがダウン・レベルによって表わされ場合について第
2図及び第3図の論理回路を説明すると便利であろう。
理Oがダウン・レベルによって表わされ場合について第
2図及び第3図の論理回路を説明すると便利であろう。
第2図は、SDS 1による1つ以上の要求を受−8=
け取りそれらの要求を利用可能なシステム資源と照合す
るPDSの1つのボートを示している。PDSは5DS
2及びIOPのための他の2つのポー1〜も有しており
、それらは入力及び出力の接続の相違を除けば第2図の
ボートと同一である。ボートOは、システム資源に対す
るアクセスを求めるSDSによる要求を識別する信号線
30.31及び32上の信号:即ち取り出し要求係属中
、記憶要求係属中及びCCA動作係属中の信号を受は取
る。またボートOは、システム資源が利用可能か又はビ
ジーかを知らせる信号線33〜37上の対応する信号:
即ち5CRI利用可能、5CR2利用可能、FCR1利
用可能、FCR2利用可能、及びCCA入カシカレジス
タc I R)利用可能の各信号も受は取る。他のボー
トは、対応する要求信号及び同じ利用可能信号を受は取
る。ボートは、要求が行なわれ照合された事を示す信号
を信号線39上に出力し、また要求が照合された資源を
識別するために信号線40〜44の1つに制御信号を出
力する。
るPDSの1つのボートを示している。PDSは5DS
2及びIOPのための他の2つのポー1〜も有しており
、それらは入力及び出力の接続の相違を除けば第2図の
ボートと同一である。ボートOは、システム資源に対す
るアクセスを求めるSDSによる要求を識別する信号線
30.31及び32上の信号:即ち取り出し要求係属中
、記憶要求係属中及びCCA動作係属中の信号を受は取
る。またボートOは、システム資源が利用可能か又はビ
ジーかを知らせる信号線33〜37上の対応する信号:
即ち5CRI利用可能、5CR2利用可能、FCR1利
用可能、FCR2利用可能、及びCCA入カシカレジス
タc I R)利用可能の各信号も受は取る。他のボー
トは、対応する要求信号及び同じ利用可能信号を受は取
る。ボートは、要求が行なわれ照合された事を示す信号
を信号線39上に出力し、また要求が照合された資源を
識別するために信号線40〜44の1つに制御信号を出
力する。
上記の要求と利用可能性とを照合する機能はANDゲー
ト48〜52によって第2図の回路で実現されている。
ト48〜52によって第2図の回路で実現されている。
これらのゲー1へは要求信号及び対応する利用可能信号
を受理するための階層を示すために図面中で1列に配置
されている。この構成を、信号線30及び33からボー
ト0記憶要求係属中及び5CRI利用可能の各信号を受
は取るゲート48によって説明する。これらの信号の一
致する時、ゲート48は信号線40」二に5CR1ポ一
ト0ロード信号を出力する。各ゲート48〜52も同様
に要求信号及び対応する利用可能信号を受は取る。さら
に各ゲートの出力40〜43は、最後のゲー1〜を除い
て列の下位の各ゲートの出力を禁止するように接続され
る。(図中の白丸はANDゲートにおける機能を禁止す
るために、制御線40〜44の出力の論理値1をゲート
の入力において論理値0にする論理反転機能を表わす。
を受理するための階層を示すために図面中で1列に配置
されている。この構成を、信号線30及び33からボー
ト0記憶要求係属中及び5CRI利用可能の各信号を受
は取るゲート48によって説明する。これらの信号の一
致する時、ゲート48は信号線40」二に5CR1ポ一
ト0ロード信号を出力する。各ゲート48〜52も同様
に要求信号及び対応する利用可能信号を受は取る。さら
に各ゲートの出力40〜43は、最後のゲー1〜を除い
て列の下位の各ゲートの出力を禁止するように接続され
る。(図中の白丸はANDゲートにおける機能を禁止す
るために、制御線40〜44の出力の論理値1をゲート
の入力において論理値0にする論理反転機能を表わす。
)SDS 1からの信号線30〜32は各々個々の要求
信号を伝える物理的に異なった導線であって、SDS
1はどの資源に関しても同時に係属中の要求を有する事
が可能である。しかしながら、PDS及び第3図の優先
順位判定回路は各サイクルにおいて1つの要求だけを処
理する。ANDゲー1〜の出力から下位ゲートへ禁止接
続は、SDSからの係属中の要求が優先順位に従って受
理される事を可能にする。第2図の回路において、優先
順位はSCR及びFCRが等しい優先順位を持つように
それらの間で交互に変更される。
信号を伝える物理的に異なった導線であって、SDS
1はどの資源に関しても同時に係属中の要求を有する事
が可能である。しかしながら、PDS及び第3図の優先
順位判定回路は各サイクルにおいて1つの要求だけを処
理する。ANDゲー1〜の出力から下位ゲートへ禁止接
続は、SDSからの係属中の要求が優先順位に従って受
理される事を可能にする。第2図の回路において、優先
順位はSCR及びFCRが等しい優先順位を持つように
それらの間で交互に変更される。
第2図の回路は、SDS 1が利用可能な資源に対して
要求を行なった事を示す。ボート0要求信信号を発生す
るOR回路55も有する。この信号は、資源を特に識別
する事のない、利用可能な資源に関する一般化された要
求を示すものである。
要求を行なった事を示す。ボート0要求信信号を発生す
るOR回路55も有する。この信号は、資源を特に識別
する事のない、利用可能な資源に関する一般化された要
求を示すものである。
次に述べるように、第3図の回路は、これらの−膜化さ
れた要求を受は取って、サイクルに関し最高の優先順位
を有する要求者に対してアクセスを許可する。
れた要求を受は取って、サイクルに関し最高の優先順位
を有する要求者に対してアクセスを許可する。
優 立10
第3図の回路は前節で述べたポート0からの信号線39
上の要求信号並びにポート1及び2から11− の信号線62及び63上の対応する信号を受は取る。3
つのポートからの要求は独立であって、ある要求サイク
ルにおいて3つの要求線39.62.63は任意の組み
合せの1又は0の値を取り得る。
上の要求信号並びにポート1及び2から11− の信号線62及び63上の対応する信号を受は取る。3
つのポートからの要求は独立であって、ある要求サイク
ルにおいて3つの要求線39.62.63は任意の組み
合せの1又は0の値を取り得る。
要求があれば、第3図の回路は第2図の回路で照合され
たどの資源に対してもポートの1つにアクセスを許可す
る信号を信号線64.65又は66の1つに発生する。
たどの資源に対してもポートの1つにアクセスを許可す
る信号を信号線64.65又は66の1つに発生する。
第3図は回路は、優先順位に基いて要求を処理する組み
合せ論理回路、並びに各ステップ毎に異なった優先順位
を発生する1組の制御線71及びカウンタ72及びデコ
ーダ73から構成される。また第3図の回路は2ピツ1
〜のモード・ピッ1−69を受は取り、カウンタ72は
そのモード・ビットに応答して計数順序を変え、それに
よってIOP及びSDS 1.5DS2の相対的優先順
位を変化させる。
合せ論理回路、並びに各ステップ毎に異なった優先順位
を発生する1組の制御線71及びカウンタ72及びデコ
ーダ73から構成される。また第3図の回路は2ピツ1
〜のモード・ピッ1−69を受は取り、カウンタ72は
そのモード・ビットに応答して計数順序を変え、それに
よってIOP及びSDS 1.5DS2の相対的優先順
位を変化させる。
図面中の構成要素について、下記の動作の説明中に現わ
れる順に説明を行なう。
れる順に説明を行なう。
(1) 完全な優先順位計数サイクル、第1の優先順
位のポートによりアクセスが要求される。
位のポートによりアクセスが要求される。
12−
(2) 完全な優先順位計数サイクル。下位の優先順
位のポー1〜に対してデフオールとによりアクセスが許
可される。
位のポー1〜に対してデフオールとによりアクセスが許
可される。
(3) 幾つかの短縮された優先順位計数サイクル。
6全 サイクルにおける 環ゲート
本節で述べる優先順位動作においてカウンタは7ステツ
プの完全なカウントを行なうように動作する。各ステッ
プにおいて、3つのポートは特定の順序の優先順位を有
する。好ましい順序は下記の通りである。
プの完全なカウントを行なうように動作する。各ステッ
プにおいて、3つのポートは特定の順序の優先順位を有
する。好ましい順序は下記の通りである。
表 1
カウント I先扉伎
I 5DSO1SDS 1、l0P2
SDS 1.5DSO1IOP3 5DSO1
SDS 1、l0P4 SDS 1.5DSO
1IOP5 5DSO1SDS ]、■○P6
5DS1.5DSO1IOP7 TOP
、 5DSO,SDSI従って、完全優先順位サイク
ルでは(1)7つのステップのうち6つにおいて2つの
SDSが第1及び第2の優先順位を得る事及び(2)2
つのSDSが殆んど同数の第1及び第2の優先順位を有
する事がわかる。IOPが最高の優先順位を有する1つ
のステップでは、ボートOが便宜上第2の優先順位を与
えられ、ボート1は第3の優先順位を割り当てられてい
る。SDSとIOPとの相対的優先順位は計数サイクル
の長さに依存しており、相対的優先順位を変化させ且つ
ボート0及び1の優先順位を等しく保つようにカウント
を短縮する手段が設けられる。
SDS 1.5DSO1IOP3 5DSO1
SDS 1、l0P4 SDS 1.5DSO
1IOP5 5DSO1SDS ]、■○P6
5DS1.5DSO1IOP7 TOP
、 5DSO,SDSI従って、完全優先順位サイク
ルでは(1)7つのステップのうち6つにおいて2つの
SDSが第1及び第2の優先順位を得る事及び(2)2
つのSDSが殆んど同数の第1及び第2の優先順位を有
する事がわかる。IOPが最高の優先順位を有する1つ
のステップでは、ボートOが便宜上第2の優先順位を与
えられ、ボート1は第3の優先順位を割り当てられてい
る。SDSとIOPとの相対的優先順位は計数サイクル
の長さに依存しており、相対的優先順位を変化させ且つ
ボート0及び1の優先順位を等しく保つようにカウント
を短縮する手段が設けられる。
カウンタがその出力線[カラン1〜=IJに1論理レベ
ル信号を出力し、且つボートOが利用可能な資源をアク
セスする要求を行なっている事を示す信号線39上の1
論理レベルが存在すると想定する。この状況において、
ANDゲート74は信号線39上のボートOからの要求
信号及び信号「カウント=1」を受は取り、それらの信
号の一致に応答して、ORゲート78と協動して信号線
64上にボートOに関するエネーブル信号を発生する。
ル信号を出力し、且つボートOが利用可能な資源をアク
セスする要求を行なっている事を示す信号線39上の1
論理レベルが存在すると想定する。この状況において、
ANDゲート74は信号線39上のボートOからの要求
信号及び信号「カウント=1」を受は取り、それらの信
号の一致に応答して、ORゲート78と協動して信号線
64上にボートOに関するエネーブル信号を発生する。
同様にANDゲート75及び76は信号「カラン1〜=
3」及びrカウント=5」を受は取り、ORゲート78
と協動して、計数サイクルのカウント3及び5において
ボートOによる要求を許可する。(ANDゲート77は
後述する。)ANDゲート80〜82及びORゲート8
4は信号線62上のボート1による要求信号と信号「カ
ウント=2」、rカウント=4」又はrカウント=6」
との一致が生じる時に信号線65にボート1への優先順
位を許可する信号を与えるように構成される。同様にA
NDゲート86及びORゲート87は、信号線63上の
ボート2による要求がカウント=7において生じた時に
、信号線66にボート2に対する優先順位を認める信号
を与える。
3」及びrカウント=5」を受は取り、ORゲート78
と協動して、計数サイクルのカウント3及び5において
ボートOによる要求を許可する。(ANDゲート77は
後述する。)ANDゲート80〜82及びORゲート8
4は信号線62上のボート1による要求信号と信号「カ
ウント=2」、rカウント=4」又はrカウント=6」
との一致が生じる時に信号線65にボート1への優先順
位を許可する信号を与えるように構成される。同様にA
NDゲート86及びORゲート87は、信号線63上の
ボート2による要求がカウント=7において生じた時に
、信号線66にボート2に対する優先順位を認める信号
を与える。
デフオールド 二
カウント=1であり、ボート1が要求を行なっているが
ボートOは要求を行なっていないと仮定−15= する。第3図の回路は表1に示すようにボート1にデフ
オールド(上位者棄権)による優先順位を許可するよう
に動作する。ある点で全てのデフオールド条件に関する
構成要素は類似しており、それらの構成要素はボート0
からボート1へのデフオールド動作と同様に説明される
。他の点ではそれらの構成要素は表1の非対称性を反映
しており、別々に説明される。
ボートOは要求を行なっていないと仮定−15= する。第3図の回路は表1に示すようにボート1にデフ
オールド(上位者棄権)による優先順位を許可するよう
に動作する。ある点で全てのデフオールド条件に関する
構成要素は類似しており、それらの構成要素はボート0
からボート1へのデフオールド動作と同様に説明される
。他の点ではそれらの構成要素は表1の非対称性を反映
しており、別々に説明される。
この例ではボート0に関するANDゲート74〜76は
信号線39上の信号のダウン・レベルによって禁止され
る。ボート1に関するANDゲート80〜82は信号r
カウント=2」 rカウント=4J又はrカウント=6
」のダウン・レベルによって禁止される。次に説明する
ように、ANDゲート83は3つの入力信号に応答して
ORゲート84の出力65に許可信号を発生する。
信号線39上の信号のダウン・レベルによって禁止され
る。ボート1に関するANDゲート80〜82は信号r
カウント=2」 rカウント=4J又はrカウント=6
」のダウン・レベルによって禁止される。次に説明する
ように、ANDゲート83は3つの入力信号に応答して
ORゲート84の出力65に許可信号を発生する。
反転回路90は、信号線39上のボート0がらのを要求
を反転して、信号線91上に、ボート0からの要求が存
在しない事を示す信号を発生する。
を反転して、信号線91上に、ボート0からの要求が存
在しない事を示す信号を発生する。
ANDゲート92はこの信号及び信号rカウント16−
=1」に応答して信号線92に出力「ボート0からのデ
フオールド」を発生する。ORゲート94はANDゲー
ト93に信号rカウント=1」を伝達し、同様にボート
Oが第1の優先順位を有する他のステップを識別する信
号即ち逆に言えばボート0からのデフオールド優先順位
に関する時を識別は信号「カウント=3」及びrカウン
ト=5」を受は取る。同様に反転回路95.96、OR
ゲート97.98及びANDゲート99,100は、ボ
ート1又はボート2が第1の優先順位を有するステップ
に関して信号線104及び105上にデフオールド信号
を与える。
フオールド」を発生する。ORゲート94はANDゲー
ト93に信号rカウント=1」を伝達し、同様にボート
Oが第1の優先順位を有する他のステップを識別する信
号即ち逆に言えばボート0からのデフオールド優先順位
に関する時を識別は信号「カウント=3」及びrカウン
ト=5」を受は取る。同様に反転回路95.96、OR
ゲート97.98及びANDゲート99,100は、ボ
ート1又はボート2が第1の優先順位を有するステップ
に関して信号線104及び105上にデフオールド信号
を与える。
ORゲート107はゲート92から信号「ボートOから
のデフオールド」を受は取り且つ信号105上の対応す
る信号「ボート2からのデフオールド」を受は取り、信
号線109にボート0又はボート2(又は両方)がデフ
オールドした事を示す信号を出力する。ORゲート11
0及び111は、デフオールドがボート1もしくは2又
はボートOもしくは1において生じた事を示す信号を発
生する。
のデフオールド」を受は取り且つ信号105上の対応す
る信号「ボート2からのデフオールド」を受は取り、信
号線109にボート0又はボート2(又は両方)がデフ
オールドした事を示す信号を出力する。ORゲート11
0及び111は、デフオールドがボート1もしくは2又
はボートOもしくは1において生じた事を示す信号を発
生する。
ポー1−0に関するANDゲーi〜77は○Rアゲ−〜
110の出力及び信号線39上のポー1−〇による要求
を受は取り、他のポートが第1の優先順位からデフオー
ルトシた場合に信号線64上に許可信号を発生する。
110の出力及び信号線39上のポー1−〇による要求
を受は取り、他のポートが第1の優先順位からデフオー
ルトシた場合に信号線64上に許可信号を発生する。
ポー1〜1に関するANDゲート83は、ORゲート1
07からデフオールド信号を受は取るが、ポート0が要
求を行なっているならばORアゲ−〜78から禁止入力
を受は取る。この信号の組み合せは、論理式((ステッ
プ1.3.5)ANDNOT (ポー1−〇による要求
))OR(ステップ7 ANDNOT)ポー1−0に
よる要求 ORボート2による要求)と等価である。従
ってデフオールド優先順位はポー1−〇、■、2、であ
る。
07からデフオールド信号を受は取るが、ポート0が要
求を行なっているならばORアゲ−〜78から禁止入力
を受は取る。この信号の組み合せは、論理式((ステッ
プ1.3.5)ANDNOT (ポー1−〇による要求
))OR(ステップ7 ANDNOT)ポー1−0に
よる要求 ORボート2による要求)と等価である。従
ってデフオールド優先順位はポー1−〇、■、2、であ
る。
ポート2に関するANDゲー1〜114はORゲート1
11からポートO又はポート12のいずれかからのデフ
オールドに関する信号を受は取り。
11からポートO又はポート12のいずれかからのデフ
オールドに関する信号を受は取り。
またポー1−0又はポー1〜1のいずれかに対して要求
が認められた事を反転後のアップ・レベルによ取る。こ
の信号の組み合せは、論理式((ステップ1.2.3.
4.5又は6)AND N0T(ポー1−0による要
求 ORポー1−1による要求))に等価である。
が認められた事を反転後のアップ・レベルによ取る。こ
の信号の組み合せは、論理式((ステップ1.2.3.
4.5又は6)AND N0T(ポー1−0による要
求 ORポー1−1による要求))に等価である。
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表2はMJ数サイクル3.4及び5ステツプに関する計
数シニケンス並びに全部で4つの計数シーケンスに関す
るモード制御ビットを示している。
数シニケンス並びに全部で4つの計数シーケンスに関す
るモード制御ビットを示している。
表 2
− 立レジスタ カウンタ・シーケンス00
1.4.7. 01 1.3.4.7 10 1.2.3.4.7 11 (表1参照) 19− モード・ピッ1−〇〇によって確立されるシーケンスお
いて、ポート0及びポート1は3つのステップのうち2
つで第2又は第2の優先順位を受は取る。同様にモード
・ピッho1のシーケンスでは、ポート0及びポー1へ
1は4つのステップのうち3つで第1又は第2の優先順
位を受は取る。各シーケンスで、ポート0とポート1と
の間の相対的優先順位はポー1〜2が第1の優先順位を
有する1つのステップによって少し非対称になっており
、またモード・ビット01のシーケンスでは偶数個の総
計数ステップがあり且つ奇数個のステップがポート0及
びポート1の間で分割されるという事実によって相対的
優先順位はより非対称になっている。この非対称性は通
常、システムのユーザーにとって明らかではない。
1.4.7. 01 1.3.4.7 10 1.2.3.4.7 11 (表1参照) 19− モード・ピッ1−〇〇によって確立されるシーケンスお
いて、ポート0及びポート1は3つのステップのうち2
つで第2又は第2の優先順位を受は取る。同様にモード
・ピッho1のシーケンスでは、ポート0及びポー1へ
1は4つのステップのうち3つで第1又は第2の優先順
位を受は取る。各シーケンスで、ポート0とポート1と
の間の相対的優先順位はポー1〜2が第1の優先順位を
有する1つのステップによって少し非対称になっており
、またモード・ビット01のシーケンスでは偶数個の総
計数ステップがあり且つ奇数個のステップがポート0及
びポート1の間で分割されるという事実によって相対的
優先順位はより非対称になっている。この非対称性は通
常、システムのユーザーにとって明らかではない。
カウンタ びモード゛ J:
好ましいカウンタは、単純な一連の3つの相互接続され
たラッチ段を有し、現在のカウントから選択された次の
カウントへ選択的にラッチを進ませるような股間結合を
有するものである。例えば20− カウンタがモード・ピッ1〜11によって制御される時
、ラッチは右端のビットを反転し隣接ビットを条件に従
って反転する段間結合の周知の動作によってカウント1
00(10進数4)からカウント11.1(10進数5
)に進められる。同様にモード0O101又は10にお
いて、カウンタは右端の2ビツトを反転する事によって
カウント100からカウント111に進められる。種々
のシーケンスの場合のカウンタは周知であって、これら
の例から容易に理解できるであろう。
たラッチ段を有し、現在のカウントから選択された次の
カウントへ選択的にラッチを進ませるような股間結合を
有するものである。例えば20− カウンタがモード・ピッ1〜11によって制御される時
、ラッチは右端のビットを反転し隣接ビットを条件に従
って反転する段間結合の周知の動作によってカウント1
00(10進数4)からカウント11.1(10進数5
)に進められる。同様にモード0O101又は10にお
いて、カウンタは右端の2ビツトを反転する事によって
カウント100からカウント111に進められる。種々
のシーケンスの場合のカウンタは周知であって、これら
の例から容易に理解できるであろう。
より一般的な観点にたてば、カウンタはI10サブシス
テムのクロックから作られたステップ信号及び現在の状
態に応答してシーケンス中の次の計数ステップに進む順
序回路である。この一般的機能は種々のデバイスによっ
て提供される。
テムのクロックから作られたステップ信号及び現在の状
態に応答してシーケンス中の次の計数ステップに進む順
序回路である。この一般的機能は種々のデバイスによっ
て提供される。
第1図は1次データ段及びデータ処理システムの関連部
分のブロック図、 第2図は利用可能なシステム資源を識別する、1次デー
タ段中の回路の図、第3図は第2図の回路からの要求を
受は取り1次データ段の資源へのアクセスを制御する回
路の図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 1) 次 生(外1名)
分のブロック図、 第2図は利用可能なシステム資源を識別する、1次デー
タ段中の回路の図、第3図は第2図の回路からの要求を
受は取り1次データ段の資源へのアクセスを制御する回
路の図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 1) 次 生(外1名)
Claims (1)
- 複数の要求者のうち1つに動作サイクルを許可する優先
順位回路であって、要求者間の優先順位に基いて要求者
に動作サイクルを許可する手段を有する論理回路と、上
記優先順位を複数の優先順位の間で所定の順序で順次に
変化させる手段と、上記要求者の相対的優先度を変化さ
せるために上記所定の順序を変化させる手段とを含む優
先順位回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US46595383A | 1983-02-14 | 1983-02-14 | |
US465953 | 1983-02-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59148952A true JPS59148952A (ja) | 1984-08-25 |
Family
ID=23849841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58216377A Pending JPS59148952A (ja) | 1983-02-14 | 1983-11-18 | 優先順位回路 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0118670B1 (ja) |
JP (1) | JPS59148952A (ja) |
DE (1) | DE3484357D1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01270161A (ja) * | 1988-04-22 | 1989-10-27 | Hitachi Ltd | 共通バス制御方法 |
JPH02226343A (ja) * | 1988-12-30 | 1990-09-07 | Internatl Business Mach Corp <Ibm> | 計算機装置および優先順位決定方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0628051B2 (ja) * | 1986-04-25 | 1994-04-13 | 株式会社日立製作所 | 記憶制御方式 |
US5265257A (en) * | 1990-06-22 | 1993-11-23 | Digital Equipment Corporation | Fast arbiter having easy scaling for large numbers of requesters, large numbers of resource types with multiple instances of each type, and selectable queuing disciplines |
GB2278258A (en) * | 1993-05-17 | 1994-11-23 | Ibm | Token ring network |
GB2337138B (en) * | 1998-01-30 | 2002-12-18 | * Sgs-Thomson Microelectronics Limited | Arbitration |
GB2336273B (en) * | 1998-01-30 | 2003-05-21 | * Sgs-Thomson Microelectronics Limited | A system for accessing resources |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS522127A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Memory access control circuit |
JPS56166559A (en) * | 1980-05-28 | 1981-12-21 | Hitachi Ltd | Precedence selecting device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3699530A (en) * | 1970-12-30 | 1972-10-17 | Ibm | Input/output system with dedicated channel buffering |
US3812473A (en) * | 1972-11-24 | 1974-05-21 | Ibm | Storage system with conflict-free multiple simultaneous access |
US4126897A (en) * | 1977-07-05 | 1978-11-21 | International Business Machines Corporation | Request forwarding system |
-
1983
- 1983-11-18 JP JP58216377A patent/JPS59148952A/ja active Pending
-
1984
- 1984-01-17 EP EP19840100448 patent/EP0118670B1/en not_active Expired
- 1984-01-17 DE DE8484100448T patent/DE3484357D1/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS522127A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Memory access control circuit |
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JPH01270161A (ja) * | 1988-04-22 | 1989-10-27 | Hitachi Ltd | 共通バス制御方法 |
JPH02226343A (ja) * | 1988-12-30 | 1990-09-07 | Internatl Business Mach Corp <Ibm> | 計算機装置および優先順位決定方法 |
Also Published As
Publication number | Publication date |
---|---|
DE3484357D1 (de) | 1991-05-08 |
EP0118670A2 (en) | 1984-09-19 |
EP0118670B1 (en) | 1991-04-03 |
EP0118670A3 (en) | 1988-04-20 |
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