JPS6218943B2 - - Google Patents
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- Publication number
- JPS6218943B2 JPS6218943B2 JP54114187A JP11418779A JPS6218943B2 JP S6218943 B2 JPS6218943 B2 JP S6218943B2 JP 54114187 A JP54114187 A JP 54114187A JP 11418779 A JP11418779 A JP 11418779A JP S6218943 B2 JPS6218943 B2 JP S6218943B2
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- JP
- Japan
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- error
- memory
- data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000015654 memory Effects 0.000 claims description 24
- 230000004044 response Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 10
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は複数のデバイスを時分割に走査して処
理を行なうデータ処理装置に関する。
理を行なうデータ処理装置に関する。
従来、複数のデバイスを時分割に走査して処理
を行なうデータ処理装置において、複数のデバイ
スで共通にアクセスしているメモリにエラーが発
生すると、エラーが発生した時に処理中であつた
デバイスのアドレスは報告していた。このような
メモリエラーが発生した場合、エラー要因の局小
化のために、まず該エラーがメモリ素子の故障に
よるものかあるいは不当アドレスのアクセスによ
るものかの切り分けを行なう必要がある。ここ
で、不当アドレスとは未定義領域のアドレスのこ
とで、通常、正常な制御データは格納されていな
い。従つて本不当アドレスをアクセスすると該装
置の動作は保証されない。しかるに、従来のデー
タ処理装置は、上記のようにエラー発生時に処理
中のデバイスアドレスを報告するだけであるか
ら、簡単にはエラーの切り分けができず、エラー
を再現させてメモリの入出力の波形を観測して、
エラー解析を行なう方法をとつていた。このた
め、再現性のあるエラーでもエラー要因の追求に
は多くの時間を要していた。またインタミツテン
トエラーの場合は再現性がないため、エラー要因
の推定は困難であつた。そのため部品を交換する
等のエラー再発防止策を施す際の交換範囲が広が
つて、保守性の低下を招いていた。
を行なうデータ処理装置において、複数のデバイ
スで共通にアクセスしているメモリにエラーが発
生すると、エラーが発生した時に処理中であつた
デバイスのアドレスは報告していた。このような
メモリエラーが発生した場合、エラー要因の局小
化のために、まず該エラーがメモリ素子の故障に
よるものかあるいは不当アドレスのアクセスによ
るものかの切り分けを行なう必要がある。ここ
で、不当アドレスとは未定義領域のアドレスのこ
とで、通常、正常な制御データは格納されていな
い。従つて本不当アドレスをアクセスすると該装
置の動作は保証されない。しかるに、従来のデー
タ処理装置は、上記のようにエラー発生時に処理
中のデバイスアドレスを報告するだけであるか
ら、簡単にはエラーの切り分けができず、エラー
を再現させてメモリの入出力の波形を観測して、
エラー解析を行なう方法をとつていた。このた
め、再現性のあるエラーでもエラー要因の追求に
は多くの時間を要していた。またインタミツテン
トエラーの場合は再現性がないため、エラー要因
の推定は困難であつた。そのため部品を交換する
等のエラー再発防止策を施す際の交換範囲が広が
つて、保守性の低下を招いていた。
本発明は、前記の如き従来の問題点を除去する
ものであり、複数のデバイスで共通にアクセスし
ているメモリにエラーが発生した時、該エラーの
要因を容易に摘出できるようにしたデータ処理装
置を提供することを目的とする。
ものであり、複数のデバイスで共通にアクセスし
ているメモリにエラーが発生した時、該エラーの
要因を容易に摘出できるようにしたデータ処理装
置を提供することを目的とする。
この目的を達成するために、本発明によれば、
複数のデバイスで共通にアクセスしているメモリ
にエラーが発生した場合、エラーの要因がメモリ
素子の故障によるものか、あるいはメモリの不当
アドレスをアクセスした事によるものかを判別す
る手段と、メモリの不当アドレスをアクセスした
時のメモリアドレスをトレースする手段とがデー
タ処理装置に新たに設けられる。
複数のデバイスで共通にアクセスしているメモリ
にエラーが発生した場合、エラーの要因がメモリ
素子の故障によるものか、あるいはメモリの不当
アドレスをアクセスした事によるものかを判別す
る手段と、メモリの不当アドレスをアクセスした
時のメモリアドレスをトレースする手段とがデー
タ処理装置に新たに設けられる。
第1図は本発明を通信制御装置の回線走査機構
に適用した一実施例のブロツク図である。本実施
例の回線走査機構は、複数回線を時分割に走査し
て回線制御を行なう方式をとつており、次の様な
構成になつている。
に適用した一実施例のブロツク図である。本実施
例の回線走査機構は、複数回線を時分割に走査し
て回線制御を行なう方式をとつており、次の様な
構成になつている。
1はインタフエース制御語であり、収容回線対
応に伝送制御のステータスや送受信データの直並
列交換の途中のデータなどの回線制御に必要な情
報を格納している。2はワークレジスタで、各回
線がスキヤンされる毎に、その回線の制御情報が
インタフエース制御語1から読み出されて本レジ
スタにセツトされる。3はインタフエース共通制
御回路であり、ワークレジスタ2の内容に従つて
回線の制御を行なう。
応に伝送制御のステータスや送受信データの直並
列交換の途中のデータなどの回線制御に必要な情
報を格納している。2はワークレジスタで、各回
線がスキヤンされる毎に、その回線の制御情報が
インタフエース制御語1から読み出されて本レジ
スタにセツトされる。3はインタフエース共通制
御回路であり、ワークレジスタ2の内容に従つて
回線の制御を行なう。
4,5,6は伝送制御手順毎に設けた伝送制御
用ROM(Read Only Memory)で、各伝送制御
手順で処理の異なる論理を本ROMで実現してい
る。また本ROMは奇数パリテイのパリテイビツ
トを1ビツト持ち、正当なアドレス(本アドレス
をアクセスすると回線制御を正常に遂行する)に
は奇数パリテイのデータを書き込んでおき、不当
アドレス(本アドレスをアクセスすると以後の回
線制御の動作は保証されない。)にはオールゼロ
のデータを書き込んでおく。
用ROM(Read Only Memory)で、各伝送制御
手順で処理の異なる論理を本ROMで実現してい
る。また本ROMは奇数パリテイのパリテイビツ
トを1ビツト持ち、正当なアドレス(本アドレス
をアクセスすると回線制御を正常に遂行する)に
は奇数パリテイのデータを書き込んでおき、不当
アドレス(本アドレスをアクセスすると以後の回
線制御の動作は保証されない。)にはオールゼロ
のデータを書き込んでおく。
7はROM4,5,6の出力の奇数パリテイエ
ラーを検出するパリテイチエツク回路である。8
はROM4,5,6の出力がオールゼロとなつて
いる事を検出する比較回路である。9はROM
4,5,6の不当アドレスをアクセスした事に起
因するエラーの検出を有効にするラツチ、10は
ラツチ9で検出を有効にしている間に該エラーが
発生した場合にセツトするエラー検出ラツチであ
る。11はROM4,5,6の素子の故障により
エラーとなつた時にセツトするエラー検出ラツチ
である。12はエラーが発生した時に処理中であ
つた回線アドレスを格納するレジスタである。1
3は中央制御部であり、回線走査機構との送受信
データの授受、電文の処理、エラー処理等をプロ
グラム制御により行なう。40,41はOR回
路、42,43はAND回路、44,45はNOT
回路である。
ラーを検出するパリテイチエツク回路である。8
はROM4,5,6の出力がオールゼロとなつて
いる事を検出する比較回路である。9はROM
4,5,6の不当アドレスをアクセスした事に起
因するエラーの検出を有効にするラツチ、10は
ラツチ9で検出を有効にしている間に該エラーが
発生した場合にセツトするエラー検出ラツチであ
る。11はROM4,5,6の素子の故障により
エラーとなつた時にセツトするエラー検出ラツチ
である。12はエラーが発生した時に処理中であ
つた回線アドレスを格納するレジスタである。1
3は中央制御部であり、回線走査機構との送受信
データの授受、電文の処理、エラー処理等をプロ
グラム制御により行なう。40,41はOR回
路、42,43はAND回路、44,45はNOT
回路である。
上記構成でROM4,5,6の正当なアドレス
をアクセスしたがROMの素子故障によりエラー
となる場合と、ROM4,5,6の不当アドレス
をアクセスした事によりエラーとなる場合につい
て、その動作を以下に述べる。
をアクセスしたがROMの素子故障によりエラー
となる場合と、ROM4,5,6の不当アドレス
をアクセスした事によりエラーとなる場合につい
て、その動作を以下に述べる。
まず、ROMの素子故障によりエラーとなる場
合の動作を第2図のタイムチヤートを参照して説
明する。
合の動作を第2図のタイムチヤートを参照して説
明する。
回線アドレス(P)がスキヤンされると、回線
アドレス(P)のインタフエース制御語1が読み
出され、ワークレジスタ2にセツトされる。ワー
クレジスタ2の出力信号はインタフエース共通制
御回路3で修飾されてROM4,5,6の入力ア
ドレス23およびENABLE信号24となる。
アドレス(P)のインタフエース制御語1が読み
出され、ワークレジスタ2にセツトされる。ワー
クレジスタ2の出力信号はインタフエース共通制
御回路3で修飾されてROM4,5,6の入力ア
ドレス23およびENABLE信号24となる。
ここでROM4が選択された場合を考えると、
ROM4の該当アドレスのデータが読み出され、
ROM4の出力の奇数パリテイチエツクとオール
ゼロ比較をそれぞれパリテイチエツク回路7と比
較回路8で行う。今、ROM4の素子の故障によ
り該アドレスの書き込みデータの1ビツトが反転
したとすると、パリテイチエツク回路7の出力2
6は“1”となるが、比較回路8の出力信号(比
較信号)27は“0”となり、エラー検出ラツチ
11のセツト信号(AND回路42の出力)が
“1”となり、ラツチ11がセツトされる。ラツ
チ11がセツトされると、エラー報告信号21が
出て、回線アドレスバス30上にあるエラーが発
生した時処理中であつた回線のアドレスを回線ア
ドレス格納レジスタ12にセツトすると共に、中
央制御部13にエラー報告をする。中央制御部1
3はラツチ11がセツトされている事から、
ROM4の素子故障と判定する。
ROM4の該当アドレスのデータが読み出され、
ROM4の出力の奇数パリテイチエツクとオール
ゼロ比較をそれぞれパリテイチエツク回路7と比
較回路8で行う。今、ROM4の素子の故障によ
り該アドレスの書き込みデータの1ビツトが反転
したとすると、パリテイチエツク回路7の出力2
6は“1”となるが、比較回路8の出力信号(比
較信号)27は“0”となり、エラー検出ラツチ
11のセツト信号(AND回路42の出力)が
“1”となり、ラツチ11がセツトされる。ラツ
チ11がセツトされると、エラー報告信号21が
出て、回線アドレスバス30上にあるエラーが発
生した時処理中であつた回線のアドレスを回線ア
ドレス格納レジスタ12にセツトすると共に、中
央制御部13にエラー報告をする。中央制御部1
3はラツチ11がセツトされている事から、
ROM4の素子故障と判定する。
次に、ROM4,5,6の不当アドレスをアク
セスしてエラーになる場合について、第3図のタ
イムチヤートを参照して説明する。
セスしてエラーになる場合について、第3図のタ
イムチヤートを参照して説明する。
前準備として該エラーの検出を有効にするラツ
チ9をセツトしておく。中央制御部13より回線
アドレス(P)のインタフエース制御語1を不当
に書き替えたとすると、回線アドレス(P)がス
キヤンされた時の動作は次の様になる。
チ9をセツトしておく。中央制御部13より回線
アドレス(P)のインタフエース制御語1を不当
に書き替えたとすると、回線アドレス(P)がス
キヤンされた時の動作は次の様になる。
前述と同様にワークレジスタ2の出力はインタ
フエース共通制御回路3で修飾されて、ROM
4,5,6の入力アドレス23およびENABLE
信号24となる。
フエース共通制御回路3で修飾されて、ROM
4,5,6の入力アドレス23およびENABLE
信号24となる。
ここでROM4が選択された場合を考えると、
ROM4の該当アドレスのデータがアクセスさ
れ、ROM4の出力はパリテイチエツク回路7お
よび比較回路8に入る。該アドレスは不当アドレ
スであるため、該アドレスのデータはオールゼロ
となつている。従つて、パリテイチエツク回路
(奇数パリテイチエツク)7の出力26と比較回
路8の出力27は共に“1”となり、検出ラツチ
セツト信号(AND回路43の出力)28が
“1”になり、エラー検出ラツチ10がセツト
し、ラツチ10の出力信号29は“1”となる。
したがつてエラー報告信号21が“1”になつて
中央制御部13へエラーが報告され、エラーが発
生した時に処理中であつた回線アドレスを回線ア
ドレスバス30上から回線アドレス格納レジスタ
12にセツトされる。また、エラーが発生した時
のROM4の入力アドレス23およびENABLE信
号24をトレースデータとしてインタフエース制
御語1のトレース領域に書き込まれる。
ROM4の該当アドレスのデータがアクセスさ
れ、ROM4の出力はパリテイチエツク回路7お
よび比較回路8に入る。該アドレスは不当アドレ
スであるため、該アドレスのデータはオールゼロ
となつている。従つて、パリテイチエツク回路
(奇数パリテイチエツク)7の出力26と比較回
路8の出力27は共に“1”となり、検出ラツチ
セツト信号(AND回路43の出力)28が
“1”になり、エラー検出ラツチ10がセツト
し、ラツチ10の出力信号29は“1”となる。
したがつてエラー報告信号21が“1”になつて
中央制御部13へエラーが報告され、エラーが発
生した時に処理中であつた回線アドレスを回線ア
ドレスバス30上から回線アドレス格納レジスタ
12にセツトされる。また、エラーが発生した時
のROM4の入力アドレス23およびENABLE信
号24をトレースデータとしてインタフエース制
御語1のトレース領域に書き込まれる。
中央制御部13は、ラツチ10がセツトされて
いる事からROMの不当アドレスのアクセスに起
因するエラーと判定する。
いる事からROMの不当アドレスのアクセスに起
因するエラーと判定する。
以上の説明から明らかなように、本実施例の場
合、メモリエラーがROM4,5,6の素子障害
によるか不当アドレスのアクセスによるかの切り
分けを容易に行なうことができる。
合、メモリエラーがROM4,5,6の素子障害
によるか不当アドレスのアクセスによるかの切り
分けを容易に行なうことができる。
本実施例では論理を簡単にするために、不当ア
ドレスをアクセスした事をROM読み出しデータ
がオールゼロということで検出しているが、正当
アドレスのデータに1ビツトエラーが発生して
ROM読み出しデータがオールゼロとなる場合も
ありうる(この場合はROMの素子故障。)。この
様な不都合を避けるためには、パリテイビツトを
増やしたり、あるいは、オールゼロではなく正当
アドレスのデータと区別できる他のパターンを用
いてもよい。
ドレスをアクセスした事をROM読み出しデータ
がオールゼロということで検出しているが、正当
アドレスのデータに1ビツトエラーが発生して
ROM読み出しデータがオールゼロとなる場合も
ありうる(この場合はROMの素子故障。)。この
様な不都合を避けるためには、パリテイビツトを
増やしたり、あるいは、オールゼロではなく正当
アドレスのデータと区別できる他のパターンを用
いてもよい。
尚、本発明は通信制御装置以外の他のデータ処
理装置にも実施できることは勿論である。
理装置にも実施できることは勿論である。
本発明は以上に述べた如くであり、メモリエラ
ーの原因切り分けができるため、エラー解析が容
易になり、またインタミツテントなメモリエラー
に対する解析も容易になるなど、多大の効果が得
られるものである。
ーの原因切り分けができるため、エラー解析が容
易になり、またインタミツテントなメモリエラー
に対する解析も容易になるなど、多大の効果が得
られるものである。
第1図は本発明の一実施例のブロツク図、第2
図は同上実施例におけるメモリ素子故障によるメ
モリエラー発生時の動作タイムチヤート、第3図
は同上実施例における不当アドレスアクセスによ
るメモリエラー発生時の動作タイムチヤートであ
る。 1……インタフエース制御語、2……ワークレ
ジスタ、3……インタフエース共通制御回路、4
〜5……伝送制御用ROM、7……パリテイチエ
ツク回路、8……比較回路、9……エラー検出指
示ラツチ、10,11……エラー検出ラツチ、1
2……回線アドレス格納レジスタ、13……中央
制御部。
図は同上実施例におけるメモリ素子故障によるメ
モリエラー発生時の動作タイムチヤート、第3図
は同上実施例における不当アドレスアクセスによ
るメモリエラー発生時の動作タイムチヤートであ
る。 1……インタフエース制御語、2……ワークレ
ジスタ、3……インタフエース共通制御回路、4
〜5……伝送制御用ROM、7……パリテイチエ
ツク回路、8……比較回路、9……エラー検出指
示ラツチ、10,11……エラー検出ラツチ、1
2……回線アドレス格納レジスタ、13……中央
制御部。
Claims (1)
- 1 正当なアドレスによつてアクセスされるロケ
ーシヨンには正常データが格納され不当アドレス
によつてアクセスされるロケーシヨンにはメモリ
エラーを生ぜしめる特殊データが格納されている
メモリと、アドレスが指定されて前記メモリから
読み出されたデータにメモリエラーがあるか否か
をチエツクする手段と、前記メモリから読み出さ
れたデータが前記特殊データであるか否かを判定
する手段と、前記チエツク手段と前記判定手段の
出力に応答して前記メモリエラーでかつ前記特殊
データでない場合にはメモリ素子の障害として識
別し、前記メモリエラーでかつ前記特殊データで
ある場合には不当アドレスによるアクセスと識別
しかつ前記指定アドレスを記憶する手段とを有す
ることを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11418779A JPS5638636A (en) | 1979-09-07 | 1979-09-07 | Data processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11418779A JPS5638636A (en) | 1979-09-07 | 1979-09-07 | Data processing unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5638636A JPS5638636A (en) | 1981-04-13 |
JPS6218943B2 true JPS6218943B2 (ja) | 1987-04-25 |
Family
ID=14631367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11418779A Granted JPS5638636A (en) | 1979-09-07 | 1979-09-07 | Data processing unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5638636A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01263854A (ja) * | 1988-04-15 | 1989-10-20 | Nec Corp | メモリパリティエラー判別方式 |
JPH02148343A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | メモリ・パリティ・エラー判別方式 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS554740A (en) * | 1978-06-27 | 1980-01-14 | Nec Corp | Address monitor system |
-
1979
- 1979-09-07 JP JP11418779A patent/JPS5638636A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS554740A (en) * | 1978-06-27 | 1980-01-14 | Nec Corp | Address monitor system |
Also Published As
Publication number | Publication date |
---|---|
JPS5638636A (en) | 1981-04-13 |
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