JPS62181527A - アナログデジタル変換装置 - Google Patents
アナログデジタル変換装置Info
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- JPS62181527A JPS62181527A JP2324886A JP2324886A JPS62181527A JP S62181527 A JPS62181527 A JP S62181527A JP 2324886 A JP2324886 A JP 2324886A JP 2324886 A JP2324886 A JP 2324886A JP S62181527 A JPS62181527 A JP S62181527A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 238000013139 quantization Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機の入力や計測器に用いられるアナログ
デジタル(以下rADJと略記する)変換装置に関し、
特に、高速かつ高分解能のAD変換装置に関するもので
ある。
デジタル(以下rADJと略記する)変換装置に関し、
特に、高速かつ高分解能のAD変換装置に関するもので
ある。
第3図は従来の逐次比較型AD変換装置の構成を示すブ
ロック系統図で、1はアナログ入力信号aが入力される
比較器、2はデジタルアナログ(以下rDAJと略記す
る)変換器、3はり。をLSB、D、lをMSBとする
(n+1)ビットのデジタル出力信号すを出力するシー
ケンスレジスタ、4はAD変変換開始信号炉入力される
制御回路、5はクロック回路である。制御回路4とクロ
ック回路5は、シーケンスレジスタ3を動作させるもの
である。
ロック系統図で、1はアナログ入力信号aが入力される
比較器、2はデジタルアナログ(以下rDAJと略記す
る)変換器、3はり。をLSB、D、lをMSBとする
(n+1)ビットのデジタル出力信号すを出力するシー
ケンスレジスタ、4はAD変変換開始信号炉入力される
制御回路、5はクロック回路である。制御回路4とクロ
ック回路5は、シーケンスレジスタ3を動作させるもの
である。
次にこのように構成された装置の動作について説明する
。AD変変換開始信号炉発生すると、シーケンスレジス
タ3は最初リセツトされ、次にD7ビツトだけが論理「
1」となり、これに相当するアナログ電圧がDA変換器
2から出力され、比較器1においてアナログ入力信号会
と比較され、アナログ入力信号aの方が大きければD7
は「1」に決定され、アナログ入力信号aの方が小さけ
ればDfiは「0」に決定される。
。AD変変換開始信号炉発生すると、シーケンスレジス
タ3は最初リセツトされ、次にD7ビツトだけが論理「
1」となり、これに相当するアナログ電圧がDA変換器
2から出力され、比較器1においてアナログ入力信号会
と比較され、アナログ入力信号aの方が大きければD7
は「1」に決定され、アナログ入力信号aの方が小さけ
ればDfiは「0」に決定される。
このようにしてり、、が決定されると、次はり、i−1
の決定に移り、D7の場合と同様に、シーケンスレジス
タ3のり、、のビットに「1」をセットした上、比較器
1で比較し、アナログ入力信号aの方が大きければり、
l−、は「1」に決定され、アナログ入力信号の方が小
さければD 、l−+は「0」に決定される。このよう
にしてD7〜D0の各ビット論理が決定される。このり
、、〜Doの各ビットの論理が決定された後のシーケン
スレジスタ3の出力信号がAD変換データである。
の決定に移り、D7の場合と同様に、シーケンスレジス
タ3のり、、のビットに「1」をセットした上、比較器
1で比較し、アナログ入力信号aの方が大きければり、
l−、は「1」に決定され、アナログ入力信号の方が小
さければD 、l−+は「0」に決定される。このよう
にしてD7〜D0の各ビット論理が決定される。このり
、、〜Doの各ビットの論理が決定された後のシーケン
スレジスタ3の出力信号がAD変換データである。
従来のAD変換装置は以上のように構成されているので
、高分解能化しようとすると、必要とする分解能ビット
数に応じた回数のDA変換および比較器によるレベル比
較が必要であり、変換時間が長くなってしまう欠点があ
った。
、高分解能化しようとすると、必要とする分解能ビット
数に応じた回数のDA変換および比較器によるレベル比
較が必要であり、変換時間が長くなってしまう欠点があ
った。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、分解能は低いが高速のAD変換
器を用い、その高速の特徴をそのまま利用し、高分解能
のDA変換器と組み合わせて分解能を上げることのでき
るAD変換装置を得ることにある。
の目的とするところは、分解能は低いが高速のAD変換
器を用い、その高速の特徴をそのまま利用し、高分解能
のDA変換器と組み合わせて分解能を上げることのでき
るAD変換装置を得ることにある。
このような目的を達成するために本発明は、デジタルア
ナログ変換を行なうデジタルアナログ変換器と、アナロ
グ入力信号が入力されデジタルアナログ変換器の出力信
号によってレベルシフト量を変化できるレベルシフタと
、上位ビットを設定するときは低ゲインとなり下位ビッ
トを設定するときは高ゲインとなるように制御される可
変ゲインアンプと、この可変ゲインアンプを経由してレ
ベルシフタの出力信号が入力される高速のアナログデジ
タル変換器と、このアナログデジタル変換器の出力信号
が入力されるデジタル出力レジスタとを装置に設けるよ
うにしたものである。
ナログ変換を行なうデジタルアナログ変換器と、アナロ
グ入力信号が入力されデジタルアナログ変換器の出力信
号によってレベルシフト量を変化できるレベルシフタと
、上位ビットを設定するときは低ゲインとなり下位ビッ
トを設定するときは高ゲインとなるように制御される可
変ゲインアンプと、この可変ゲインアンプを経由してレ
ベルシフタの出力信号が入力される高速のアナログデジ
タル変換器と、このアナログデジタル変換器の出力信号
が入力されるデジタル出力レジスタとを装置に設けるよ
うにしたものである。
本発明においては、上位ビット決定後のデジタルアナロ
グ変換器の出力信号はアナログ入力信号に近い値となる
ため、レベルシフタによってアナログ入力信号とデジタ
ルアナログ変換器の出力信号との差をとり高ゲインで増
幅することによって、下位ビット分に相当するアナログ
電圧を得ることができる。
グ変換器の出力信号はアナログ入力信号に近い値となる
ため、レベルシフタによってアナログ入力信号とデジタ
ルアナログ変換器の出力信号との差をとり高ゲインで増
幅することによって、下位ビット分に相当するアナログ
電圧を得ることができる。
本発明に係わるAD変換装置の一実施例を第1図に示す
。第1図において、6は入力されるアナログ入力信号a
をレベルシフトするためのレベルシフタ、7はレベルシ
フタ6の出力信号を低ゲインまたは高ゲインで増幅する
可変ゲインアンプ、8はゲインの設定、AD変換信号の
制御などを行なう制御回路、9は高速の12ピントAD
変換器、10は上位レジスタ10aと下位レジスタ10
bを有するデジタル出力レジスタ、11は上位レジスタ
の内容をDA変換する16ビソ)DA変換器である。
。第1図において、6は入力されるアナログ入力信号a
をレベルシフトするためのレベルシフタ、7はレベルシ
フタ6の出力信号を低ゲインまたは高ゲインで増幅する
可変ゲインアンプ、8はゲインの設定、AD変換信号の
制御などを行なう制御回路、9は高速の12ピントAD
変換器、10は上位レジスタ10aと下位レジスタ10
bを有するデジタル出力レジスタ、11は上位レジスタ
の内容をDA変換する16ビソ)DA変換器である。
このように構成された装置の動作について第2図の波形
図を用いて説明する。制御回路8は、まず、第2図山)
に示すように可変ゲインアンプ7を低ゲイン(ユニティ
ゲイン、×1)とし、第2図(alに示すようにデジタ
ル出力レジスタ10の上位ビットをリセフトし、16ビ
ツトDA変換器11の出力信号が「0」すなわちレベル
シフタ6のシフト量が「0」となるように制御する。そ
して、レベルシフタ6および可変ゲインアンプ7のセッ
トリング後、制御回路8から12ビツトAD変換器9に
対して第2図(C)に示すAD変換スタート信号dを出
力し、AD変換後、第2図(dlに示す信号eによりデ
ジタル出力レジスタ10の上位レジスタ10aにAD変
換データの上位4ピントをセットすると共に、16ビツ
トDA変換器11に上記の上位4ビツト(下位12ビツ
トはすべて「0」)を与える。
図を用いて説明する。制御回路8は、まず、第2図山)
に示すように可変ゲインアンプ7を低ゲイン(ユニティ
ゲイン、×1)とし、第2図(alに示すようにデジタ
ル出力レジスタ10の上位ビットをリセフトし、16ビ
ツトDA変換器11の出力信号が「0」すなわちレベル
シフタ6のシフト量が「0」となるように制御する。そ
して、レベルシフタ6および可変ゲインアンプ7のセッ
トリング後、制御回路8から12ビツトAD変換器9に
対して第2図(C)に示すAD変換スタート信号dを出
力し、AD変換後、第2図(dlに示す信号eによりデ
ジタル出力レジスタ10の上位レジスタ10aにAD変
換データの上位4ピントをセットすると共に、16ビツ
トDA変換器11に上記の上位4ビツト(下位12ビツ
トはすべて「0」)を与える。
この16ビツトDA変換器11の出力信号はアナログ入
力信号aの正確な4ビツト量子化を行なった後にアナロ
グ電圧に変換されたものであるので、レベルシフタ6に
よりアナログ入力信号aと16ビツ1−DA変換器11
の出力信号との差をとると、レベルシフタ6の出力には
4ビツト量子化との誤差電圧が発生することになる。従
って、このレベルシフクロから出力される誤差電圧を、
可変ゲインアンプ7を16倍の高ゲイン(X16゜第2
図(b)参照)として増幅後、12ピツ)AD変換器9
に供給してAD変換を行なうことにより下位12ビツト
のAD変換データを得ることができる。このデータを信
号fによりデジタル出力レジスタ10の下位ビットレジ
スタにラッチする。
力信号aの正確な4ビツト量子化を行なった後にアナロ
グ電圧に変換されたものであるので、レベルシフタ6に
よりアナログ入力信号aと16ビツ1−DA変換器11
の出力信号との差をとると、レベルシフタ6の出力には
4ビツト量子化との誤差電圧が発生することになる。従
って、このレベルシフクロから出力される誤差電圧を、
可変ゲインアンプ7を16倍の高ゲイン(X16゜第2
図(b)参照)として増幅後、12ピツ)AD変換器9
に供給してAD変換を行なうことにより下位12ビツト
のAD変換データを得ることができる。このデータを信
号fによりデジタル出力レジスタ10の下位ビットレジ
スタにラッチする。
上記実施例の動作においては、第2図に示すように、上
位ビット期間は時間T1、下位ビット期間は時間T2で
あり、AD変換時間は時間Toとなる。
位ビット期間は時間T1、下位ビット期間は時間T2で
あり、AD変換時間は時間Toとなる。
なお、上記実施例では、12ビツトの高速のAD変換器
9と16ピントODA変換器11を組み合わせて16ビ
7)AD変換装置を構成したが、8ビツトのAD変換器
と16ビントのDA変換器を組み合わせて16ビツトの
AD変換装置を構成したり、8ビツトのAD変換器と1
2ビツトODA変換器を組み合わせて12ビツトのAD
変換装置を構成したりすることができる。また、他のビ
ット数に対しても適用できる。さらに、下位レジスタ1
0bは、デジタル変換データの利用形態によっては省略
しても良い。
9と16ピントODA変換器11を組み合わせて16ビ
7)AD変換装置を構成したが、8ビツトのAD変換器
と16ビントのDA変換器を組み合わせて16ビツトの
AD変換装置を構成したり、8ビツトのAD変換器と1
2ビツトODA変換器を組み合わせて12ビツトのAD
変換装置を構成したりすることができる。また、他のビ
ット数に対しても適用できる。さらに、下位レジスタ1
0bは、デジタル変換データの利用形態によっては省略
しても良い。
以上説明したように本発明は、上位ビットのアナログデ
ジタル変換と下位ビットのアナログデジタル変換を同一
の高速のアナログデジタル変換器によって行なわせ、上
位ビットの変換時にはアナログ入力信号のレベルシフト
無しで可変ゲインアンプを低ゲインとし、下位ビットの
変換時には上位ヒツト相当量のアナログ入力信号のレベ
ルシフトを行ない可変ゲインアンプを高ゲインとするこ
とにより、レベルシフト無くゲイン一定の場合と比べて
高速で高分解能のアナログデジタル変換を行なう装置を
簡単に得ることができる効果がある。
ジタル変換と下位ビットのアナログデジタル変換を同一
の高速のアナログデジタル変換器によって行なわせ、上
位ビットの変換時にはアナログ入力信号のレベルシフト
無しで可変ゲインアンプを低ゲインとし、下位ビットの
変換時には上位ヒツト相当量のアナログ入力信号のレベ
ルシフトを行ない可変ゲインアンプを高ゲインとするこ
とにより、レベルシフト無くゲイン一定の場合と比べて
高速で高分解能のアナログデジタル変換を行なう装置を
簡単に得ることができる効果がある。
第1図は本発明に係わるアナログデジタル変換装置の一
実施例を示すブロック系統図、第2図は第1図の装置の
動作を説明するための波形図、第3図は従来のアナログ
デジタル変換装置を示すブロック系統図である。 6・・・・レベルシフタ、7・・・・可変ゲインアンプ
、8・・・・制御回路、9・・・・12ピツ)AD変換
器、10・・・・デジタル出力レジスタ、10a・・・
・上位レジスタ、10b・・・・下位レジスタ、11・
・・・16ビツトDA変換器。
実施例を示すブロック系統図、第2図は第1図の装置の
動作を説明するための波形図、第3図は従来のアナログ
デジタル変換装置を示すブロック系統図である。 6・・・・レベルシフタ、7・・・・可変ゲインアンプ
、8・・・・制御回路、9・・・・12ピツ)AD変換
器、10・・・・デジタル出力レジスタ、10a・・・
・上位レジスタ、10b・・・・下位レジスタ、11・
・・・16ビツトDA変換器。
Claims (1)
- デジタルアナログ変換を行なうデジタルアナログ変換器
と、アナログ入力信号が入力され前記デジタルアナログ
変換器の出力信号によってレベルシフト量を変化するレ
ベルシフタと、上位ビットを設定するときは低ゲインと
なり下位ビットを設定するときは高ゲインとなるように
制御される可変ゲインアンプと、この可変ゲインアンプ
を経由して前記レベルシフタの出力信号が入力される高
速のアナログデジタル変換器と、このアナログデジタル
変換器の出力信号が入力されるデジタル出力レジスタと
を備え、前記上位ビット設定時のデータは前記デジタル
出力レジスタおよび前記デジタルアナログ変換器に入力
され、前記下位ビット設定時に前記上位ビット相当量の
アナログ入力信号のレベルシフトを行ない前記可変ゲイ
ンアンプを高ゲインとすることによってアナログデジタ
ル変換を行なうことを特徴とするアナログデジタル変換
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2324886A JPS62181527A (ja) | 1986-02-05 | 1986-02-05 | アナログデジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2324886A JPS62181527A (ja) | 1986-02-05 | 1986-02-05 | アナログデジタル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62181527A true JPS62181527A (ja) | 1987-08-08 |
Family
ID=12105294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2324886A Pending JPS62181527A (ja) | 1986-02-05 | 1986-02-05 | アナログデジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62181527A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6424610A (en) * | 1987-07-21 | 1989-01-26 | Matsushita Electric Ind Co Ltd | Fm demodulator circuit |
JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
-
1986
- 1986-02-05 JP JP2324886A patent/JPS62181527A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6424610A (en) * | 1987-07-21 | 1989-01-26 | Matsushita Electric Ind Co Ltd | Fm demodulator circuit |
JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
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