JPS62181527A - アナログデジタル変換装置 - Google Patents
アナログデジタル変換装置Info
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- JPS62181527A JPS62181527A JP2324886A JP2324886A JPS62181527A JP S62181527 A JPS62181527 A JP S62181527A JP 2324886 A JP2324886 A JP 2324886A JP 2324886 A JP2324886 A JP 2324886A JP S62181527 A JPS62181527 A JP S62181527A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 238000013139 quantization Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機の入力や計測器に用いられるアナログ
デジタル（以下ｒＡＤＪと略記する）変換装置に関し、
特に、高速かつ高分解能のＡＤ変換装置に関するもので
ある。
デジタル（以下ｒＡＤＪと略記する）変換装置に関し、
特に、高速かつ高分解能のＡＤ変換装置に関するもので
ある。
第３図は従来の逐次比較型ＡＤ変換装置の構成を示すブ
ロック系統図で、１はアナログ入力信号ａが入力される
比較器、２はデジタルアナログ（以下ｒＤＡＪと略記す
る）変換器、３はり。をＬＳＢ、Ｄ、ｌをＭＳＢとする
（ｎ＋１）ビットのデジタル出力信号すを出力するシー
ケンスレジスタ、４はＡＤ変変換開始信号炉入力される
制御回路、５はクロック回路である。制御回路４とクロ
ック回路５は、シーケンスレジスタ３を動作させるもの
である。
ロック系統図で、１はアナログ入力信号ａが入力される
比較器、２はデジタルアナログ（以下ｒＤＡＪと略記す
る）変換器、３はり。をＬＳＢ、Ｄ、ｌをＭＳＢとする
（ｎ＋１）ビットのデジタル出力信号すを出力するシー
ケンスレジスタ、４はＡＤ変変換開始信号炉入力される
制御回路、５はクロック回路である。制御回路４とクロ
ック回路５は、シーケンスレジスタ３を動作させるもの
である。
次にこのように構成された装置の動作について説明する
。ＡＤ変変換開始信号炉発生すると、シーケンスレジス
タ３は最初リセツトされ、次にＤ７ビツトだけが論理「
１」となり、これに相当するアナログ電圧がＤＡ変換器
２から出力され、比較器１においてアナログ入力信号会
と比較され、アナログ入力信号ａの方が大きければＤ７
は「１」に決定され、アナログ入力信号ａの方が小さけ
ればＤｆｉは「０」に決定される。
。ＡＤ変変換開始信号炉発生すると、シーケンスレジス
タ３は最初リセツトされ、次にＤ７ビツトだけが論理「
１」となり、これに相当するアナログ電圧がＤＡ変換器
２から出力され、比較器１においてアナログ入力信号会
と比較され、アナログ入力信号ａの方が大きければＤ７
は「１」に決定され、アナログ入力信号ａの方が小さけ
ればＤｆｉは「０」に決定される。
このようにしてり、、が決定されると、次はり、ｉ−１
の決定に移り、Ｄ７の場合と同様に、シーケンスレジス
タ３のり、、のビットに「１」をセットした上、比較器
１で比較し、アナログ入力信号ａの方が大きければり、
ｌ−、は「１」に決定され、アナログ入力信号の方が小
さければＤ 、ｌ−＋は「０」に決定される。このよう
にしてＤ７〜Ｄ０の各ビット論理が決定される。このり
、、〜Ｄｏの各ビットの論理が決定された後のシーケン
スレジスタ３の出力信号がＡＤ変換データである。
の決定に移り、Ｄ７の場合と同様に、シーケンスレジス
タ３のり、、のビットに「１」をセットした上、比較器
１で比較し、アナログ入力信号ａの方が大きければり、
ｌ−、は「１」に決定され、アナログ入力信号の方が小
さければＤ 、ｌ−＋は「０」に決定される。このよう
にしてＤ７〜Ｄ０の各ビット論理が決定される。このり
、、〜Ｄｏの各ビットの論理が決定された後のシーケン
スレジスタ３の出力信号がＡＤ変換データである。
従来のＡＤ変換装置は以上のように構成されているので
、高分解能化しようとすると、必要とする分解能ビット
数に応じた回数のＤＡ変換および比較器によるレベル比
較が必要であり、変換時間が長くなってしまう欠点があ
った。
、高分解能化しようとすると、必要とする分解能ビット
数に応じた回数のＤＡ変換および比較器によるレベル比
較が必要であり、変換時間が長くなってしまう欠点があ
った。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、分解能は低いが高速のＡＤ変換
器を用い、その高速の特徴をそのまま利用し、高分解能
のＤＡ変換器と組み合わせて分解能を上げることのでき
るＡＤ変換装置を得ることにある。
の目的とするところは、分解能は低いが高速のＡＤ変換
器を用い、その高速の特徴をそのまま利用し、高分解能
のＤＡ変換器と組み合わせて分解能を上げることのでき
るＡＤ変換装置を得ることにある。
このような目的を達成するために本発明は、デジタルア
ナログ変換を行なうデジタルアナログ変換器と、アナロ
グ入力信号が入力されデジタルアナログ変換器の出力信
号によってレベルシフト量を変化できるレベルシフタと
、上位ビットを設定するときは低ゲインとなり下位ビッ
トを設定するときは高ゲインとなるように制御される可
変ゲインアンプと、この可変ゲインアンプを経由してレ
ベルシフタの出力信号が入力される高速のアナログデジ
タル変換器と、このアナログデジタル変換器の出力信号
が入力されるデジタル出力レジスタとを装置に設けるよ
うにしたものである。
ナログ変換を行なうデジタルアナログ変換器と、アナロ
グ入力信号が入力されデジタルアナログ変換器の出力信
号によってレベルシフト量を変化できるレベルシフタと
、上位ビットを設定するときは低ゲインとなり下位ビッ
トを設定するときは高ゲインとなるように制御される可
変ゲインアンプと、この可変ゲインアンプを経由してレ
ベルシフタの出力信号が入力される高速のアナログデジ
タル変換器と、このアナログデジタル変換器の出力信号
が入力されるデジタル出力レジスタとを装置に設けるよ
うにしたものである。
本発明においては、上位ビット決定後のデジタルアナロ
グ変換器の出力信号はアナログ入力信号に近い値となる
ため、レベルシフタによってアナログ入力信号とデジタ
ルアナログ変換器の出力信号との差をとり高ゲインで増
幅することによって、下位ビット分に相当するアナログ
電圧を得ることができる。
グ変換器の出力信号はアナログ入力信号に近い値となる
ため、レベルシフタによってアナログ入力信号とデジタ
ルアナログ変換器の出力信号との差をとり高ゲインで増
幅することによって、下位ビット分に相当するアナログ
電圧を得ることができる。
本発明に係わるＡＤ変換装置の一実施例を第１図に示す
。第１図において、６は入力されるアナログ入力信号ａ
をレベルシフトするためのレベルシフタ、７はレベルシ
フタ６の出力信号を低ゲインまたは高ゲインで増幅する
可変ゲインアンプ、８はゲインの設定、ＡＤ変換信号の
制御などを行なう制御回路、９は高速の１２ピントＡＤ
変換器、１０は上位レジスタ１０ａと下位レジスタ１０
ｂを有するデジタル出力レジスタ、１１は上位レジスタ
の内容をＤＡ変換する１６ビソ）ＤＡ変換器である。
。第１図において、６は入力されるアナログ入力信号ａ
をレベルシフトするためのレベルシフタ、７はレベルシ
フタ６の出力信号を低ゲインまたは高ゲインで増幅する
可変ゲインアンプ、８はゲインの設定、ＡＤ変換信号の
制御などを行なう制御回路、９は高速の１２ピントＡＤ
変換器、１０は上位レジスタ１０ａと下位レジスタ１０
ｂを有するデジタル出力レジスタ、１１は上位レジスタ
の内容をＤＡ変換する１６ビソ）ＤＡ変換器である。
このように構成された装置の動作について第２図の波形
図を用いて説明する。制御回路８は、まず、第２図山）
に示すように可変ゲインアンプ７を低ゲイン（ユニティ
ゲイン、×１）とし、第２図（ａｌに示すようにデジタ
ル出力レジスタ１０の上位ビットをリセフトし、１６ビ
ツトＤＡ変換器１１の出力信号が「０」すなわちレベル
シフタ６のシフト量が「０」となるように制御する。そ
して、レベルシフタ６および可変ゲインアンプ７のセッ
トリング後、制御回路８から１２ビツトＡＤ変換器９に
対して第２図（Ｃ）に示すＡＤ変換スタート信号ｄを出
力し、ＡＤ変換後、第２図（ｄｌに示す信号ｅによりデ
ジタル出力レジスタ１０の上位レジスタ１０ａにＡＤ変
換データの上位４ピントをセットすると共に、１６ビツ
トＤＡ変換器１１に上記の上位４ビツト（下位１２ビツ
トはすべて「０」）を与える。
図を用いて説明する。制御回路８は、まず、第２図山）
に示すように可変ゲインアンプ７を低ゲイン（ユニティ
ゲイン、×１）とし、第２図（ａｌに示すようにデジタ
ル出力レジスタ１０の上位ビットをリセフトし、１６ビ
ツトＤＡ変換器１１の出力信号が「０」すなわちレベル
シフタ６のシフト量が「０」となるように制御する。そ
して、レベルシフタ６および可変ゲインアンプ７のセッ
トリング後、制御回路８から１２ビツトＡＤ変換器９に
対して第２図（Ｃ）に示すＡＤ変換スタート信号ｄを出
力し、ＡＤ変換後、第２図（ｄｌに示す信号ｅによりデ
ジタル出力レジスタ１０の上位レジスタ１０ａにＡＤ変
換データの上位４ピントをセットすると共に、１６ビツ
トＤＡ変換器１１に上記の上位４ビツト（下位１２ビツ
トはすべて「０」）を与える。
この１６ビツトＤＡ変換器１１の出力信号はアナログ入
力信号ａの正確な４ビツト量子化を行なった後にアナロ
グ電圧に変換されたものであるので、レベルシフタ６に
よりアナログ入力信号ａと１６ビツ１−ＤＡ変換器１１
の出力信号との差をとると、レベルシフタ６の出力には
４ビツト量子化との誤差電圧が発生することになる。従
って、このレベルシフクロから出力される誤差電圧を、
可変ゲインアンプ７を１６倍の高ゲイン（Ｘ１６゜第２
図（ｂ）参照）として増幅後、１２ピツ）ＡＤ変換器９
に供給してＡＤ変換を行なうことにより下位１２ビツト
のＡＤ変換データを得ることができる。このデータを信
号ｆによりデジタル出力レジスタ１０の下位ビットレジ
スタにラッチする。
力信号ａの正確な４ビツト量子化を行なった後にアナロ
グ電圧に変換されたものであるので、レベルシフタ６に
よりアナログ入力信号ａと１６ビツ１−ＤＡ変換器１１
の出力信号との差をとると、レベルシフタ６の出力には
４ビツト量子化との誤差電圧が発生することになる。従
って、このレベルシフクロから出力される誤差電圧を、
可変ゲインアンプ７を１６倍の高ゲイン（Ｘ１６゜第２
図（ｂ）参照）として増幅後、１２ピツ）ＡＤ変換器９
に供給してＡＤ変換を行なうことにより下位１２ビツト
のＡＤ変換データを得ることができる。このデータを信
号ｆによりデジタル出力レジスタ１０の下位ビットレジ
スタにラッチする。
上記実施例の動作においては、第２図に示すように、上
位ビット期間は時間Ｔ１、下位ビット期間は時間Ｔ２で
あり、ＡＤ変換時間は時間Ｔｏとなる。
位ビット期間は時間Ｔ１、下位ビット期間は時間Ｔ２で
あり、ＡＤ変換時間は時間Ｔｏとなる。
なお、上記実施例では、１２ビツトの高速のＡＤ変換器
９と１６ピントＯＤＡ変換器１１を組み合わせて１６ビ
７）ＡＤ変換装置を構成したが、８ビツトのＡＤ変換器
と１６ビントのＤＡ変換器を組み合わせて１６ビツトの
ＡＤ変換装置を構成したり、８ビツトのＡＤ変換器と１
２ビツトＯＤＡ変換器を組み合わせて１２ビツトのＡＤ
変換装置を構成したりすることができる。また、他のビ
ット数に対しても適用できる。さらに、下位レジスタ１
０ｂは、デジタル変換データの利用形態によっては省略
しても良い。
９と１６ピントＯＤＡ変換器１１を組み合わせて１６ビ
７）ＡＤ変換装置を構成したが、８ビツトのＡＤ変換器
と１６ビントのＤＡ変換器を組み合わせて１６ビツトの
ＡＤ変換装置を構成したり、８ビツトのＡＤ変換器と１
２ビツトＯＤＡ変換器を組み合わせて１２ビツトのＡＤ
変換装置を構成したりすることができる。また、他のビ
ット数に対しても適用できる。さらに、下位レジスタ１
０ｂは、デジタル変換データの利用形態によっては省略
しても良い。
以上説明したように本発明は、上位ビットのアナログデ
ジタル変換と下位ビットのアナログデジタル変換を同一
の高速のアナログデジタル変換器によって行なわせ、上
位ビットの変換時にはアナログ入力信号のレベルシフト
無しで可変ゲインアンプを低ゲインとし、下位ビットの
変換時には上位ヒツト相当量のアナログ入力信号のレベ
ルシフトを行ない可変ゲインアンプを高ゲインとするこ
とにより、レベルシフト無くゲイン一定の場合と比べて
高速で高分解能のアナログデジタル変換を行なう装置を
簡単に得ることができる効果がある。
ジタル変換と下位ビットのアナログデジタル変換を同一
の高速のアナログデジタル変換器によって行なわせ、上
位ビットの変換時にはアナログ入力信号のレベルシフト
無しで可変ゲインアンプを低ゲインとし、下位ビットの
変換時には上位ヒツト相当量のアナログ入力信号のレベ
ルシフトを行ない可変ゲインアンプを高ゲインとするこ
とにより、レベルシフト無くゲイン一定の場合と比べて
高速で高分解能のアナログデジタル変換を行なう装置を
簡単に得ることができる効果がある。
第１図は本発明に係わるアナログデジタル変換装置の一
実施例を示すブロック系統図、第２図は第１図の装置の
動作を説明するための波形図、第３図は従来のアナログ
デジタル変換装置を示すブロック系統図である。 ６・・・・レベルシフタ、７・・・・可変ゲインアンプ
、８・・・・制御回路、９・・・・１２ピツ）ＡＤ変換
器、１０・・・・デジタル出力レジスタ、１０ａ・・・
・上位レジスタ、１０ｂ・・・・下位レジスタ、１１・
・・・１６ビツトＤＡ変換器。
実施例を示すブロック系統図、第２図は第１図の装置の
動作を説明するための波形図、第３図は従来のアナログ
デジタル変換装置を示すブロック系統図である。 ６・・・・レベルシフタ、７・・・・可変ゲインアンプ
、８・・・・制御回路、９・・・・１２ピツ）ＡＤ変換
器、１０・・・・デジタル出力レジスタ、１０ａ・・・
・上位レジスタ、１０ｂ・・・・下位レジスタ、１１・
・・・１６ビツトＤＡ変換器。
Claims (1)
- デジタルアナログ変換を行なうデジタルアナログ変換器
と、アナログ入力信号が入力され前記デジタルアナログ
変換器の出力信号によってレベルシフト量を変化するレ
ベルシフタと、上位ビットを設定するときは低ゲインと
なり下位ビットを設定するときは高ゲインとなるように
制御される可変ゲインアンプと、この可変ゲインアンプ
を経由して前記レベルシフタの出力信号が入力される高
速のアナログデジタル変換器と、このアナログデジタル
変換器の出力信号が入力されるデジタル出力レジスタと
を備え、前記上位ビット設定時のデータは前記デジタル
出力レジスタおよび前記デジタルアナログ変換器に入力
され、前記下位ビット設定時に前記上位ビット相当量の
アナログ入力信号のレベルシフトを行ない前記可変ゲイ
ンアンプを高ゲインとすることによってアナログデジタ
ル変換を行なうことを特徴とするアナログデジタル変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324886A JPS62181527A (ja) | 1986-02-05 | 1986-02-05 | アナログデジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324886A JPS62181527A (ja) | 1986-02-05 | 1986-02-05 | アナログデジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62181527A true JPS62181527A (ja) | 1987-08-08 |
Family
ID=12105294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324886A Pending JPS62181527A (ja) | 1986-02-05 | 1986-02-05 | アナログデジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62181527A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424610A (en) * | 1987-07-21 | 1989-01-26 | Matsushita Electric Ind Co Ltd | Fm demodulator circuit |
| JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
-
1986
- 1986-02-05 JP JP2324886A patent/JPS62181527A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424610A (en) * | 1987-07-21 | 1989-01-26 | Matsushita Electric Ind Co Ltd | Fm demodulator circuit |
| JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
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