JP5719461B1 - コヒーレント光通信用増幅器 - Google Patents

Abstract

【課題】コヒーレント光通信用増幅器の集積回路を低コスト化し、かつ実装面積を小さくする。【解決手段】コヒーレント光通信用増幅器１の集積回路は、読み書き可能な８ビット構成の複数のレジスタアレイ３と、シリアル通信により各レジスタアレイ３を外部から読み書きさせる制御回路２と、各レジスタアレイ３のうちの第１のモニタレジスタに上位８ビットのデジタル値を書き込み、第２のモニタレジスタに下位２ビットのデジタル値を書き込むＡ／Ｄ変換器５ａとを備える。【選択図】図１

Description

本発明は、コヒーレント光通信の受信器などに用いられる電気信号の増幅器に関するものである。

コヒーレント光とは、赤外線または赤外線より短い波長を持ち、かつ、波長と位相とがそろっている電磁波のことである。コヒーレント光通信は、このコヒーレント光の振幅・周波数・位相に情報を乗せて伝送することをいう。コヒーレント光通信方式は、光の明滅でデータを伝送する強度変調伝送方式より、高速かつ大容量な通信が可能である。

これらの利点を高信頼に実現するためには、光ファイバを介して伝送された光信号を受信したのちにコヒーレント光通信用増幅器で所望の振幅に増幅し、アナログ・デジタル（Ａ／Ｄ）変換器でデジタル信号に変換することが必要である。

非特許文献１には、コヒーレント光通信用増幅器の発明が記載されている。コヒーレント光通信システムにおいて、光受信器に入力される光信号は、概ね３２Ｇｂａｕｄ程度の、ＤＰ−ＱＰＳＫ（Dual Polarization-Quadrature Phase Shift Keying）信号や、ＤＰ−１６ＱＡＭ（Dual Polarization-16 Quadrature Amplitude Modulation）信号などである。この光信号は、フォトダイオードによって光電気変換されて電流信号に変換されたのち、コヒーレント光通信用増幅器に入力される。入力された電流信号は、この電流信号の振幅に依らない電圧振幅の出力信号に変換される。

図１０は、比較例のコヒーレント光通信用増幅器１Ｃの各チャネルの構成図である。
コヒーレント光通信用増幅器１Ｃは、主信号部７と、切替部６とを備えている。
主信号部７は、ＩＮＴ，ＩＮＣ端子の電流信号を電流電圧変換して増幅して出力するものである。主信号部７は、多段の利得可変増幅回路７１〜７４と、ドライバアンプ７５と、自動オフセット制御回路７７と、振幅検出回路７６とを備えている。
切替部６は、自動利得制御回路６１を機能させるか否かを切り替えるものである。切替部６は、自動利得制御回路６１と、セレクタ回路６２とを備えている。

ＩＮＴ，ＩＮＣ端子は、主信号部７の利得可変増幅回路７１に接続される。利得可変増幅回路７１の出力側は、利得可変増幅回路７２に接続される。利得可変増幅回路７２の出力側は、利得可変増幅回路７３に接続される。利得可変増幅回路７３の出力側は、利得可変増幅回路７４に接続され、更に切替部６の自動利得制御回路６１が接続される。自動利得制御回路６１の出力側には、セレクタ回路６２が接続される。セレクタ回路６２には更に、ＧＡ端子が接続されている。セレクタ回路６２は、切り替え用のＡＧＣ／ＭＣ端子の信号によって、自動利得制御回路６１の出力信号とＧＡ端子の信号のいずれを出力するかを切り替え可能である。セレクタ回路６２の出力側は、利得可変増幅回路７２，７３の制御端子に接続されて、利得可変増幅回路７２，７３の利得を制御する。
利得可変増幅回路７４の制御端子には、出力振幅調整用のＯＡ端子が接続される。利得可変増幅回路７４の出力側は、ドライバアンプ７５に接続される。ドライバアンプ７５の出力側は、ＯＵＴＴ，ＯＵＴＣ端子に接続され、更に自動オフセット制御回路７７と、振幅検出回路７６とが接続される。ＯＵＴＴ，ＯＵＴＣ端子は、不図示のＡ／Ｄ変換器に接続される。自動オフセット制御回路７７の出力側は、利得可変増幅回路７１の制御端子に接続される。振幅検出回路７６の出力側は、ＰＫＤ端子に接続される。

光受信器に入力される光信号は、フォトダイオードで光電気変換され、電流信号としてコヒーレント光通信用増幅器１Ｃに入力される。入力された電流信号は、初段の利得可変増幅回路７１で電流電圧変換された後、利得可変増幅回路７２〜７３で線形増幅される。
自動利得制御回路６１は、ＩＮＴ，ＩＮＣ端子に入力される電流信号の振幅に依らない電圧振幅の出力信号がＯＵＴＴ，ＯＵＴＣ端子に得られるように、利得可変増幅回路７２，７３の利得を制御する。
セレクタ回路６２は、自動利得制御と手動制御との切り替え機能を提供する。ＡＧＣ／ＭＣ端子により手動制御を選択すると、利得可変増幅回路７２，７３の利得は、利得調整用のＧＡ端子を介したアナログ制御により調整できる。

利得可変増幅回路７２，７３の出力信号は、利得可変増幅回路７４により線形増幅される。利得可変増幅回路７４の制御端子には、出力振幅調整用のＯＡ端子が接続される。ＯＵＴＴ，ＯＵＴＣ端子の出力信号の電圧振幅は、出力振幅調整用のＯＡ端子を介したアナログ制御によって調整することもてきる。利得可変増幅回路７４の出力信号は、ドライバアンプ７５によって増幅される。
自動オフセット制御回路７７は、ＩＮＴ，ＩＮＣ端子の入力信号や、各利得可変増幅回路７１〜７４やドライバアンプ７５内で発生する信号レベルのオフセットを除去する。
振幅検出回路７６は、ＯＵＴＴ，ＯＵＴＣ端子の出力信号の電圧振幅を増幅してＰＫＤ端子に出力する。これにより、外部の上位装置（不図示）は、ＯＵＴＴ，ＯＵＴＣ端子の出力信号を、アナログ電圧値としてモニタすることができる。

図１１は、比較例の４チャネル増幅器の集積回路のインタフェース例を示す図である。
比較例では、コヒーレント光通信用増幅器１Ｃを４チャネルに集積回路化した場合のインタフェースを示す。
コヒーレント光通信用増幅器１Ｃ（図１０参照）は、１チャネルあたり、４本の主信号系端子と、３本の制御端子と、１本のモニタ端子とが必要であり、併せて８本の端子を要する。例えば、第１チャネルの主信号系端子は、ＩＮＴ＿ＣＨ１，ＩＮＣ＿ＣＨ１端子と、ＯＵＴＴ＿ＣＨ１，ＯＵＴＣ＿ＣＨ１端子の４本である。第１チャネルの制御端子は、ＡＧＣ／ＭＣ＿ＣＨ１端子と、ＧＡ＿ＣＨ１端子と、ＯＡ＿ＣＨ１端子の３本である。第１チャネルのモニタ端子は、ＰＫＤ＿ＣＨ１端子の１本である。第２チャネルから第４チャネルも、第１チャネルと同様な端子構成である。
比較例のコヒーレント光通信用増幅器１Ｃでは、第１チャネルから第４チャネルまでを集積化しているので、合計３２本の端子が必要である。

Murata, K.; Saida, T.; Ogawa, I.; Kasahara, R.; Muramoto, Y.; Fukuyama, H.; Sano, K.; Nosaka, H.; Kawakami, H. 、"100-Gbit/s PDM-QPSK Integrated Coherent Receiver Front-End for Optical Communications"、Compound Semiconductor Integrated Circuit Symposium (CSICS),2011 IEEE、16-19 Oct. 2011、pages.1-4

比較例のコヒーレント光通信用増幅器では、各チャネルに主信号系の端子と、制御端子と、モニタ端子とが必要である。コヒーレント光通信用増幅器の集積回路は、これらの端子のパッドの領域を確保する必要があり、チップ面積を十分に小さくできず、高コストとなる虞がある。また、端子数が多いために、光受信器への実装面積が大きくなる虞がある。

本発明は、前記した問題を解決し、低コスト化し、かつ集積回路の実装面積を小さくしたコヒーレント光通信用増幅器を提供することを課題とする。

前記課題を解決するため、請求項１に記載の発明では、読み書き可能なＮビット構成（Ｎは自然数）の複数のレジスタと、シリアル通信により各前記レジスタを外部から読み書きさせる制御回路と、各前記レジスタのうちの第１のモニタレジスタに上位Ｎビットのデジタル値を書き込み、第２のモニタレジスタに下位ビットのデジタル値を書き込むＡ／Ｄ変換器と、を備えている。前記制御回路は、前記Ａ／Ｄ変換器を停止させたのちに、前記第２のモニタレジスタからデジタル値を読み取り、その後、前記第１のモニタレジスタのデジタル値を読み取ったのちに前記Ａ／Ｄ変換器の動作を再開させ、前記Ａ／Ｄ変換器が動作中にシリアル通信により前記第１のモニタレジスタの読み取りのみが指定されたとき、前記Ａ／Ｄ変換器を停止させずに、前記第１のモニタレジスタのデジタル値を読み取ることを特徴とするコヒーレント光通信用増幅器とした。

このようにすることで、コヒーレント光通信用増幅器のモニタ信号数によらず、集積回路化したときの端子数を少なくすることができ、チップサイズの縮小によるコスト低減と実装面積の縮小とが可能となる。
また、同一タイミングでＡ／Ｄ変換した第１のモニタレジスタのデジタル値と第２のモニタレジスタのデジタル値とを、シリアルインタフェースを介してそれぞれ別のタイミングで読み取ることができる。更に、Ａ／Ｄ変換器が動作中に上位装置が第１のモニタレジスタのみを読み取った場合には、制御回路は、Ａ／Ｄ変換器を停止しない。これにより、上位装置は、アナログ信号をＮビット精度で高速に読み取ることができる。

本発明によれば、低コスト化し、かつ集積回路の実装面積を小さくしたコヒーレント光通信用増幅器が可能となる。

第１の実施形態におけるコヒーレント光通信用増幅器を示す概略の構成図である。 第１の実施形態におけるコヒーレント光通信用増幅器の各チャネルの構成図である。 第１の実施形態におけるレジスタ割り当てを示す図である。 シリアルインタフェースのプロトコルを示すタイミングチャートである。 第１の実施形態におけるコヒーレント光通信用増幅器のインタフェース例を示す図である。 第２の実施形態におけるコヒーレント光通信用増幅器の各チャネルの構成図である。 第２の実施形態におけるレジスタ割り当てを示す図である。 第３の実施形態におけるコヒーレント光通信用増幅器の各チャネルの構成図である。 第３の実施形態におけるＲＳＳＩ読取のシーケンス図である。 比較例のコヒーレント光通信用増幅器の各チャネルの構成図である。 比較例の４チャネル増幅器のインタフェース例を示す図である。

次に、本発明を実施するための形態（「実施形態」という）について、適宜図面を参照しながら詳細に説明する。

（第１の実施形態）
図１は、第１の実施形態におけるコヒーレント光通信用増幅器１を示す概略の構成図である。
図１に示すように、コヒーレント光通信用増幅器１は、制御回路２と、レジスタアレイ３−１〜３−４と、Ｄ／Ａ変換器４ａ−１〜４ａ−４と、Ｄ／Ａ変換器４ｂ−１〜４ｂ−４と、Ａ／Ｄ変換器５ａ−１〜５ａ−４と、切替部６−１〜６−４と、主信号部７−１〜７−４とを備えている。以下、各要素をチャネルごとに区別しないときには、単にレジスタアレイ３・Ｄ／Ａ変換器４ａ・Ｄ／Ａ変換器４ｂ・Ａ／Ｄ変換器５ａ・切替部６・主信号部７のように記載する。図では、Ｄ／Ａ変換器４ａ・Ｄ／Ａ変換器４ｂは、「ＤＡＣ」と記載され、Ａ／Ｄ変換器５ａは、「ＡＤＣ」と記載される。

制御回路２は、ＣＳ端子・ＣＬＫ端子・ＤＩ端子・ＤＯ端子からなるシリアルインタフェースで外部装置と接続され、データバス・アドレスバス・バス制御信号を介してレジスタアレイ３−１〜３−４と接続される。制御回路２は、外部装置から受信したシリアル信号をレジスタアレイ３のいずれかのレジスタに設定し、Ａ／Ｄ変換器５ａがレジスタアレイ３のモニタレジスタに設定した値を外部装置（不図示）に読み取らせる。
レジスタアレイ３は、８ビットのレジスタの配列である。レジスタアレイ３には、Ｄ／Ａ変換器４ａ・Ｄ／Ａ変換器４ｂが接続されており、対応するレジスタの設定値が出力される。レジスタアレイ３には、切替部６が接続されており、対応するレジスタの所定ビットが出力される。レジスタアレイ３には更に、Ａ／Ｄ変換器５ａが接続されている。Ａ／Ｄ変換器５ａがアナログ信号をデジタル変換したデジタル値は、対応するモニタレジスタに出力される。

Ｄ／Ａ変換器４ａ・Ｄ／Ａ変換器４ｂは、８ビットのデジタル信号をアナログ電圧に変換するものである。Ａ／Ｄ変換器５ａは、アナログ電圧を１０ビットのデジタル信号に変換するものである。
主信号部７は、入力された電流信号を電流電圧変換して増幅して出力するものである。切替部６は、自動利得制御のオンとオフとを切り替えるものである。

図２は、第１の実施形態におけるコヒーレント光通信用増幅器１の各チャネルの構成図である。
コヒーレント光通信用増幅器１は、多段の利得可変増幅回路７１〜７４からなる主信号部７と、切替部６と、シリアルインタフェース部８とを備えている。
主信号部７は、ＩＮＴ，ＩＮＣ端子の電流信号を電流電圧変換して増幅して出力するものである。主信号部７は、多段の利得可変増幅回路７１〜７４と、ドライバアンプ７５と、自動オフセット制御回路７７と、振幅検出回路７６とを備えている。
切替部６は、自動利得制御回路６１を機能させるか否かを切り替えるものである。切替部６は、自動利得制御回路６１と、セレクタ回路６２とを備えている。
シリアルインタフェース部８は、制御回路２と、レジスタアレイ３と、制御電圧を発生させるＤ／Ａ変換器４ａ，４ｂと、モニタ電圧を読み取るＡ／Ｄ変換器５ａと、を備えている。Ｄ／Ａ変換器４ａは、ＧＡ信号の制御電圧を発生させる。Ｄ／Ａ変換器４ｂは、ＯＡ信号の制御電圧を発生させる。Ａ／Ｄ変換器５ａは、ＰＫＤ信号の電圧を読み取る。

ＩＮＴ，ＩＮＣ端子は、主信号部７の利得可変増幅回路７１に接続される。利得可変増幅回路７１の出力側は、利得可変増幅回路７２に接続される。利得可変増幅回路７２の出力側は、利得可変増幅回路７３に接続される。利得可変増幅回路７３の出力側は、利得可変増幅回路７４に接続され、更に切替部６の自動利得制御回路６１が接続される。自動利得制御回路６１の出力側には、セレクタ回路６２が接続される。セレクタ回路６２には更に、Ｄ／Ａ変換器４ａが接続されている。セレクタ回路６２は、切り替え用のＡＧＣ／ＭＣ信号によって、自動利得制御回路６１の出力信号とＤ／Ａ変換器４ａのＧＡ信号のいずれを出力するかを切り替え可能である。セレクタ回路６２の出力側は、利得可変増幅回路７２，７３の制御端子に接続され、利得可変増幅回路７２，７３の利得を制御する。
利得可変増幅回路７４の制御端子には、Ｄ／Ａ変換器４ｂが接続される。利得可変増幅回路７４の出力側は、ドライバアンプ７５に接続される。ドライバアンプ７５の出力側は、ＯＵＴＴ，ＯＵＴＣ端子に接続され、更に自動オフセット制御回路７７と、振幅検出回路７６とが接続される。ＯＵＴＴ，ＯＵＴＣ端子は、不図示のＡ／Ｄ変換器に接続される。自動オフセット制御回路７７の出力側は、利得可変増幅回路７１の制御端子に接続される。振幅検出回路７６の出力側は、Ａ／Ｄ変換器５ａに接続される。

制御回路２は、外部とシリアルインタフェースによりデジタルデータを送受信するものである。制御回路２は、シリアル通信により各レジスタを外部から読み書きさせる。
レジスタアレイ３は、読み書き可能な８ビット構成の複数のレジスタから構成される。レジスタアレイ３は、Ｄ／Ａ変換器４ａ，４ｂに設定するデジタルデータを蓄積するレジスタと、Ａ／Ｄ変換器５ａから読み出したデジタルデータを蓄積するレジスタとから構成される。

光受信器に入力される光信号は、フォトダイオードで光電気変換され、電流信号としてコヒーレント光通信用増幅器１に入力される。入力された電流信号は、初段の利得可変増幅回路７１で電流電圧変換された後、多段の利得可変増幅回路７２，７３で線形増幅される。
自動利得制御回路６１は、ＩＮＴ，ＩＮＣ端子に入力される電流信号の振幅に依らない電圧振幅の出力信号がＯＵＴＴ，ＯＵＴＣ端子に得られるように、利得可変増幅回路７２，７３の利得を制御する。
セレクタ回路６２は、自動利得制御と手動制御との切り替え機能を提供する。ＡＧＣ／ＭＣ信号により手動制御を選択すると、利得可変増幅回路７２，７３の利得は、利得調整用のＧＡ信号によるアナログ制御により調整できる。
利得可変増幅回路７２，７３の出力信号は、利得可変増幅回路７４により線形増幅される。利得可変増幅回路７４の制御端子には、出力振幅調整用のＯＡ信号が入力される。利得可変増幅回路７４の出力信号は、ドライバアンプ７５に入力される。
利得可変増幅回路７４の出力信号の電圧振幅は、出力振幅調整用のＯＡ信号を介したアナログ制御によって調整することもてきる。利得可変増幅回路７４の出力信号の調整により、ＯＵＴＴ，ＯＵＴＣ端子の信号を調整可能である。利得可変増幅回路７４の出力信号は、ドライバアンプ７５によって増幅される。ドライバアンプ７５の出力側には、ＯＵＴＴ，ＯＵＴＣ端子が接続され、更に自動オフセット制御回路７７と、振幅検出回路７６とが接続される。
自動オフセット制御回路７７は、ＩＮＴ，ＩＮＣ端子の入力信号のオフセットや、各利得可変増幅回路７１〜７４やドライバアンプ７５内で発生する信号のオフセットを除去する。
振幅検出回路７６は、ＯＵＴＴ，ＯＵＴＣ端子の出力信号の電圧振幅を増幅してＰＫＤ信号としてＡ／Ｄ変換器５ａに出力する。これにより、ＯＵＴＴ，ＯＵＴＣ端子の出力信号をモニタすることができる。

比較例のコヒーレント光通信用増幅器１Ｃにおいては、ＧＡ端子やＯＡ端子にアナログ電圧を印加して制御し、モニタ端子のアナログ電圧によって信号をモニタする。これに対して第１の実施形態のコヒーレント光通信用増幅器１では、シリアルインタフェース部８を採用している。
比較例のコヒーレント光通信用増幅器１Ｃでは、出力振幅調整ＯＡ信号と利得調整用のＧＡ信号とは、外部からアナログ信号として入力される。これに対して、第１の実施形態のコヒーレント光通信用増幅器１では、シリアルインタフェースを介して外部装置からレジスタに設定されたデジタルデータに基づいて、それぞれＤ／Ａ変換器４ａ，４ｂがアナログ電圧を内部で発生させる。

また、比較例のコヒーレント光通信用増幅器１Ｃでは、出力されるＯＵＴＴ，ＯＵＴＣ端子の電圧振幅を、アナログ電圧値のＰＫＤ信号として外部に出力する。これに対して、第１の実施形態のコヒーレント光通信用増幅器１では、Ａ／Ｄ変換器５ａがＰＫＤ信号の電圧を変換したデジタルデータが、シリアルインタフェースを介して外部に出力される。

シリアルインタフェース部８（デジタルインタフェース）を採用したことによる効果は、制御端子およびモニタ端子の削減である。これにより、コヒーレント光通信用増幅器１の集積回路のチップ面積を概ね２／３に減らすことができる。

図３は、第１の実施形態の第１チャネルのレジスタ割り当て例を示す図である。
第１の実施形態のコヒーレント光通信用増幅器１は、制御信号およびモニタ信号に、それぞれレジスタを割り当てている。
制御信号のうち、利得調整用のＧＡ信号には、８ビット（すわなち１バイト）のワード長のＧＡ＿ＣＨ１レジスタを割り当てている。ＧＡ＿ＣＨ１レジスタのアドレスは、第０番地である。
出力振幅調整用のＯＡ信号には、８ビット（すわなち１バイト）のワード長のＯＡ＿ＣＨ１レジスタを割り当てている。ＯＡ＿ＣＨ１レジスタのアドレスは、第１番地である。
コヒーレント光通信用増幅器１では、その利得や出力振幅は、実効的に６ビット、すなわち６４階調である。このときフルスケールに対してＬＳＢ（Least Significant Bit）は、概ね１．５％の精度があればよい。よって、これに２ビットのマージンを持たせて、レゾリューションを８ビットとしている。

モニタ信号である振幅検出用のＰＫＤ信号は、必要とされるレゾリューションが振幅検出回路７６に必要とされる伝達特性・実現性・設計性・製造ばらつき・ＶＴ（閾値電圧）ばらつきに大きく依存する。振幅検出回路７６の入力振幅と出力電圧の伝達特性を理想的な直線関係に設計することは、一般的には難しい。振幅検出回路７６の製造ばらつきを低く抑えることも、一般的には難しい。以上を考慮すると、モニタ信号であるＰＫＤ＿ＣＨ１信号のレゾリューションは、制御信号のレゾリューションに対して更に２ビットのマージンを持たせた１０ビットのレゾリューションが要求される。以上の理由により、第１の実施形態では、振幅検出用のＰＫＤ信号は、ワード長を１０ビットとしている。

ＰＫＤ信号は更に、ワード長１０ビットのなかで、上位８ビットを第１のレジスタ（アドレス２）に、残りの下位２ビットを第２のレジスタ（アドレス３）に割り当てている。ＰＫＤ＿ＣＨ１レジスタは、これら第１のレジスタ（アドレス２）と第２のレジスタ（アドレス３）との組み合わせである。このように、８ビットを超えるワード長のデータについては、上位８ビットを第１のモニタレジスタに割り当てているので、モニタ信号を、内部のレジスタ長を超えるレゾリューションでモニタすることができる。なお、図３では、未使用のビットを「ｘ」で示している。
しかし、これに限られず、例えば１２ビットのワード長のレジスタの場合には、上位８ビットを第１のモニタレジスタに割り当てて、下位４ビットは第２のモニタレジスタに割り当てるとよい。

自動利得制御と手動制御とを切り替えるＡＧＣ／ＭＣ＿ＣＨ１信号は、ＡＧＣ／ＭＣレジスタ（アドレス４）の最下位ビットに割り当てられている。

図４は、シリアルインタフェースのプロトコルを示すタイミングチャートである。
シリアルインタフェースには様々な方式が提案されているが、ここではチップセレクト（ＣＳ）端子、クロック（ＣＬＫ）端子、データ入力（ＤＩ）端子、データ出力（ＤＯ）端子の４端子を用いるシリアルインタフェースを採用した場合について説明する。
チップセレクト（ＣＳ）端子には、不図示の外部装置により、この制御回路２を選択したことを示すＣＳ信号が出力される。
クロック（ＣＬＫ）端子には、不図示の外部装置により、クロック信号が出力される。制御回路２と不図示の外部装置とは、クロック信号に同期してデータの各ビットの書き込みと読み出しとを行う。
データ入力（ＤＩ）端子には、不図示の外部装置によりデータ入力信号が出力される。データ出力（ＤＯ）端子には、制御回路２によりデータ出力信号が出力される。データ入力信号とデータ出力信号ともに、クロック信号の立ち上がりエッジのタイミングでデータを出力する。データの読み取りは、例えばクロック信号の立ち下がりエッジのタイミングで行われる。

図４（ａ）は、制御を想定したレジスタへの書き込みサイクルの例を示す図である。
レジスタへの書き込みサイクルは、最初にチップセレクト（ＣＳ）信号が、不図示の外部装置により、アクティブに設定される。ここではチップセレクト（ＣＳ）信号は、アクティブ・ローである。
次に、外部装置から１バイトのシリアル制御信号が、データ入力（ＤＩ）端子を介してシリアルに入力される。

このシリアル制御信号の最初の４ビットは、制御コードである。シリアル制御信号の第１番目のＲ／Ｗビットは、データの書き込みと読み出しのうちいずれであるかが設定される。ここでは書き込みなので、Ｒ／Ｗビットは１に設定される。シリアル制御信号の第３番目のＣＨＨビットと第４番目のＣＨＬビットとは、いずれのチャネルを選択するかが外部から指定される。
シリアル制御信号の第５〜８番目は、レジスタアドレス指定コードである。レジスタアドレス指定コードは、レジスタ割り当て（図３参照）のうち、いずれのアドレスのレジスタにアクセスするかが設定される。

８ビットのシリアル制御信号に続き、１バイトのデータワードが外部装置からシリアル伝送される。１バイトのデータワードは、制御回路２により、指定されたアドレスのレジスタに格納される。データワードの伝送が完了すると、不図示の外部装置により、チップセレクト（ＣＳ）信号がイン・アクティブに設定される。以上でレジスタへの書き込みサイクルが完了する。

図４（ｂ）は、モニタを想定したレジスタから読み出しサイクルの例を示す図である。
レジスタからの読み出しサイクルにおいても、最初にチップセレクト（ＣＳ）信号が、外部装置によりアクティブに設定される。
次に、外部装置から１バイトのシリアル制御信号が、データ入力（ＤＩ）端子を介してシリアルに入力される。

このシリアル制御信号の最初の４ビットは、制御コードである。シリアル制御信号の第１番目のＲ／Ｗビットは、データの書き込みと読み出しのうちいずれであるかが設定される。ここでは読み出しなので、Ｒ／Ｗビットは０に設定される。シリアル制御信号の第３番目のＣＨＨビットと第４番目のＣＨＬビットとは、いずれのチャネルを選択するかが外部から指定される。
例えば、第１チャネルを選択するときには、ＣＨＨビットを０に設定し、ＣＨＬビットを０に設定する。第２チャネルを選択するときには、ＣＨＨビットを０に設定し、ＣＨＬビットを１に設定する。第３チャネルを選択するときには、ＣＨＨビットを１に設定し、ＣＨＬビットを０に設定する。第４チャネルを選択するときには、ＣＨＨビットを１に設定し、ＣＨＬビットを１に設定する。
シリアル制御信号の第５〜８番目は、レジスタアドレス指定コードである。レジスタアドレス指定コードは、レジスタ割り当て（図３参照）のうち、いずれのアドレスのレジスタにアクセスするかが設定される。

８ビットのシリアル制御信号に続き、指定されたアドレスのレジスタに格納されている１バイトのデータワードが、制御回路２からシリアル伝送される。１バイトのデータワードは、外部装置に送信される。データワードの伝送が完了すると、不図示の外部装置により、チップセレクト（ＣＳ）信号がイン・アクティブに設定される。以上で、レジスタからの読み出しサイクルが完了する。

ここで、シリアル伝送の速度とデータの精度の関係に着目する。コヒーレント光通信用増幅器１に対する制御は、１バイト（８ビット）のワード長であるため、１回の書き込みサイクルで済む。しかし、コヒーレント光通信用増幅器１に対するモニタは、１０ビットのワード長が必要であるため、２回の読み出しサイクルが必要になる。Ａ／Ｄ変換器５ａは、第１のモニタレジスタに上位８ビットのデジタル値を書き込み、第２のモニタレジスタに下位２ビットのデジタル値を書き込むためである。
これらモニタレジスタは、１０ビットのワード長のうち、下位２ビットは、伝達特性とその実現性・設計性・製造ばらつき・ＶＴばらつきを想定したマージン分であり、第２のモニタレジスタは、必ずしも毎回モニタする必要はない。そこで、既に説明したように、上位８ビットを第１のモニタレジスタに割り当てることにより、モニタについても、制御と同様に１回のサイクルで読み出しを完了させることが可能となる。以上により、２回の読み出しサイクルの場合と比較して、実効的に必要なデータの精度を落とすことなく、シリアルデータ伝送の速度を倍に向上することができる。

図５は、第１の実施形態におけるコヒーレント光通信用増幅器１の集積回路のインタフェース例を示す図である。
第１の実施形態では、コヒーレント光通信用増幅器１を４チャネルに集積回路化した場合のインタフェースを示す。
コヒーレント光通信用増幅器１（図２参照）は、１チャネルあたり、４本の主信号系端子を要し、全てのチャネルで共用するシリアルインタフェースとしてＣＳ端子、ＣＬＫ端子、ＤＩ端子、ＤＯ端子を要する。

例えば、第１チャネルの主信号系端子は、ＩＮＴ＿ＣＨ１，ＩＮＣ＿ＣＨ１端子と、ＯＵＴＴ＿ＣＨ１，ＯＵＴＣ＿ＣＨ１端子の４本である。第２チャネルから第４チャネルも、第１チャネルと同様な端子構成である。
第１の実施形態のコヒーレント光通信用増幅器１では、第１チャネルから第４チャネルまでを集積化しているので、合計２０本の端子となり、比較例のコヒーレント光通信用増幅器１Ｃ（図１１参照）の３２本と比較して、大きく端子数が削減される。
第１の実施形態は、比較例と比較して、インタフェースの端子数を少なくすることができ、チップサイズの縮小によるコスト低減と実装面積の縮小とが可能となる。

（第２の実施形態）
図６は、第２の実施形態におけるコヒーレント光通信用増幅器１Ａの各チャネルの構成図である。図２に示す第１の実施形態のコヒーレント光通信用増幅器１と同一の要素には同一の符号を付与している。
図６に示すように、第２の実施形態のコヒーレント光通信用増幅器１Ａは、第１の実施形態とは異なるシリアルインタフェース部８Ａと、振幅検出回路７８とを備えている。シリアルインタフェース部８Ａは、第１の実施形態とは異なるＡ／Ｄ変換器５ｂを備えている。それ以外は、第１の実施形態と同様に構成されている。

振幅検出回路７８は、主信号部７の初段の利得可変増幅回路７１に設けられている。振幅検出回路７８のアナログ出力は、受信強度検出用のＲＳＳＩ信号である。このＲＳＳＩ信号は、Ａ／Ｄ変換器５ｂでデジタル化され、外部装置からモニタ可能である。
第２の実施形態のように外部装置からモニタする信号を増やした場合でも、外部とのインタフェースの端子数は、第１の実施形態のインタフェース（図５参照）の端子数と同一本数である。これにより、インタフェースの端子数を少なくすることができ、チップサイズの縮小によるコスト低減と実装面積の縮小とが可能となる。

図７は、第２の実施形態におけるレジスタ割り当てを示す図である。
第１の実施形態のレジスタ割り当て（図３参照）との差分は、受信強度検出用のＲＳＳＩ信号についても２つのレジスタを割り当てた点である。第２の実施形態では、受信強度検出用のＲＳＳＩ信号についても同様に、マージンを確保するために１バイト超（１０ビット）のワード長とし、２つのレジスタを割り当てている。

ＲＳＳＩ信号は更に、ワード長１０ビットのなかで、上位８ビットを第１のモニタレジスタ（アドレス５）に、残りの下位２ビットを第２のモニタレジスタ（アドレス６）に割り当てている。ＲＳＳＩ＿ＣＨ１レジスタは、これら第１のモニタレジスタ（アドレス５）と第２のモニタレジスタ（アドレス６）との組み合わせである。
以上により、２回の読み出しサイクルの場合と比較して、実効的に必要なデータの精度を落とすことなく、シリアルデータ伝送の速度を倍に向上することができる。

図８は、第３の実施形態におけるコヒーレント光通信用増幅器１Ｂの各チャネルの構成図である。図６に示す第２の実施形態のコヒーレント光通信用増幅器１Ａと同一の要素には同一の符号を付与している。
図８に示すように、第３の実施形態のコヒーレント光通信用増幅器１Ｂは、第２の実施形態とは異なるシリアルインタフェース部８Ｂを備えている。シリアルインタフェース部８Ｂは、第２の実施形態とは異なり、制御回路２と、Ａ／Ｄ変換器５ａ，５ｂとの間に制御信号が接続されている。これにより制御回路２は、Ａ／Ｄ変換器５ａ，５ｂに対して変換の開始と停止とを指示することができる。それ以外は、第２の実施形態と同様に構成されている。

図９は、第３の実施形態におけるＲＳＳＩ信号の読取のシーケンス図である。
シーケンスＱ１０において、Ａ／Ｄ変換器５ｂは、ＲＳＳＩ信号の上位レジスタと下位レジスタとに、このタイミングでのＲＳＳＩ信号のＡ／Ｄ変換値を書き込む。
シーケンスＱ１１において、Ａ／Ｄ変換器５ｂは、ＲＳＳＩ信号の上位レジスタと下位レジスタとに、このタイミングでのＲＳＳＩ信号のＡ／Ｄ変換値を書き込む。Ａ／Ｄ変換器５ｂは、所定周期でＡ／Ｄ変換を繰り返す。

シーケンスＱ２０において、上位装置９は、制御回路２のＣＳ信号をＬｏｗに設定する。
シーケンスＱ２１において、上位装置９は、シリアルインタフェースを介して制御回路２にＲＳＳＩ信号の下位アドレスを読み取るように指示する。
シーケンスＱ２２において、制御回路２は、Ａ／Ｄ変換器５ｂの変換を停止させる。これにより、ＲＳＳＩ信号の上位アドレスの値と下位アドレスの値とは、両方ともシーケンスＱ１１のタイミングにおける値となる。

シーケンスＱ２３において、制御回路２は、アドレスバスに、ＲＳＳＩ信号の下位アドレスを設定する。
シーケンスＱ２４において、制御回路２は、データバスを介してＲＳＳＩ信号の下位アドレスのレジスタ値を読み取る。
シーケンスＱ２５において、制御回路２は、ＤＩ端子を介して、ＲＳＳＩ信号の下位アドレスのレジスタ値をシリアルで伝送する。
シーケンスＱ２６において、上位装置９は、制御回路２のＣＳ信号をＨｉｇｈに設定する。
シーケンスＱ２７において、上位装置９は、制御回路２のＣＳ信号をＬｏｗに設定する。これにより、上位装置９は、ＲＳＳＩ信号の下位２ビットの値を読み取ることができる。

シーケンスＱ２８において、上位装置９は、シリアルインタフェースを介して制御回路２にＲＳＳＩ信号の上位アドレスを読み取るように指示する。
シーケンスＱ２９において、制御回路２は、アドレスバスに、ＲＳＳＩ信号の上位アドレスを設定する。
シーケンスＱ３０において、制御回路２は、データバスを介してＲＳＳＩ信号の上位アドレスのレジスタ値を読み取る。

シーケンスＱ３１において、制御回路２は、ＤＩ端子を介して、ＲＳＳＩ信号の上位アドレスのレジスタ値をシリアルで伝送する。ＲＳＳＩ信号の上位アドレスの値と下位アドレスの値とは、両方ともシーケンスＱ１１のタイミングにおける値である。
シーケンスＱ３２において、上位装置９は、制御回路２のＣＳ信号をＨｉｇｈに設定する。シーケンスＱ３３において、制御回路２は、Ａ／Ｄ変換器５ｂの変換を開始（再開）させる。
これにより、上位装置９は、同一タイミングでＡ／Ｄ変換した第１のアドレスのレジスタ値と第２のアドレスのレジスタ値とを、シリアルインタフェースを介してそれぞれ別のタイミングで正確に読み取ることができる。更に、Ａ／Ｄ変換器５ｂが動作中に、上位装置９がＲＳＳＩ信号の上位アドレスのレジスタ値のみを読み取った場合には、制御回路２は、このＡ／Ｄ変換器５ｂを停止しない。これにより、上位装置９は、ＲＳＳＩ信号を８ビット精度で高速に読み取ることもできる。

（変形例）
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能であり、例えば、次の（ａ）〜（ｅ）のようなものがある。
（ａ） 第１の実施形態では振幅検出用のＰＫＤ信号をモニタする例を説明し、第２の実施形態では、これに加えて受信強度検出用のＲＳＳＩ信号をモニタする例を説明した。しかし、モニタすべき対象はこれに限られることはなく、例えば、自動利得制御（ＡＧＣ）時の利得の値をモニタしてもよい。この場合においても、マージンを確保するために１バイト超（１０ビット）のワード長とし、２つのレジスタを割り当てることができる。ここで、「上位８ビットを一つのレジスタに割り当てる」ことにより、利得のモニタについても、制御と同様に１回のサイクルで読み出しを完了させることが可能となる。以上により、２回の読み出しサイクルの場合と比較して、実効的に必要なデータの精度を落とすことなく、シリアルデータ伝送の速度を倍に向上することができる。

（ｂ） ２つのレジスタを割り当てるのは、モニタ信号に限定されず、制御信号であってもよい。
（ｃ） モニタ信号や制御信号を割り当てるのは、２個のレジスタに限定されず、Ｍ個のレジスタ（Ｍは自然数）であってもよい。このとき、最上位レジスタ以外のレジスタを読み取るように上位装置からシリアル通信で指示されたとき、Ａ／Ｄ変換を停止させて各レジスタを読み込む。そののち、最上位レジスタを読み取るように上位装置からシリアル通信で指示されたとき、最上位レジスタにアクセスしたのちにＡ／Ｄ変換を再開させるとよい。これにより、Ｍ個のレジスタのＡ／Ｄ変換を同一タイミングとすることができる。更に、最上位レジスタのレゾリューションでよい場合には、Ａ／Ｄ変換を停止させずに高速に読み出すことができる。
（ｄ） 各レジスタの構成は、８ビットに限定されない。各レジスタのビット数は、任意の自然数であってもよい。
（ｅ） 制御回路２は、Ａ／Ｄ変換器５ａ，５ｂを停止させて第１のモニタレジスタのデジタル値を読み取り、その後、第２のモニタレジスタからデジタル値を読み取ったのちにＡ／Ｄ変換器５ａ，５ｂの動作を再開させてもよい。

１，１Ａ，１Ｂ，１Ｃ コヒーレント光通信用増幅器
２ 制御回路
３ レジスタアレイ （複数のレジスタ）
４ａ，４ｂ Ｄ／Ａ変換器
５ａ，５ｂ Ａ／Ｄ変換器
６ 切替部
６１ 自動利得制御回路
６２ セレクタ回路
７ 主信号部
７１〜７４ 利得可変増幅回路
７５ ドライバアンプ
７６ 振幅検出回路
７７ 自動オフセット制御回路
７８ 振幅検出回路
８，８Ａ シリアルインタフェース部
９ 上位装置

Claims (1)

1. 読み書き可能なＮビット構成（Ｎは自然数）の複数のレジスタと、
   シリアル通信により各前記レジスタを外部から読み書きさせる制御回路と、
   アナログ信号電圧をデジタル変換したデジタル値の上位Ｎビットを、各前記レジスタのうちの第１のモニタレジスタに書き込み、当該デジタル値の下位ビットを第２のモニタレジスタに書き込むＡ／Ｄ変換器と、
   を備えており、
   前記制御回路は、前記Ａ／Ｄ変換器を停止させたのちに、前記第２のモニタレジスタからデジタル値を読み取り、その後、前記第１のモニタレジスタのデジタル値を読み取ったのちに前記Ａ／Ｄ変換器の動作を再開させ、前記Ａ／Ｄ変換器が動作中にシリアル通信により前記第１のモニタレジスタの読み取りのみが指定されたとき、前記Ａ／Ｄ変換器を停止させずに、前記第１のモニタレジスタのデジタル値を読み取る、
   ことを特徴とするコヒーレント光通信用増幅器。

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