JPS6217889B2 - - Google Patents
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- Publication number
- JPS6217889B2 JPS6217889B2 JP1836279A JP1836279A JPS6217889B2 JP S6217889 B2 JPS6217889 B2 JP S6217889B2 JP 1836279 A JP1836279 A JP 1836279A JP 1836279 A JP1836279 A JP 1836279A JP S6217889 B2 JPS6217889 B2 JP S6217889B2
- Authority
- JP
- Japan
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- transistor
- output
- base
- circuit
- emitter
- Prior art date
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- Expired
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- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、準コンプリメンタリ型プツシユプ
ル出力回路に関する。
ル出力回路に関する。
プツシユプル出力回路においては、例えば第１
図に示すように、ベース・エミツタ間に抵抗
R1，R2を設けた出力トランジスタQ2，Q4を駆動
トランジスタQ1，Q2で駆動する。
図に示すように、ベース・エミツタ間に抵抗
R1，R2を設けた出力トランジスタQ2，Q4を駆動
トランジスタQ1，Q2で駆動する。
上記抵抗R1，R2を設ける理由は、上記駆動ト
ランジスタQ1，Q3におけるリーク電流により、
出力トランジスタQ2，Q4のバイアス電流が変動
しないようにすることにある。
ランジスタQ1，Q3におけるリーク電流により、
出力トランジスタQ2，Q4のバイアス電流が変動
しないようにすることにある。
したがつて、従来のプツシユプル出力回路にあ
つては、抵抗R1，R2の値をR1＝R2に設定するも
のであつた。
つては、抵抗R1，R2の値をR1＝R2に設定するも
のであつた。
この出願に係る発明者は、準コンプリメンタリ
型プツシユプル出力回路においては、上記抵抗
R1，R2の値を等しく設定することがクロスオー
バー歪を増長させるものであるということを見い
出した。
型プツシユプル出力回路においては、上記抵抗
R1，R2の値を等しく設定することがクロスオー
バー歪を増長させるものであるということを見い
出した。
この発明は、小さなアイドリング電流の下での
クロスオーバ歪の改善を図つた準コンプリメンタ
リ型プツシユプル出力回路を提供するためになさ
れた。
クロスオーバ歪の改善を図つた準コンプリメンタ
リ型プツシユプル出力回路を提供するためになさ
れた。
この発明は、インバーテイツドダーリントン接
続された出力トランジスタのベース，エミツタ間
に設けられた抵抗の値を、他方の出力トランジス
タのベース，エミツタ間に設けられた抵抗の値よ
り大きく設定するようにするものである。
続された出力トランジスタのベース，エミツタ間
に設けられた抵抗の値を、他方の出力トランジス
タのベース，エミツタ間に設けられた抵抗の値よ
り大きく設定するようにするものである。
本願で開示される発明のうち、代表的なものの
概要は次の通りである。
概要は次の通りである。
すなわち、一方の半波出力を得るためのダーリ
ントン接続した第１の出力トランジスタ回路と、
他方の半波出力を得るためのインバーテイツドダ
ーリントン接続された第２の出力トランジスタ回
路とを具備し、上記第１の出力トランジスタ回路
は第１のトランジスタQ1と該第１のトランジス
タと同一の導電型であつてそのベースが該第１の
トランジスタのエミツタに接続された第２のトラ
ンジスタQ2とを有し、上記第２の出力トランジ
スタ回路は上記第１のトランジスタと反対の導電
型の第３のトランジスタQ3と上記第１のトラン
ジスタと同一の導電型であつてそのベースが上記
第３のトランジスタのコレクタに接続された第４
のトランジスタQ4とを有し、上記第１のトラン
ジスタのベースと上記第３のトランジスタのベー
スとの間または上記第２のトランジスタのエミツ
タと上記第３のトランジスタのエミツタとの間の
少なくとも一方の間に接続されたバイアス回路
Q5′，Q6′，Q7′：Q5，Q6，Q7を具備し、上記第２
のトランジスタのエミツタと上記第４のトランジ
スタのコレクタとの共通接続点に負荷が接続さ
れ、上記第１の出力トランジスタ回路の上記第２
のトランジスタのベース・エミツタ間に接続され
た第１の抵抗R1と、上記第２の出力トランジス
タ回路の上記第４のトランジスタのベース・エミ
ツタ間に接続された第２の抵抗R2とを含む準コ
ンプリメンタリ型プツシユプル出力回路におい
て、上記第１の抵抗より、上記第２の抵抗の値を
大きく設定するものとしたことを特徴とする。
ントン接続した第１の出力トランジスタ回路と、
他方の半波出力を得るためのインバーテイツドダ
ーリントン接続された第２の出力トランジスタ回
路とを具備し、上記第１の出力トランジスタ回路
は第１のトランジスタQ1と該第１のトランジス
タと同一の導電型であつてそのベースが該第１の
トランジスタのエミツタに接続された第２のトラ
ンジスタQ2とを有し、上記第２の出力トランジ
スタ回路は上記第１のトランジスタと反対の導電
型の第３のトランジスタQ3と上記第１のトラン
ジスタと同一の導電型であつてそのベースが上記
第３のトランジスタのコレクタに接続された第４
のトランジスタQ4とを有し、上記第１のトラン
ジスタのベースと上記第３のトランジスタのベー
スとの間または上記第２のトランジスタのエミツ
タと上記第３のトランジスタのエミツタとの間の
少なくとも一方の間に接続されたバイアス回路
Q5′，Q6′，Q7′：Q5，Q6，Q7を具備し、上記第２
のトランジスタのエミツタと上記第４のトランジ
スタのコレクタとの共通接続点に負荷が接続さ
れ、上記第１の出力トランジスタ回路の上記第２
のトランジスタのベース・エミツタ間に接続され
た第１の抵抗R1と、上記第２の出力トランジス
タ回路の上記第４のトランジスタのベース・エミ
ツタ間に接続された第２の抵抗R2とを含む準コ
ンプリメンタリ型プツシユプル出力回路におい
て、上記第１の抵抗より、上記第２の抵抗の値を
大きく設定するものとしたことを特徴とする。
以下、実施例により、この発明を具体的に説明
する。
する。
負荷としての定電流トランジスタQ13と、ダー
リントン接続されたトランジスタQ11，Q12とが
大振幅Ａ級増幅回路を構成し、ここで形成された
大振幅信号をダーリントン接続されたトランジス
タQ1，Q2と、インバーテイツドダーリントン接
続されたトランジスタQ3，Q4とでそれぞれ正の
半波出力、負の半波出力を形成するＢ級増幅出力
を形成する。
リントン接続されたトランジスタQ11，Q12とが
大振幅Ａ級増幅回路を構成し、ここで形成された
大振幅信号をダーリントン接続されたトランジス
タQ1，Q2と、インバーテイツドダーリントン接
続されたトランジスタQ3，Q4とでそれぞれ正の
半波出力、負の半波出力を形成するＢ級増幅出力
を形成する。
上記トランジスタQ1，Q2，Q4を含む閉ループ
内に設けられたトランジスタQ5と、そのベー
ス，エミツタ間に設けられた抵抗R3と、ベー
ス，コレクタ間に設けられたダイオード接続され
た直列トランジスタQ6，Q7とはバイアス回路を
構成し、中点電圧を基準にして、上記トランジス
タQ5のエミツタ，コレクタ間で形成したバイア
ス電圧をトランジスタQ8のベース，エミツタ間
を介して上記駆動トランジスタQ3のエミツタに
印加する。このトランジスタQ3のベースと、上
記他方の駆動トランジスタQ1のベース間には、
上記トランジスタQ8におけるベース，エミツタ
間電圧を相殺するダイオード接続したトランジス
タQ9を設けるものである。
内に設けられたトランジスタQ5と、そのベー
ス，エミツタ間に設けられた抵抗R3と、ベー
ス，コレクタ間に設けられたダイオード接続され
た直列トランジスタQ6，Q7とはバイアス回路を
構成し、中点電圧を基準にして、上記トランジス
タQ5のエミツタ，コレクタ間で形成したバイア
ス電圧をトランジスタQ8のベース，エミツタ間
を介して上記駆動トランジスタQ3のエミツタに
印加する。このトランジスタQ3のベースと、上
記他方の駆動トランジスタQ1のベース間には、
上記トランジスタQ8におけるベース，エミツタ
間電圧を相殺するダイオード接続したトランジス
タQ9を設けるものである。
なお、バイアス回路には、バイアス電圧の安定
化を図るため、定電流トランジスタQ10により定
電流駆動するものである。
化を図るため、定電流トランジスタQ10により定
電流駆動するものである。
上記出力トランジスタQ2，Q4のベース，エミ
ツタ間には、前述したように駆動トランジスタ
Q1，Q3におけるリーク電流によるバイアスの変
動を防止するため、抵抗R1，R2を設けるもので
あるが、小さなアイドリング電流の下でのクロス
オーバー歪の改善を図るため、上記抵抗R1，R2
の値は、R1＜R2に設定するものである。
ツタ間には、前述したように駆動トランジスタ
Q1，Q3におけるリーク電流によるバイアスの変
動を防止するため、抵抗R1，R2を設けるもので
あるが、小さなアイドリング電流の下でのクロス
オーバー歪の改善を図るため、上記抵抗R1，R2
の値は、R1＜R2に設定するものである。
上記抵抗R1，R2の抵抗値を等しく設定する従
来技術の下では、出力トランジスタQ2，Q4にア
イドリング電流のみが流れている状態から、出力
トランジスタQ2の方に微小の信号電流が流れ始
める微小電流領域、換言すれば、正の半波信号の
立ち上り時において、上記トランジスタQ2の信
号電流によるベース，エミツタ間電圧の増加分だ
け他方の駆動トランジスタQ3及びQ8のバイアス
が減少することとなる。これは、上記出力トラン
ジスタQ2が一定のバイアス電圧が印加された閉
ループ内に設けられていることによる。すなわ
ち、バイアス回路を構成するトランジスタQ5〜
Q7及びトランジスタQ8，Q9のベース，エミツタ
間電圧は一定であるので、上記出力トランジスタ
Q2のベース，エミツタ間電圧の増加分は、駆動
トランジスタQ3及びQ8のバイアス電圧を減少す
るように作用するものとなる。
来技術の下では、出力トランジスタQ2，Q4にア
イドリング電流のみが流れている状態から、出力
トランジスタQ2の方に微小の信号電流が流れ始
める微小電流領域、換言すれば、正の半波信号の
立ち上り時において、上記トランジスタQ2の信
号電流によるベース，エミツタ間電圧の増加分だ
け他方の駆動トランジスタQ3及びQ8のバイアス
が減少することとなる。これは、上記出力トラン
ジスタQ2が一定のバイアス電圧が印加された閉
ループ内に設けられていることによる。すなわ
ち、バイアス回路を構成するトランジスタQ5〜
Q7及びトランジスタQ8，Q9のベース，エミツタ
間電圧は一定であるので、上記出力トランジスタ
Q2のベース，エミツタ間電圧の増加分は、駆動
トランジスタQ3及びQ8のバイアス電圧を減少す
るように作用するものとなる。
したがつて、第３図のように、出力信号ＶOUT
の正の方では歪は生じない。
の正の方では歪は生じない。
これに対して、上記アイドリング電流のみが流
れている状態から、出力トランジスタQ4の方に
微小電流が流れ始める立ち上り時においては、こ
の信号電流により出力トランジスタQ4のベー
ス，エミツタ間電圧が増加するが、このトランジ
スタQ4は、上記バイアス回路を含む閉ループ内
に構成されていないため、トランジスタQ3，Q8
のベース，エミツタ間電圧の増加分が少なく、他
方の出力トランジスタQ2が直ちにオフしなくな
る。すなわち、上記トランジスタQ3，Q8のベー
ス，エミツタ間電圧の増加分は、出力トランジス
タQ4のベース電流に変換された出力電流信号に
よるものとなり、微小出力電流領域ではほとんど
変化しない。言い換えると、トランジスタQ4が
導通の場合、トランジスタQ1，Q2がアイドリン
グ電流による導通のままになつているため、トラ
ンジスタQ4導通時の電流増幅率が実質的に低下
していることとなる。
れている状態から、出力トランジスタQ4の方に
微小電流が流れ始める立ち上り時においては、こ
の信号電流により出力トランジスタQ4のベー
ス，エミツタ間電圧が増加するが、このトランジ
スタQ4は、上記バイアス回路を含む閉ループ内
に構成されていないため、トランジスタQ3，Q8
のベース，エミツタ間電圧の増加分が少なく、他
方の出力トランジスタQ2が直ちにオフしなくな
る。すなわち、上記トランジスタQ3，Q8のベー
ス，エミツタ間電圧の増加分は、出力トランジス
タQ4のベース電流に変換された出力電流信号に
よるものとなり、微小出力電流領域ではほとんど
変化しない。言い換えると、トランジスタQ4が
導通の場合、トランジスタQ1，Q2がアイドリン
グ電流による導通のままになつているため、トラ
ンジスタQ4導通時の電流増幅率が実質的に低下
していることとなる。
したがつて、抵抗R1＝R2とすると、上述の理
由での増幅率のアンバランスにより、第３図に示
すように、出力波形の負の部分ｂに、クロスオー
バー歪を生ずるものとなる。
由での増幅率のアンバランスにより、第３図に示
すように、出力波形の負の部分ｂに、クロスオー
バー歪を生ずるものとなる。
この実施例では、上記増幅率のアンバランスを
補うため、抵抗R2を大きくするものである。
補うため、抵抗R2を大きくするものである。
例えば、抵抗R1を1KΩとすると、抵抗R2は、
5KΩと大きくするものである。
5KΩと大きくするものである。
これにより、駆動トランジスタQ3の増幅率を
高め、立ち下り時のクロスオーバー歪を改善する
ことができる。
高め、立ち下り時のクロスオーバー歪を改善する
ことができる。
なお、この抵抗R2は、前述のように駆動トラ
ンジスタQ3のリーク電流によるバイアスの変動
を防止することの他、出力トランジスタQ4がオ
フ時の正の半波出力でのベース，コレクタ間にお
ける接合容量への充電電荷の放電経路を構成し
て、ノツチング歪を防止するものであるので、こ
のことも考慮して抵抗の値を選ぶものである。
ンジスタQ3のリーク電流によるバイアスの変動
を防止することの他、出力トランジスタQ4がオ
フ時の正の半波出力でのベース，コレクタ間にお
ける接合容量への充電電荷の放電経路を構成し
て、ノツチング歪を防止するものであるので、こ
のことも考慮して抵抗の値を選ぶものである。
また、この実施例回路においては、正の出力振
幅を大きく採るため、ブートストラツプコンデン
サC2で駆動トランジスタQ1及び定電流トランジ
スタQ10，Q13の電源電圧とするものである。
幅を大きく採るため、ブートストラツプコンデン
サC2で駆動トランジスタQ1及び定電流トランジ
スタQ10，Q13の電源電圧とするものである。
この発明は、前記実施例に限定されず、例えば
第２図に示すように、バイアス回路を駆動トラン
ジスタQ1，Q3のベース間にダイオード（ダイオ
ード接続したトランジスタ…Q5′〜Q7′）を設けた
ものであつても、このバイアス回路が含まれた閉
ループ内には、負の半波出力を形成する出力トラ
ンジスタQ4が含まれないため、前記同様のクロ
スオーバー歪が生ずるので、上述のように抵抗
R1＜R2とするものである。このようにバイアス
電圧の与え方は、種々変形できるものであるが、
同様の問題を必ず含むものである。
第２図に示すように、バイアス回路を駆動トラン
ジスタQ1，Q3のベース間にダイオード（ダイオ
ード接続したトランジスタ…Q5′〜Q7′）を設けた
ものであつても、このバイアス回路が含まれた閉
ループ内には、負の半波出力を形成する出力トラ
ンジスタQ4が含まれないため、前記同様のクロ
スオーバー歪が生ずるので、上述のように抵抗
R1＜R2とするものである。このようにバイアス
電圧の与え方は、種々変形できるものであるが、
同様の問題を必ず含むものである。
したがつて、この発明は、準コンプリメンタリ
型プツシユプル出力回路に広く利用できる。
型プツシユプル出力回路に広く利用できる。
第１図、第２図は、それぞれ準コンプリメンタ
リ型のプツシユプル出力回路の回路図であり、第
３図は、従来の準コンプリメンタリ型プツシユプ
ル出力回路の波形図を示すものである。
リ型のプツシユプル出力回路の回路図であり、第
３図は、従来の準コンプリメンタリ型プツシユプ
ル出力回路の波形図を示すものである。
Claims (1)
- １ 一方の半波出力を得るためのダーリントン接
続した第１の出力トランジスタ回路と、他方の半
波出力を得るためのインバーテイツドダーリント
ン接続された第２の出力トランジスタ回路とを具
備し、上記第１の出力トランジスタ回路は第１の
トランジスタと該第１のトランジスタと同一の導
電型であつてそのベースが該第１のトランジスタ
のエミツタに接続された第２のトランジスタとを
有し、上記第２の出力トランジスタ回路は上記第
１のトランジスタと反対の導電型の第３のトラン
ジスタと上記第１のトランジスタと同一の導電型
であつてそのベースが上記第３のトランジスタの
コレクタに接続された第４のトランジスタとを有
し、上記第１のトランジスタのベースと上記第３
のトランジスタのベースとの間または上記第２の
トランジスタのエミツタと上記第３のトランジス
タのエミツタとの間の少なくとも一方の間に接続
されたバイアス回路を具備し、上記第２のトラン
ジスタのエミツタと上記第４のトランジスタのコ
レクタとの共通接続点に負荷が接続され、上記第
１の出力トランジスタ回路の上記第２のトランジ
スタのベース・エミツタ間に接続された第１の抵
抗と、上記第２の出力トランジスタ回路の上記第
４のトランジスタのベース・エミツタ間に接続さ
れた第２の抵抗とを含む準コンプリメンタリ型プ
ツシユプル出力回路において、上記第１の抵抗よ
り、上記第２の抵抗の値を大きく設定するものと
したことを特徴とする準コンプリメンタリ型プツ
シユプル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1836279A JPS55112013A (en) | 1979-02-21 | 1979-02-21 | Semicomplementary type push-pull output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1836279A JPS55112013A (en) | 1979-02-21 | 1979-02-21 | Semicomplementary type push-pull output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55112013A JPS55112013A (en) | 1980-08-29 |
| JPS6217889B2 true JPS6217889B2 (ja) | 1987-04-20 |
Family
ID=11969576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1836279A Granted JPS55112013A (en) | 1979-02-21 | 1979-02-21 | Semicomplementary type push-pull output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55112013A (ja) |
-
1979
- 1979-02-21 JP JP1836279A patent/JPS55112013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55112013A (en) | 1980-08-29 |
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