JPS62171283A - Multi-image circuit for picture signal - Google Patents
Multi-image circuit for picture signalInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フィールドあるいはフレームメモリを用い
たテレビ（ＴＶ）あるいはビデオテープレコーダ（ＶＴ
Ｒ）のメモリ制御方式を改善することにより、１つのフ
ィールドメモリに複数フィールドの画像を圧縮して記憶
できるようにした画像信号のマルチ画面回路に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention is applicable to television (TV) or video tape recorder (VT) using field or frame memory.
This invention relates to an image signal multi-screen circuit that is capable of compressing and storing images of a plurality of fields in one field memory by improving the memory control method of R).
第３図は、従来の画像メモリを用いた画像信号の記録・
再生システムのブロック図である。図において、１は輝
度信号Ｙと色信号Ｃとを分離する分離回路、２は′２つ
の色差信号（Ｒ−ＹとＢ−Ｙ）を生成するためのクロマ
復調回路、３は上記色差信号を時分割多重するためのマ
ルチプレックス（ＭＰＸ）回路、４はＡ／Ｄ変換器、５
はＹ信号及びＣ信号のメモリであり、Ｙ信号のメモリと
Ｃ（＝号のメモリで画像メモリ６が構成されている。７
はＤ／Ａ変換器、８は色信号変調回路、９はＹ（賞号と
Ｃ信号と同期信号の混合回路である。また、１０は同期
信号分離回路、１）は上記画像メモリ６０制御回路（メ
モリコントロール回路）である。Figure 3 shows the recording and recording of image signals using a conventional image memory.
FIG. 1 is a block diagram of a playback system. In the figure, 1 is a separation circuit that separates a luminance signal Y and a chrominance signal C, 2 is a chroma demodulation circuit that generates two color difference signals (RY and B-Y), and 3 is a chroma demodulation circuit that generates the above color difference signals. Multiplex (MPX) circuit for time division multiplexing, 4 is an A/D converter, 5
is a memory for Y signal and C signal, and the image memory 6 is composed of the memory for Y signal and the memory for C (=).7
is a D/A converter, 8 is a color signal modulation circuit, 9 is a mixing circuit for Y (prize number, C signal, and synchronization signal), 10 is a synchronization signal separation circuit, and 1) is the above-mentioned image memory 60 control circuit. (memory control circuit).
第４図は上記メモリコントロール回路１）の主要部を示
したもので、これはメモリ５のアドレス発生回路である
。図中、１２は水平カウンタ、１３は垂直カウンタであ
り、この垂直カウンタ１３はメモリ５の行アドレスカウ
ンタとして働くものである。１４はメモリ５の列アドレ
スカウンタ、１５は行アドレスと列アドレスの切替スイ
ッチである。また第５図は画像信号と画像メモリとの対
応を表わす図である。FIG. 4 shows the main part of the memory control circuit 1), which is an address generation circuit for the memory 5. In the figure, 12 is a horizontal counter, and 13 is a vertical counter, and this vertical counter 13 functions as a row address counter of the memory 5. 14 is a column address counter of the memory 5, and 15 is a row address/column address changeover switch. FIG. 5 is a diagram showing the correspondence between image signals and image memories.
次に動作について説明する。Next, the operation will be explained.
第３図において、複合画像信号が入力されると、Ｙ／Ｃ
分離回路１．クロマ復調回路２．ＭＰＸ回路３等により
アナログのＹ信号と時分割多重された色差Ｃ信号とが得
られ、各々がＡ／Ｄ変換器４でディジタル信号に変換さ
れてフィールドメモリ６に書き込まれる。この時のメモ
リコントロール回路１）の動作について説明すると、同
期分離回路１０で複合画像信号から同期分離される垂直
。In FIG. 3, when a composite image signal is input, Y/C
Separation circuit 1. Chroma demodulation circuit 2. An analog Y signal and a time-division multiplexed color difference C signal are obtained by the MPX circuit 3 and the like, each of which is converted into a digital signal by the A/D converter 4 and written into the field memory 6. To explain the operation of the memory control circuit 1) at this time, the vertical signal is synchronously separated from the composite image signal by the synchronous separation circuit 10.
水平同期信号が第４図におけるＨ、 Ｖ各々のカウン
タ１２．１３のリセット信号となり、これによりＶカウ
ンタ１３及びＨカウンタ１２がカウントを開始する。な
お、Ｈカウンタ１２のクロックはＡ、／Ｄ変換器のクロ
ックと同じ周波数となる。水平方向のアドレスは、Ｈカ
ウンタ１２で規定されるアドレスの有効期間のみ列アド
レスカウンタ１４を動作させ、その出力を列アドレスと
してメモリに供給する。なお、上記アドレスの有効期間
とは第５図に示したＨ期間のうちの有効画像期間に相当
する。また垂直方向の■カウンタ１３出力は、そのまま
行アドレスとしてメモリに送られる。上記列アドレスと
行アドレスはアドレススイッチ１５で切替えられる。The horizontal synchronizing signal becomes a reset signal for each of the H and V counters 12 and 13 in FIG. 4, and thereby the V counter 13 and H counter 12 start counting. Note that the clock of the H counter 12 has the same frequency as the clock of the A/D converter. For the horizontal address, the column address counter 14 is operated only during the valid period of the address defined by the H counter 12, and its output is supplied to the memory as a column address. Note that the valid period of the address corresponds to the valid image period of the H period shown in FIG. 5. Further, the output of the vertical counter 13 is directly sent to the memory as a row address. The above column address and row address are switched by an address switch 15.
その後メモリからデータを読み出す時は、上記カウンタ
で書き込み時と同様の動作で行及び列アドレス信号が作
成され、これによりフィールドメモリ６から順次データ
が読み出される。そしてこの読み出されたデータはＤ／
Ａ変換器７でアナログ信号に変換され、Ｒ−Ｙ、Ｂ−Ｙ
の色差信号はクロマ変調回路８で変調され、Ｙ信号及び
複合同期信号と加算されて複合画像信号が出力される。Thereafter, when reading data from the memory, row and column address signals are generated by the counter in the same manner as when writing, and data is sequentially read from the field memory 6. And this read data is D/
It is converted into an analog signal by the A converter 7, and R-Y, B-Y
The color difference signal is modulated by the chroma modulation circuit 8, and added to the Y signal and the composite synchronization signal to output a composite image signal.
次に画像信号とフィールドメモリとの対応関係について
第５図で説明する。簡単のためフィールドメモリが２５
６行×２５６列の構成の場合について説明すると、この
場合第５図に示すように、Ｈ期間のうちの有効画像期間
（約５１μｓｅｃ ）を含む範囲にて２５６画素に分割
するようにし、垂直方向では１ラインを１行に対応させ
て２５６ライン分をメモリに記憶させる。例えば、第１
番目のライン（Ｌｌ）の第１番目の画素（Ｄｌ）がメモ
リの０行、０列のアドレス（０，Ｏ）に対応し、第ｎラ
イン（Ｌｎ）、第ｍ画素（Ｄ ｍ）はメモリのアドレス
（ｎ−１，ｍ−１）に対応する。このようにして２５６
ライン×２５６画素分のデータを２５６行×２５６列の
フィールドメモリに記憶することになる。Next, the correspondence between image signals and field memories will be explained with reference to FIG. For simplicity, the field memory is 25.
To explain the case of a configuration of 6 rows x 256 columns, in this case, as shown in FIG. Now, one line corresponds to one row, and 256 lines are stored in the memory. For example, the first
The first pixel (Dl) of the th line (Ll) corresponds to the address (0, O) of the 0th row and 0th column of the memory, and the mth pixel (Dm) of the nth line (Ln) corresponds to the address (0, O) of the 0th row and 0th column of the memory. corresponds to address (n-1, m-1). In this way 256
Data for lines x 256 pixels will be stored in a field memory of 256 rows x 256 columns.
以上のように従来のメモリ制御方式では、１つのフィー
ルドメモリに１枚（１フイールド）の画像を記憶するよ
うにしている。As described above, in the conventional memory control system, one image (one field) is stored in one field memory.
ところでＶＴＲ等を再生している場合、例えば野球のバ
ッティングフオーム等の連続した動きの変化をいわゆる
分解写真のように観たい場合がある。しかるに従来の装
置では１つのフィールドメモリに１枚の画像しか記憶で
きないため、上記のような動きの変化を一画面毎に複数
画面にわたって観ることはできても、その全部を一画面
で観るということはできない。By the way, when playing back a VTR or the like, there are cases where it is desired to view continuous changes in movement, such as a baseball batting form, as if it were a so-called decomposed photograph. However, with conventional devices, only one image can be stored in one field memory, so even though it is possible to view the changes in movement as described above across multiple screens, it is difficult to view them all on one screen. I can't.
この発明はかかる従来の状況に鑑みてなされたもので、
１つのフィールドメモリに複数枚（フィールド）の画像
を圧縮して記憶でき、連続した動きの変化を一目瞭然に
観察することができる画像信号のマルチ画面回路を得る
ことを目的とする。This invention was made in view of the conventional situation,
To provide a multi-screen circuit for image signals capable of compressing and storing a plurality of images (fields) in one field memory and allowing continuous changes in motion to be observed at a glance.
この発明に係る画像信号のマルチ画面回路は、メモリへ
のアドレスを発生するメモリコントロール回路において
、マルチ画像の記憶指令を受けたとき、画像信号のメモ
リへの暑き込み時に、例えば列アドレス及び行アドレス
を下位ビットの方向ヘビ・７トシフトさせ、かつ各々の
アドレスの上位ビットにオフセットを持たせるようにし
てメモリのアドレスを操作し、１フイールドの画像を時
間軸圧縮して１つのフィールドメモリに複数枚骨の画像
信号を書き込むようにしたものである。In the image signal multi-screen circuit according to the present invention, when a multi-image storage command is received in a memory control circuit that generates an address to the memory, when the image signal is stored in the memory, for example, column address and row address The memory address is manipulated by vertically shifting the lower bits in the direction of the lower bits, and by giving an offset to the upper bits of each address, compressing the time axis of one field image and storing multiple images in one field memory. It is designed to write bone image signals.
この発明においては、アドレスの操作によりメモリの書
込みを制御し、１つのフィールドメモリに複数フィール
ド（枚）分の画像信号を圧縮して記憶し、該メモリの信
号を順次読み出して１つの表示画面に複数枚の静止画像
を表示する。In this invention, memory writing is controlled by address manipulation, image signals for multiple fields (sheets) are compressed and stored in one field memory, and the signals in the memory are sequentially read out and displayed on one display screen. Display multiple still images.
以下、この発明の一実施例を図について説明する。本実
施例の全体のシステムは従来例とほぼ同様であり、異な
るのはメモリのアドレス発生方式であるから、第３図の
メモリコントロール回路１）に相当する部分についての
み説明する。第１図は本発明の一実施例による画像信号
のマルチ画面回路に通用されるメモリコントロール回路
を示し、図において、第４図と同一符号は同一のものを
示す。１６は列アドレスのビットシフトのためのセレク
タ、１７は行アドレスのセレクタである。１９．２０は
各々列と行の最上位アドレス（以下ＭＳＢと称す）の切
替スイッチであり、各セレクタにおけるＩＡ〜８Ａ、Ｉ
Ｂ〜８Ｂは被選択入力、ＩＹ〜２Ｙは各ビット出力であ
る。１８はビットシフトとノンシフトを切替えるための
アドレス切替信号である。An embodiment of the present invention will be described below with reference to the drawings. The overall system of this embodiment is almost the same as that of the conventional example, and only the part corresponding to the memory control circuit 1) in FIG. 3 will be explained because the difference is the memory address generation method. FIG. 1 shows a memory control circuit used in a multi-screen circuit for image signals according to an embodiment of the present invention, and in the figure, the same reference numerals as in FIG. 4 indicate the same parts. 16 is a selector for bit shifting column addresses, and 17 is a selector for row addresses. 19 and 20 are selector switches for the most significant address (hereinafter referred to as MSB) of the column and row, respectively, and IA to 8A, IA in each selector.
B to 8B are selected inputs, and IY to 2Y are each bit output. 18 is an address switching signal for switching between bit shift and non-shift.
また第２図は、４フイ一ルド分の画像を圧縮してマルチ
化した時の表示画面の様子を示した図である。Further, FIG. 2 is a diagram showing the state of the display screen when images for four fields are compressed and multiplied.
次に動作について説明する。Next, the operation will be explained.
まず通常の画面表示、即ちフィールドメモリに１フイー
ルドの画像を書き込む場合は、ビットシフト切替信号１
８をノンシフト（Ｌ”レベル）とする。この場合は、列
アドレスカウンタ１４゜Ｖカウンタ１３の出力は各アド
レスセレクタ１６゜１７を介してそのままアドレススイ
ッチ１５に出力され、従来同様のアドレスが出力される
。First, for normal screen display, that is, when writing one field of image to field memory, bit shift switching signal 1
8 is non-shifted (L" level). In this case, the output of the column address counter 14°V counter 13 is directly outputted to the address switch 15 via each address selector 16°17, and the same address as before is outputted. Ru.
これに対し、第２図のように４枚（フィールド）分の圧
縮画像をマルチ化して画面表示する場合は、各画像に割
り当てられるアドレスは列２行でそれぞれ１／２となる
ので、以下のようにしてメモリアドレス制御を行う。On the other hand, when four compressed images (fields) are multiplied and displayed on the screen as shown in Figure 2, the address assigned to each image is 1/2 in two columns and two rows, so the following Memory address control is performed in this way.
まず列アドレスについて述べる。列アドレスカウンタ１
４からは従来同様に１水平走査期間の有効画像領域にＯ
〜２５５のアドレス信号が発生される。そしてこのアド
レス信号が列アドレスセレクタ１６に入力される訳であ
るが、このときビットシフト切替信号１８は１ビツトシ
フト（“Ｈ″レベルとなっており、これにより該セレク
タ１６の各出力ビットＩＹ〜８Ｙにはそれぞれ入力ビッ
トＩＢ〜８Ｂの信号が出力される。即ち１ビツトシフト
されて出力され、入力アドレス信号０゜１．２，３．・
・・、２５５に対してＯ，０，１，１゜２．２．・・・
、１２７，１２７という７ビツトのアドレス信号が出力
されることになる。またこのとき最上位アドレス（列Ｍ
ＳＢ）には、スイッチ１９によって第２図の画像ｌと３
に対しては“Ｌ”レベルの信号を、画像２と４に対して
は“■（”レベルの信号を与える。この結果、列アドレ
スセレクタ１６の出力である８ビツトのアドレス信号は
、画像１と３の書き込み時は、Ｏ，０，１，１，２゜２
、・・・、１２７．１２７となり、画像２と４の書き込
み時は、１２８，１２８，１２９，１２９゜・・・、２
５５，２５５となる。First, let's talk about column addresses. Column address counter 1
From 4 onwards, the effective image area of one horizontal scanning period is
~255 address signals are generated. This address signal is then input to the column address selector 16. At this time, the bit shift switching signal 18 is shifted by 1 bit (at "H" level), so that each output bit IY to 8Y of the selector 16 is shifted by 1 bit (at "H" level). The signals of input bits IB to 8B are respectively outputted to the input address signals 0°1.2, 3, . . .
..., O,0,1,1゜2.2 for 255. ...
, 127, 127 are output. Also, at this time, the highest address (column M
SB), images 1 and 3 of FIG. 2 are displayed by switch 19.
An “L” level signal is applied to images 2 and 4, and a “■(” level signal is applied to images 2 and 4. As a result, the 8-bit address signal output from the column address selector 16 When writing and 3, O, 0, 1, 1, 2°2
,..., 127.127, and when writing images 2 and 4, 128, 128, 129, 129 degrees..., 2
It becomes 55,255.
次に行アドレスについて述べる。行アドレスは従来同様
にＶカウンタ１３、即ち行アドレスカウンタから発生さ
れる。このＯ〜２５５のアドレス信号に対して、ビット
シフト切替信号１８を“Ｈ”レベルとし、列アドレスの
場合と同様の動作によって、行アドレスセレクタにより
、ｏ、ｏ、ｉ。Next, we will discuss row addresses. The row address is conventionally generated from the V counter 13, ie, the row address counter. For the address signals O to 255, the bit shift switching signal 18 is set to "H" level, and the row address selector selects o, o, i by the same operation as for the column address.
１．２，２．・・・、１２７，１２７なる７ビツトのア
ドレス信号を出力する。このとき、最上位アドレス（行
ＭＳＢ）には、スイッチ２ｏによって第２図の画像１と
２に対しては“Ｌ″レベル信号を、画像３と４に対して
は“Ｈ”レベルの信号を与える。この結果、行アドレス
セレクタ１７の出力である８ビツトのアドレス信号は、
画像１と２の書き込み時は、Ｏ，０，１，１，２，２，
・・・。1.2,2. ..., 127, 127 are output. At this time, the switch 2o sends an "L" level signal to images 1 and 2 in FIG. 2, and an "H" level signal to images 3 and 4 to the highest address (row MSB). give. As a result, the 8-bit address signal output from the row address selector 17 is
When writing images 1 and 2, O, 0, 1, 1, 2, 2,
....
１２７．１２７となり、画像３と４の書き込み時は１２
８，１２８，１２９，１２９．・・・、２５５゜２５５
となり、これらのアドレス信号が順次出力される。127.127, and when writing images 3 and 4 it is 12
8,128,129,129. ..., 255°255
These address signals are sequentially output.
このように各アドレスを発生することにより、２つの画
素データが１つのメモリアドレスに重複して書き込まれ
ることとなり、第２図での画像ｌが面積で１／４に圧縮
されて同図の１′の領域に書き込まれ、同様に２が２′
、３が３′、４が４′というようにそれぞれ圧縮して書
き込まれる。By generating each address in this way, two pieces of pixel data are written redundantly to one memory address, and the image l in Fig. 2 is compressed to 1/4 in area, resulting in Similarly, 2 is written to the area of 2'.
, 3 is compressed and written as 3', 4 as 4', and so on.
その後、通常の列アドレス、行アドレスカウンタの出力
でメモリのアドレスを指定して順次データを読み出し、
Ｄ／Ａ変換し、Ｙ信号、Ｃ信号。After that, specify the memory address using the output of the normal column address and row address counter and read the data sequentially.
D/A conversion, Y signal, C signal.
同期信号を加算し複合同期信号としてモニタに表示すれ
ば、マルチ画像として表示することができる。By adding the synchronization signals and displaying the composite synchronization signal on a monitor, it is possible to display a multi-image.
このような本実施例では、メモリへの書き込みアドレス
をビットシフトさせて上位ビットに適当な“Ｈ”又は“
Ｌ”の論理レベルを与えるようにしたので、簡単な回路
で１つのフィールドメモリに複数フィールドの画像を圧
縮して記憶することができ、例えばＶＴＲの再生におい
て、連続した動きの変化の状態を一画面上に表示して観
察することが可能となる。In this embodiment, the write address to the memory is bit-shifted and the upper bit is set to an appropriate "H" or "
Since a logic level of "L" is given, multiple fields of images can be compressed and stored in one field memory using a simple circuit. It is possible to display and observe it on the screen.
なお、上記実施例では行及び列アドレスの１ビツトシフ
トによって４フイ一ルド分の画像をフィールドメモリに
書き込む場合について説明したが、行あるいは列どちら
か一方のアドレスの１ビツトシフトによって、上下２画
面あるいは左右２画面とすることも可能である。またビ
ットシフトは、１ビツト以外に２．３．４・・・ビット
とシフトすることによって様々なマルチ画面を構成する
ことができる。In addition, in the above embodiment, the case where an image for four fields is written to the field memory by a 1-bit shift of the row and column addresses was explained. It is also possible to have two screens. Further, by bit shifting, various multi-screens can be constructed by shifting 2, 3, 4, . . . bits in addition to 1 bit.
また圧縮画面の書き込み順序は、第２図において１−１
′、２→２′、３−３′、４−４′としたが、時系列に
発生する画像の書き込み順序は、列ＭＳＢと行ＭＳＢの
制御によって自在に変えることができる。Also, the writing order of the compressed screen is 1-1 in Figure 2.
', 2→2', 3-3', and 4-4', but the writing order of images generated in time series can be freely changed by controlling the column MSB and row MSB.
さらに上記実施例では、画像１と２．２と３゜３．４の
時間間隔は１フイールドとしたが、本発明はこれに限定
されるものではなく、適当なインターバルを設定するこ
とが可能である。Furthermore, in the above embodiment, the time interval between images 1, 2.2, and 3°3.4 was set to one field, but the present invention is not limited to this, and it is possible to set an appropriate interval. be.
以上のように、この発明によれば、例えばメモリへの書
き込みアドレスをビットシフトさせるとともに上位ビッ
トに適当な”Ｈ”Ｏｒ″Ｌ″の論理レベルを与える等し
て、簡単な回路で１つのメモリに複数枚骨の圧縮画面を
記憶できるようにしたので、連続した動きの変化を１つ
の画面に表示して、これを−目で観測することができる
効果がある。As described above, according to the present invention, by bit-shifting the write address to the memory and giving an appropriate logic level of "H" Or "L" to the upper bits, one memory can be created with a simple circuit. Since compression screens of multiple bones can be stored in memory, continuous changes in movement can be displayed on one screen and can be observed with the naked eye.
第１図はこの発明の一実施例による画像信号のマルチ画
面回路に適用されるメモリコントロール回路の回路図、
第２図はＮＴＳＣ方式のテレビジョン信号と各画像のフ
ィールドメモリ上でのマツピングの模式図、第３図は本
発明及び従来例の画像メモリを用いた静止画記録再生シ
ステム回路構成のブロック図、第４図は従来のメモリコ
ントロール回路の回路図、第５図は画像の水平、垂直信
号とメモリとの対応図である。
１・・・Ｙ／Ｃ分離回路、４・・・Ａ／Ｄコンバータ、
５・・・メモリ、６・・・フィールドメモリ、７・・・
Ｄ／Ａコンバータ、１）・・・メモリコントロール回路
、１２・・・Ｈカウンタ、１３・・・Ｖカウンタ、１４
・・・列アドレスカウンタ、１５・・・行アドレスと列
アドレスとの切替スイッチ、１６・・・列アドレスセレ
クタ、１７・・・行アドレスセレクタ、１８・・・ビッ
トシフト切替信号、１９・・・列アドレス最上位ビット
スイッチ、２０・・・行アドレス最上位ビットスイッチ
。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a circuit diagram of a memory control circuit applied to a multi-screen circuit for image signals according to an embodiment of the present invention;
FIG. 2 is a schematic diagram of the mapping of an NTSC television signal and each image on a field memory, and FIG. 3 is a block diagram of the circuit configuration of a still image recording and reproducing system using the image memory of the present invention and a conventional example. FIG. 4 is a circuit diagram of a conventional memory control circuit, and FIG. 5 is a diagram showing the correspondence between horizontal and vertical signals of an image and memory. 1...Y/C separation circuit, 4...A/D converter,
5...Memory, 6...Field memory, 7...
D/A converter, 1)...Memory control circuit, 12...H counter, 13...V counter, 14
...Column address counter, 15... Row address and column address changeover switch, 16... Column address selector, 17... Row address selector, 18... Bit shift switching signal, 19... Column address most significant bit switch, 20... Row address most significant bit switch. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
化された色差信号とをディジタル信号に変換するＡ／Ｄ
変換器と、 該Ａ／Ｄ変換器から出力された画像信号を記憶する画像
メモリと、 書き込み時にマルチ画像記憶指令を受けたとき、前記Ａ
／Ｄ変換された画像信号の複数枚分を時間軸圧縮して前
記メモリに１画面画像として記憶せしめ、読み出し時は
該画像メモリに記憶された１画面画像信号を読み出すメ
モリコントロール回路と、 前記画像メモリからのディジタル信号を順次アナログ信
号に変換するＤ／Ａ変換器とを備えたことを特徴とする
画像信号のマルチ画面回路。(1) A/D that converts the luminance signal component of an analog video signal and the time-division multiplexed color difference signal into a digital signal
a converter; an image memory that stores the image signal output from the A/D converter;
a memory control circuit that compresses the time axis of a plurality of /D-converted image signals and stores them in the memory as a single screen image, and reads out the single screen image signal stored in the image memory when reading out the image; A multi-screen circuit for image signals, comprising a D/A converter that sequentially converts digital signals from a memory into analog signals.
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|---|---|---|---|
| JP61012876A JPH0759058B2 (en) | 1986-01-23 | 1986-01-23 | Multi-screen display device |
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| JP61012876A JPH0759058B2 (en) | 1986-01-23 | 1986-01-23 | Multi-screen display device |
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Family Applications (1)
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|---|---|---|---|
| JP61012876A Expired - Fee Related JPH0759058B2 (en) | 1986-01-23 | 1986-01-23 | Multi-screen display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759058B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239687A (en) * | 1988-07-29 | 1990-02-08 | Fuji Photo Film Co Ltd | Camera integrated type vtr and video camera |
| EP1211894A3 (en) * | 2000-11-24 | 2004-02-11 | Lg Electronics Inc. | Device and method for processing pip in tv |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205080A (en) * | 1985-03-08 | 1986-09-11 | Sharp Corp | Still picture apparatus |
-
1986
- 1986-01-23 JP JP61012876A patent/JPH0759058B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205080A (en) * | 1985-03-08 | 1986-09-11 | Sharp Corp | Still picture apparatus |
Cited By (2)
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|---|---|---|---|---|
| JPH0239687A (en) * | 1988-07-29 | 1990-02-08 | Fuji Photo Film Co Ltd | Camera integrated type vtr and video camera |
| EP1211894A3 (en) * | 2000-11-24 | 2004-02-11 | Lg Electronics Inc. | Device and method for processing pip in tv |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0759058B2 (en) | 1995-06-21 |
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