JPS6216521A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6216521A JPS6216521A JP15546185A JP15546185A JPS6216521A JP S6216521 A JPS6216521 A JP S6216521A JP 15546185 A JP15546185 A JP 15546185A JP 15546185 A JP15546185 A JP 15546185A JP S6216521 A JPS6216521 A JP S6216521A
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- Japan
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- film
- alloy film
- wiring
- alloy
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、詳しくはアルミニウ
ム合金膜の配線形成方法に関するものである。
ム合金膜の配線形成方法に関するものである。
従来の技術
従来、半導体装置の金属配線として、スパッタ蒸着法に
より形成された、アルミニウム(At’)およびA1合
金膜が広く用いられている。特に半導体素子の微細化・
高集積化の進展にともなって、浅い接合でのA1つき抜
は現象、ヒロック、エレクトロマイグレーシラン等が問
題となシ、このため、Al配線材料として、Al−8i
、Al −Cu 。
より形成された、アルミニウム(At’)およびA1合
金膜が広く用いられている。特に半導体素子の微細化・
高集積化の進展にともなって、浅い接合でのA1つき抜
は現象、ヒロック、エレクトロマイグレーシラン等が問
題となシ、このため、Al配線材料として、Al−8i
、Al −Cu 。
A7−8L−Cu等が採用されている。
第2図に通常のAl配線形成により製造された半導体装
置の断面図を示す。
置の断面図を示す。
半導体基板11上に選択的に酸化して分離領域のフィー
ルド酸化膜16を形成した後、薄いゲート酸化膜、ゲー
ト電極となる多結晶シリコン膜13を成長させ、自己整
合法により隣ドープを行ってソース、ドレイン領域12
の形成した後、フォトレジストをマスクにしてドライエ
ッチを行ない、選択的に多結晶シリコン電極および多結
晶シリコン配線層を形成する。
ルド酸化膜16を形成した後、薄いゲート酸化膜、ゲー
ト電極となる多結晶シリコン膜13を成長させ、自己整
合法により隣ドープを行ってソース、ドレイン領域12
の形成した後、フォトレジストをマスクにしてドライエ
ッチを行ない、選択的に多結晶シリコン電極および多結
晶シリコン配線層を形成する。
次に化学気相成長法で眉間絶縁膜として燐珪酸ガラス(
、P !3 G )膜14を成長させた後コンタクトホ
ールを開け、AlおよびA1合金膜16をスパッタ蒸着
する。さらにホトレジストをマスクにして、エツチング
を行ない、シンターしてAl配線形成される。
、P !3 G )膜14を成長させた後コンタクトホ
ールを開け、AlおよびA1合金膜16をスパッタ蒸着
する。さらにホトレジストをマスクにして、エツチング
を行ない、シンターしてAl配線形成される。
発明が解決しようとする問題点
Al配線の微細化を進める上で、浅め接合でのAlのつ
きぬけ現象、長時間の寿命試験におけるエレクトロマイ
グレーション、熱処理により発生するヒロックが大きな
問題点となる。これらの問題を防ぐために、Al膜とし
て、Al−8i、あるいは、Al−CuあるいはAl
−8i−’Cu等のA1合金膜が広く用いられている。
きぬけ現象、長時間の寿命試験におけるエレクトロマイ
グレーション、熱処理により発生するヒロックが大きな
問題点となる。これらの問題を防ぐために、Al膜とし
て、Al−8i、あるいは、Al−CuあるいはAl
−8i−’Cu等のA1合金膜が広く用いられている。
しかしながら、Cuを含むA1合金膜は、ドライエッチ
時に腐1食を生じやすく、微細加工の上で問題となる。
時に腐1食を生じやすく、微細加工の上で問題となる。
またSiを含むA1合金膜は、コンタクトホールの微細
化に伴ってコンタクト抵抗が増加したシ、蒸着後の熱処
理によって、AI!の欠損や、ボイドの発生により寿命
試験後Al断線不良が発生する。
化に伴ってコンタクト抵抗が増加したシ、蒸着後の熱処
理によって、AI!の欠損や、ボイドの発生により寿命
試験後Al断線不良が発生する。
本発明はこのような問題点を解決するもので、微細化さ
れたAl配線を形成する方法を提供するものである。
れたAl配線を形成する方法を提供するものである。
問題点を解決するための手段
本発明は、要約するに、Al−8i−Cu合金膜上にA
lまたはAl−3i合金膜を形成した後、ドライエツチ
ングによる選択エツチングを行ない、さらに熱処理を施
して、AlまたはAl−3i合金膜をAl−8t−Cu
合金膜に変換することによシ、Al配線の微細化に伴な
う種々の問題を解決するものである。
lまたはAl−3i合金膜を形成した後、ドライエツチ
ングによる選択エツチングを行ない、さらに熱処理を施
して、AlまたはAl−3i合金膜をAl−8t−Cu
合金膜に変換することによシ、Al配線の微細化に伴な
う種々の問題を解決するものである。
作 用
本発明によるAI!配線形成によれば、Cu含有Ae合
金膜上をAlまたはAl−3i合金膜で被っているので
、ドライエッチ時のCu含有AI!合金膜の腐食を防止
することかでき、かつAl蒸着後の熱処理によるAl欠
損やボイド発生によるA4断線を防ぐことができ、Al
配線の微細化に伴う問題を解決することができる。
金膜上をAlまたはAl−3i合金膜で被っているので
、ドライエッチ時のCu含有AI!合金膜の腐食を防止
することかでき、かつAl蒸着後の熱処理によるAl欠
損やボイド発生によるA4断線を防ぐことができ、Al
配線の微細化に伴う問題を解決することができる。
実施例
本発明の実施例を、MO5集積回路に適用した第1図の
工程順断面図を参、照にして以下に示す。
工程順断面図を参、照にして以下に示す。
第1図(−)のように、半導体基板1の表面に選択的に
厚い酸化膜9および薄いゲート酸化膜を形成する。次い
でゲート電極となる多結晶シリコンM3を成長させ、隣
ドープを行なった後、フォトレジストをマスクにしてド
ライエッチを行なh1選択的に多結晶シリコン電極およ
び多結晶シリコン配線層を形成する。次に化学気相成長
法で燐珪酸ガラス(PSG)膜4を成長させた後、コン
タクトホールを開ける。さらにAl −8t(2%)
−Cu(0,5%)合金膜6をQ、5μm H連続して
純AI!ljeをo、sμmスパッタ蒸着する。次に、
第1図中)のように、フォトレジストをマスクにして、
純A11lits及びAl −Si−Cu膜6を連続し
てドライエツチングする。
厚い酸化膜9および薄いゲート酸化膜を形成する。次い
でゲート電極となる多結晶シリコンM3を成長させ、隣
ドープを行なった後、フォトレジストをマスクにしてド
ライエッチを行なh1選択的に多結晶シリコン電極およ
び多結晶シリコン配線層を形成する。次に化学気相成長
法で燐珪酸ガラス(PSG)膜4を成長させた後、コン
タクトホールを開ける。さらにAl −8t(2%)
−Cu(0,5%)合金膜6をQ、5μm H連続して
純AI!ljeをo、sμmスパッタ蒸着する。次に、
第1図中)のように、フォトレジストをマスクにして、
純A11lits及びAl −Si−Cu膜6を連続し
てドライエツチングする。
ついで、第1図(C)のように、フォーミングガス中で
低温熱処理を施すことにより上記純Al膜とAl−8t
−Cu膜との融和をはかり、均一化する。
低温熱処理を施すことにより上記純Al膜とAl−8t
−Cu膜との融和をはかり、均一化する。
このようにしてMO8半導体装置のA1合金膜配線7の
形成が行なわれる。なお上記の説明ではAl配線として
上層が純Al 、下層がAl−8t−Cu合金膜とした
が、上層膜をAj’−8i合金膜、下層をAl −31
−Cu合金膜としてもよい。
形成が行なわれる。なお上記の説明ではAl配線として
上層が純Al 、下層がAl−8t−Cu合金膜とした
が、上層膜をAj’−8i合金膜、下層をAl −31
−Cu合金膜としてもよい。
発明の詳細
な説明したように本発明の方法を用いてAl配線形成を
行なえば、AI!合金膜配線としてCu(S Lである
ようなAl−8i−Cu膜及びAl膜を採用する事によ
り、ドライエッチが容易にでき、また同配線パターン形
成後の熱処理により、Al−31−Cu膜からAl膜へ
SiやCuが拡散することにより上層のAl膜がAl−
8t−Cu合金膜に変わる。このことによりAl膜中の
ボイドの拡散が抑制され、AI!欠損が出にくぐなシ、
寿命試験後のA4配線の断線を防止する事ができる。よ
って配線を微細化する上で問題となっていた点をことご
とく解決することができる。
行なえば、AI!合金膜配線としてCu(S Lである
ようなAl−8i−Cu膜及びAl膜を採用する事によ
り、ドライエッチが容易にでき、また同配線パターン形
成後の熱処理により、Al−31−Cu膜からAl膜へ
SiやCuが拡散することにより上層のAl膜がAl−
8t−Cu合金膜に変わる。このことによりAl膜中の
ボイドの拡散が抑制され、AI!欠損が出にくぐなシ、
寿命試験後のA4配線の断線を防止する事ができる。よ
って配線を微細化する上で問題となっていた点をことご
とく解決することができる。
【図面の簡単な説明】
第1図は本発明のAl配線形成方法を示す図、第2図は
従来のアルミ配線形成により製造された半導体装置の断
面図である。 1・・・・・・半導体基板、2・・・・・・拡散層、3
・・・・・・多結晶シリコン膜、4・・・・・・PSG
膜、6・・・・・・Al−8i−Cu膜、6・・・・・
・Al膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名l/
・・・手埠屏基板 12・・・S素層
従来のアルミ配線形成により製造された半導体装置の断
面図である。 1・・・・・・半導体基板、2・・・・・・拡散層、3
・・・・・・多結晶シリコン膜、4・・・・・・PSG
膜、6・・・・・・Al−8i−Cu膜、6・・・・・
・Al膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名l/
・・・手埠屏基板 12・・・S素層
Claims (1)
- 半導体上にAl−Si−Cu合金膜を形成する第1工
程と前記Al−Si−Cu合金膜上にAlまたはAl−
Si合金膜を形成する第2工程と、選択エッチングを行
って前記両膜による配線領域を形成する第3工程、次い
で熱処理する第4工程からなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15546185A JPS6216521A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15546185A JPS6216521A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6216521A true JPS6216521A (ja) | 1987-01-24 |
Family
ID=15606556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15546185A Pending JPS6216521A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6216521A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113530A (ja) * | 1988-09-09 | 1990-04-25 | Philips Gloeilampenfab:Nv | 半導体素子の製造方法 |
-
1985
- 1985-07-15 JP JP15546185A patent/JPS6216521A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113530A (ja) * | 1988-09-09 | 1990-04-25 | Philips Gloeilampenfab:Nv | 半導体素子の製造方法 |
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