JPS62159233A - 命令先取り装置 - Google Patents
命令先取り装置Info
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- JPS62159233A JPS62159233A JP32686A JP32686A JPS62159233A JP S62159233 A JPS62159233 A JP S62159233A JP 32686 A JP32686 A JP 32686A JP 32686 A JP32686 A JP 32686A JP S62159233 A JPS62159233 A JP S62159233A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理袋πの命令ソーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。
従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭５９−９１５５
０−Ｍ公報に見られる装置が存在する。この従来装置は
分岐命令のアドレスを指定する情報とその分岐命令の分
岐先アドレスを含む分岐情報とを対にして分岐ヒストリ
テーブルに登録しておき、命令先取り動作としてキャッ
シュメモリから命令を取出す時に、先取りする命令のア
ドレスが分岐命令のアドレスとして分岐ヒストリテーブ
ルに登録されているか否かを調べ、登録されていれば対
応する分岐先アドレスを用いて次の命令先取り動作を行
なうよう制御するもので、分岐ヒストリテーブルに登録
された情報が誤っていた場合には、その命令の分岐条件
の判定を行った後に分岐ヒストリテーブルの対応する情
報を更新し、その後に後続の命令の先取りをやり直すよ
う構成されている。
命令先取り装置としては、例えば特開昭５９−９１５５
０−Ｍ公報に見られる装置が存在する。この従来装置は
分岐命令のアドレスを指定する情報とその分岐命令の分
岐先アドレスを含む分岐情報とを対にして分岐ヒストリ
テーブルに登録しておき、命令先取り動作としてキャッ
シュメモリから命令を取出す時に、先取りする命令のア
ドレスが分岐命令のアドレスとして分岐ヒストリテーブ
ルに登録されているか否かを調べ、登録されていれば対
応する分岐先アドレスを用いて次の命令先取り動作を行
なうよう制御するもので、分岐ヒストリテーブルに登録
された情報が誤っていた場合には、その命令の分岐条件
の判定を行った後に分岐ヒストリテーブルの対応する情
報を更新し、その後に後続の命令の先取りをやり直すよ
う構成されている。
〔発明が解決しようとする問題点］
前記の従来技術においては、頻繁に発生するキャッシュ
メモリの書換え等によって分岐ヒストリテーブルの内容
が古くなって、誤った分岐情報によって先取りが行なわ
れてしまった場合、後続の正しい命令が取出されるのは
、誤った分岐情報を持っていた命令の分岐条件判定ステ
ップが終了した後のこととなり、分岐命令の高速処理を
めざす分岐ヒストリテーブル技術が逆に他の命令の処理
速度の低下を招いてしまうという欠点がある。
メモリの書換え等によって分岐ヒストリテーブルの内容
が古くなって、誤った分岐情報によって先取りが行なわ
れてしまった場合、後続の正しい命令が取出されるのは
、誤った分岐情報を持っていた命令の分岐条件判定ステ
ップが終了した後のこととなり、分岐命令の高速処理を
めざす分岐ヒストリテーブル技術が逆に他の命令の処理
速度の低下を招いてしまうという欠点がある。
本発明はこのような従来の欠点を解消したもので、その
目的は、一連の命令実行処理過程を複数のステージに分
け？３１数の命令を同時に連続して実行するパイプライ
ン方式で制御される情報処理システムにおいて、誤った
分岐情報によって先取りが行なわれた場合、速やかに正
しい命令の先取りを開始し得るようにすることにある。
目的は、一連の命令実行処理過程を複数のステージに分
け？３１数の命令を同時に連続して実行するパイプライ
ン方式で制御される情報処理システムにおいて、誤った
分岐情報によって先取りが行なわれた場合、速やかに正
しい命令の先取りを開始し得るようにすることにある。
本発明は上記目的を達成するために、一連の命令実行処
理過程を複数のステージに分け、複数の命令を同時に連
続して実行するパイプライン方式で制御される情報処理
システムにおける命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第１の点検手段と、前記
複数のステージにおいて前記先取りされた命令に対応す
る前記分岐情報が正しいか否かを調べる第２の点検手段
と、 上記複数の異なるステージの一部または全部の各々に対
して、当該ステージ以前のステージにおいて前記第２の
点検手段によって生成された点検結果を保持するととも
に、当該ステージの前記第２の点検手段の点検動作を制
御するフリップフロップ群と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第１および第２の点検手段の結果に
応答して誤った命令先取り動作が行なわれた時には前記
先取りされた命令の後続の誤った命令先取り動作を是正
せしめるよう制御する命令先取り制御手段とを備える。
理過程を複数のステージに分け、複数の命令を同時に連
続して実行するパイプライン方式で制御される情報処理
システムにおける命令先取り装置において、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第１の点検手段と、前記
複数のステージにおいて前記先取りされた命令に対応す
る前記分岐情報が正しいか否かを調べる第２の点検手段
と、 上記複数の異なるステージの一部または全部の各々に対
して、当該ステージ以前のステージにおいて前記第２の
点検手段によって生成された点検結果を保持するととも
に、当該ステージの前記第２の点検手段の点検動作を制
御するフリップフロップ群と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第１および第２の点検手段の結果に
応答して誤った命令先取り動作が行なわれた時には前記
先取りされた命令の後続の誤った命令先取り動作を是正
せしめるよう制御する命令先取り制御手段とを備える。
誤った分岐情報に基づく誤った命令先取り動作が行なわ
れると、これが第２の点検手段で検出され、第１．第２
の点検手段の結果に応答して、命令先取り制御手段は、
先取りされた命令の後続の誤った命令先取り動作を是正
する。
れると、これが第２の点検手段で検出され、第１．第２
の点検手段の結果に応答して、命令先取り制御手段は、
先取りされた命令の後続の誤った命令先取り動作を是正
する。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（ＩＡ）４０１．命令アドレス変換回路（ＩＴ
）４０２、命令解読回路（ＩＤ）４０３、オペランドア
ドレス生成回路（ＯＡ）４０４、オペランドアドレス変
換回路（ＯＴ） ４０５ 、オペランド記憶回路を有す
るオペランド読出し回路（ＯＣ）４０６、命令実行回路
（ＥＸ） ４０７ 、命令記憶回路（ＩＣ）４０８、命
令ハ、ファ４０９、分岐ヒストリテーブル（ＢＨＴ）
４１０ 、命令アドレスレジスタ４１１、命令アドレス
加算回Ｂ４１２ 、分岐情報バッファ４１３、命令整列
回路４１４、分岐情報切換回路４１５、分岐情報レジス
タ４１６，４１７，４１８，４１９，４２０、選択回路
４２１，４２２ 、命令先取り制御回路４２３ 、ＯＡ
Ｘステージ予測確認回路４２４、ＯＴステージ予測ＶＩ
ｉ認回路４２５、ＱＣステージ予測確認回路４２６、Ｅ
Ｘステージ予測確認回路４２７、命令アドレスリカバレ
ジスタ４２８、アドレス生成回路４３０，４３１，４３
２゜比較回路４３３、レジスタ４３４，４３５ 、フリ
ップフロップ４３６，４３７，４３８，４３９，４４０
，４４１から構成されている。
生成回路（ＩＡ）４０１．命令アドレス変換回路（ＩＴ
）４０２、命令解読回路（ＩＤ）４０３、オペランドア
ドレス生成回路（ＯＡ）４０４、オペランドアドレス変
換回路（ＯＴ） ４０５ 、オペランド記憶回路を有す
るオペランド読出し回路（ＯＣ）４０６、命令実行回路
（ＥＸ） ４０７ 、命令記憶回路（ＩＣ）４０８、命
令ハ、ファ４０９、分岐ヒストリテーブル（ＢＨＴ）
４１０ 、命令アドレスレジスタ４１１、命令アドレス
加算回Ｂ４１２ 、分岐情報バッファ４１３、命令整列
回路４１４、分岐情報切換回路４１５、分岐情報レジス
タ４１６，４１７，４１８，４１９，４２０、選択回路
４２１，４２２ 、命令先取り制御回路４２３ 、ＯＡ
Ｘステージ予測確認回路４２４、ＯＴステージ予測ＶＩ
ｉ認回路４２５、ＱＣステージ予測確認回路４２６、Ｅ
Ｘステージ予測確認回路４２７、命令アドレスリカバレ
ジスタ４２８、アドレス生成回路４３０，４３１，４３
２゜比較回路４３３、レジスタ４３４，４３５ 、フリ
ップフロップ４３６，４３７，４３８，４３９，４４０
，４４１から構成されている。
なお、命令先取り制御回路４２３が命令先取り制御手段
を構成し、分岐ヒス） ＩＪ子テーブル１０が分岐ヒス
トリテーブル手段及び第１の点検手段＊１を構成し、Ｏ
ＡＸステージ予測確認回路４２４ ＯＴステージ予測確
認回路４２５． ＯＣステージ予測確認回路４２６およ
びＥＸステージ予測６１認回路４２７が第２の点検手段
＊２を構成し、フリップフロップ４３６〜４４０がフリ
ップフロップ群＊３を構成する。
を構成し、分岐ヒス） ＩＪ子テーブル１０が分岐ヒス
トリテーブル手段及び第１の点検手段＊１を構成し、Ｏ
ＡＸステージ予測確認回路４２４ ＯＴステージ予測確
認回路４２５． ＯＣステージ予測確認回路４２６およ
びＥＸステージ予測６１認回路４２７が第２の点検手段
＊２を構成し、フリップフロップ４３６〜４４０がフリ
ップフロップ群＊３を構成する。
命令記憶回路４０８およびオペランド続出し回路４０６
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置のオペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャッシュメモリ、前記
オペランド記憶回路が主記憶装置のオペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。
本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１ とオペランドアドレス生成回路４０４．命令ア
ドレス変換回路４０２とオペランドアドレス変換回路４
０５．命令記憶回路４０Ｂとオペランド続出し回路４０
６内の記憶回路が共用されたコンピュータシステムにお
いても通用され得る。
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１ とオペランドアドレス生成回路４０４．命令ア
ドレス変換回路４０２とオペランドアドレス変換回路４
０５．命令記憶回路４０Ｂとオペランド続出し回路４０
６内の記憶回路が共用されたコンピュータシステムにお
いても通用され得る。
第１図において、分岐ヒストリテーブル（ＢＨＴ） ４
１０は分岐命令のアドレスを指定する情報と該分岐命令
の実行の予測としての分岐成否フラグ（Ｖ）と分岐先ア
ドレスとを第３図に示すように対にして記憶している。
１０は分岐命令のアドレスを指定する情報と該分岐命令
の実行の予測としての分岐成否フラグ（Ｖ）と分岐先ア
ドレスとを第３図に示すように対にして記憶している。
命令記憶回路４０８に対する命令アドレスレジスタ（Ｊ
ＡＲ）４１１ は、命令読出しのリクエストアドレスを
保持して命令の読出し動作を実行する。
ＡＲ）４１１ は、命令読出しのリクエストアドレスを
保持して命令の読出し動作を実行する。
さらに命令アドレスレジスタ（ＩＡＲ）４１１は分岐ヒ
ストリテーブル（ＢＨＴ）４１０および命令アドレス加
算回路４１２に信号ｖＡ１０１を介して接続されている
。レジスタ４１１の内容は分岐ヒストリテーブル（ＢＨ
Ｔ）４１０を索引し、読出されるべき命令のアドレスが
それに登録されているか否かを示す信号を信号線１０６
に出力する。登録されていれば対応する分岐先アドレス
が信号線１０５に読出される。登録されていなければ命
令アドレス加算回路４１２により後続の命令語の命令先
取りのためのアドレスが生成される。
ストリテーブル（ＢＨＴ）４１０および命令アドレス加
算回路４１２に信号ｖＡ１０１を介して接続されている
。レジスタ４１１の内容は分岐ヒストリテーブル（ＢＨ
Ｔ）４１０を索引し、読出されるべき命令のアドレスが
それに登録されているか否かを示す信号を信号線１０６
に出力する。登録されていれば対応する分岐先アドレス
が信号線１０５に読出される。登録されていなければ命
令アドレス加算回路４１２により後続の命令語の命令先
取りのためのアドレスが生成される。
命令アドレス加算回路４１２は１回のリクエストで読出
される命令語を８Ｂｙｔｅと仮定したとき単に”ＩＡＲ
＋８”を出力１０７に生成する回路である。命令バッフ
ァ４０９は、命令記憶回路４０８から読出された８Ｂｙ
ｔｅの先取り命令語を蓄積し命令処理部への命令の供給
における待ち行列（Ｑｕｅｕｅ）を形成する。命令整列
回路４１４は、命令バッファ４０９が空のとき信号線１
０２を介して命令記憶回路４０８から読み出される。８
Ｂｙｔｅの命令語に対応して、また命令バッファ４θ９
が空でないとき信号線１０３を介して前記命令バッファ
に貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ命
令を抽出して信号線１０４を介して命令解読回路４０３
に命令を供給する回路である。
される命令語を８Ｂｙｔｅと仮定したとき単に”ＩＡＲ
＋８”を出力１０７に生成する回路である。命令バッフ
ァ４０９は、命令記憶回路４０８から読出された８Ｂｙ
ｔｅの先取り命令語を蓄積し命令処理部への命令の供給
における待ち行列（Ｑｕｅｕｅ）を形成する。命令整列
回路４１４は、命令バッファ４０９が空のとき信号線１
０２を介して命令記憶回路４０８から読み出される。８
Ｂｙｔｅの命令語に対応して、また命令バッファ４θ９
が空でないとき信号線１０３を介して前記命令バッファ
に貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ命
令を抽出して信号線１０４を介して命令解読回路４０３
に命令を供給する回路である。
命令解読回路４０３は信号線１０４を介して命令語が与
えられると、その命令語長を信号’ｈ９＝ １１２を介
して分岐情報レジスタ４１７へ報告するとともに、その
命令が分岐命令（無条件分岐命令１条件分岐命令など分
岐動作を行ない得る命令）であるか否かを信号線１１３
を介してＯＡＸステージ予測確認回路４２４輯告し、さ
らに、その命令が無条件分岐命令であるか否かと、計数
分岐命令（Ｂ ｒａｎｃｈ ｏｎｃｏｕｎｔ命令：以降
ＢＣＴ命令と呼ぶ）であるか否かを信号線１１４を介し
てレジスタ４３５ヘセントする機能を有する。
えられると、その命令語長を信号’ｈ９＝ １１２を介
して分岐情報レジスタ４１７へ報告するとともに、その
命令が分岐命令（無条件分岐命令１条件分岐命令など分
岐動作を行ない得る命令）であるか否かを信号線１１３
を介してＯＡＸステージ予測確認回路４２４輯告し、さ
らに、その命令が無条件分岐命令であるか否かと、計数
分岐命令（Ｂ ｒａｎｃｈ ｏｎｃｏｕｎｔ命令：以降
ＢＣＴ命令と呼ぶ）であるか否かを信号線１１４を介し
てレジスタ４３５ヘセントする機能を有する。
分岐情報バッファ４１３は、命令バッファ４０９に格納
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第７図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線１０１を介して、また分岐情報と
しての分岐先アドレスおよび■ビットは分岐ヒストリテ
ーブル（ＢＨＴ）４１０から信号線１０５を介してそれ
ぞれセットされ、分岐成功と予測さた分岐命令が存在し
なければ、Ｖビットは０に、命令アドレスは信号線１０
１を介してそれぞれセットされる。
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第７図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線１０１を介して、また分岐情報と
しての分岐先アドレスおよび■ビットは分岐ヒストリテ
ーブル（ＢＨＴ）４１０から信号線１０５を介してそれ
ぞれセットされ、分岐成功と予測さた分岐命令が存在し
なければ、Ｖビットは０に、命令アドレスは信号線１０
１を介してそれぞれセットされる。
分岐情報切換回路４１５は、命令バッファ４０９が空の
とき信号線１０１および１０５を介して与えられる前記
分岐情報を、そうでないときは分岐情報バッファ４１３
を介して与えられる前記分岐情報をそれぞれ出力する。
とき信号線１０１および１０５を介して与えられる前記
分岐情報を、そうでないときは分岐情報バッファ４１３
を介して与えられる前記分岐情報をそれぞれ出力する。
レジスタ４１６ 、４１７および４１８はそれぞれ分岐
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９ 、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９ 、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。
アドレス生成回路４３０，４３１．４３２は、それぞれ
分岐情報レジスタ４１７，４１８，４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分岐Ｎ０ＧＯ側の命令の命令アドレスを生成す
る。
分岐情報レジスタ４１７，４１８，４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分岐Ｎ０ＧＯ側の命令の命令アドレスを生成す
る。
オペランドアドレス生成回路４０４は、命令の指定する
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介乙て比較回路４３３へ出力する機能を有す
る。
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介乙て比較回路４３３へ出力する機能を有す
る。
ＯＡステージ予測確認回路４２４は、命令解読回路４０
３で解読した命令が分岐命令でないのに、対応する分岐
情報が分岐ヒストリテーブルから読出されたか否かを検
出する回路であり、信号線１１３を介して命令の解読結
果を、信号線１１５を介して分岐情報レジスタ４１６の
保持するＶピントをそれぞれ受取り、分岐命令でないの
にＶビットが１である時にはＯＡステージ予測失敗信号
を信号線１２１を介して命令先取り制御回路４２３とフ
リ、ブフロフプ４３６へ出力する。
３で解読した命令が分岐命令でないのに、対応する分岐
情報が分岐ヒストリテーブルから読出されたか否かを検
出する回路であり、信号線１１３を介して命令の解読結
果を、信号線１１５を介して分岐情報レジスタ４１６の
保持するＶピントをそれぞれ受取り、分岐命令でないの
にＶビットが１である時にはＯＡステージ予測失敗信号
を信号線１２１を介して命令先取り制御回路４２３とフ
リ、ブフロフプ４３６へ出力する。
比較回路４３３は、信号線１２０を介して与えられる計
数値と値“１°を比較し、計数値が１であれば計数値１
信号を信号線１２３を介してＯＴステージ予測確認回路
４２５へ出力する。
数値と値“１°を比較し、計数値が１であれば計数値１
信号を信号線１２３を介してＯＴステージ予測確認回路
４２５へ出力する。
ＯＴステージ予測確認回路４２５は、ＯＡステージ予測
確認回路４２４の出力するＯＡステージ予測失敗信号を
保持するフリップフロップ４３６の出力。
確認回路４２４の出力するＯＡステージ予測失敗信号を
保持するフリップフロップ４３６の出力。
命令が無条件分岐命令であるかＢＣＴ命令であるかを保
持するレジスタ４３５の出力、比較回路４３３の出力す
る計数値ｌ信号、および分岐情報レジスタ４１ｇの保持
するＶビットより、無条件分岐命令なのに対応する分岐
情報の■ビットが０である時、およびＢＣＴ命令で且つ
計数値ｌ信号が出力されない即ち分岐を行なう時なのに
対応する分岐情報の■ビットがＯである時には、信号線
１２９を介して命令先取り制御回路４２３へＯＴステー
ジ予測失敗信号を、信号線＋３０を介してフリップフロ
ップ４３７へ○ＴステージＢＨＴ更新指示信号を、信号
線１３１を介してフリップフロップ４３８と選択回路４
２１へＯＴステージＧＯ先取り指示信号をそれぞれ出力
し、ＢＣＴ命令で且つ計数値ｌ信号が出力された、即ち
、分岐を行なわない時なのに対応する分岐情報の■ビッ
トが１である時には、信号線１２９と信号線１３０へそ
れぞれＯＴステージ予測失敢信号とＯＴステージＢＩＴ
更新指示信号を出力する。
持するレジスタ４３５の出力、比較回路４３３の出力す
る計数値ｌ信号、および分岐情報レジスタ４１ｇの保持
するＶビットより、無条件分岐命令なのに対応する分岐
情報の■ビットが０である時、およびＢＣＴ命令で且つ
計数値ｌ信号が出力されない即ち分岐を行なう時なのに
対応する分岐情報の■ビットがＯである時には、信号線
１２９を介して命令先取り制御回路４２３へＯＴステー
ジ予測失敗信号を、信号線＋３０を介してフリップフロ
ップ４３７へ○ＴステージＢＨＴ更新指示信号を、信号
線１３１を介してフリップフロップ４３８と選択回路４
２１へＯＴステージＧＯ先取り指示信号をそれぞれ出力
し、ＢＣＴ命令で且つ計数値ｌ信号が出力された、即ち
、分岐を行なわない時なのに対応する分岐情報の■ビッ
トが１である時には、信号線１２９と信号線１３０へそ
れぞれＯＴステージ予測失敢信号とＯＴステージＢＩＴ
更新指示信号を出力する。
選択回路４２１は、○Ｔステージ予測確認回路４２５の
出力するＯＴステージＧＯ先取り指示信号が１である時
は命令アドレス変換回路４０２の出力する分岐先アドレ
スを、０である時はアドレス生成回路４３１の出力する
分岐Ｎ０ＧＯ側のアドレスを選を尺する。
出力するＯＴステージＧＯ先取り指示信号が１である時
は命令アドレス変換回路４０２の出力する分岐先アドレ
スを、０である時はアドレス生成回路４３１の出力する
分岐Ｎ０ＧＯ側のアドレスを選を尺する。
ＯＣステージ予測確認回路４２６は、ＯＴステージＢＩ
Ｔ更新指示信号を保持するフリップフロップ４３７の出
力、ＯＴステージＧｏ先取り指示信号を保持するフリッ
プフロップ４３８の出力、命令アドレス変換回路４０２
の出力する分岐先アドレス。
Ｔ更新指示信号を保持するフリップフロップ４３７の出
力、ＯＴステージＧｏ先取り指示信号を保持するフリッ
プフロップ４３８の出力、命令アドレス変換回路４０２
の出力する分岐先アドレス。
及び分岐情報レジスタ４１８の保持する予測された分岐
先アドレスと■ビットより、■ビットが１で分岐Ｇｏと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介してＯ
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へＯＣステージＧＯ先取り指示
信号をそれぞれ出力する。
先アドレスと■ビットより、■ビットが１で分岐Ｇｏと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介してＯ
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へＯＣステージＧＯ先取り指示
信号をそれぞれ出力する。
ＥＸステージ予測確認回路４２７は、ＯＣステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３９の出
力、ｏＣステージＧＯ先取り指示信号を保持するフリッ
プフロップ４４０の出力１分岐情報レジスタ４１９の保
持するＶビット、及び命令実行回路４０７の出力する分
岐成否信号より、実際の分岐成否と■ビットが異なり、
且つ、ＯＣステージ以前の予測失敗の検出にともなう先
取りのやり直しが行なわれていない時には、信号線１４
７を介して命令先取り制御回路４２３へＥＸステージ予
測失敗信号を、また、信号線１４Ｂを介して同しく命令
先取り制御回路４２３とフリップフロップ４４１へＥＸ
ステージＢＩＴ更新指示信号を出力する。
Ｔ更新指示信号を保持するフリップフロップ４３９の出
力、ｏＣステージＧＯ先取り指示信号を保持するフリッ
プフロップ４４０の出力１分岐情報レジスタ４１９の保
持するＶビット、及び命令実行回路４０７の出力する分
岐成否信号より、実際の分岐成否と■ビットが異なり、
且つ、ＯＣステージ以前の予測失敗の検出にともなう先
取りのやり直しが行なわれていない時には、信号線１４
７を介して命令先取り制御回路４２３へＥＸステージ予
測失敗信号を、また、信号線１４Ｂを介して同しく命令
先取り制御回路４２３とフリップフロップ４４１へＥＸ
ステージＢＩＴ更新指示信号を出力する。
選択回路４２２は分岐成否信号線１４９の状態に応答し
て該信号線の状態が分岐Ｇｏを示すとき、信号線１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０ＧＯを示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を信号線１５５を介してレジ
スタ４３４と命令アドレスリカバレジスタ４２８へ供給
する。
て該信号線の状態が分岐Ｇｏを示すとき、信号線１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０ＧＯを示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を信号線１５５を介してレジ
スタ４３４と命令アドレスリカバレジスタ４２８へ供給
する。
レジスタ４３４は、分岐予測が失敗した時に、分岐ヒス
トリテーブル（ＢＩＴ）４１０を更新するためのもので
あり、命令アドレスリカバレジスタ４２８は命令アドレ
スレジスタ （ＪＡＲ）４１１に分岐ヒストリテーブル
４１０の内容を更新するためのライトアドレスがセット
された後に命令先取りのための新たなアドレスを供給す
るためのものである。
トリテーブル（ＢＩＴ）４１０を更新するためのもので
あり、命令アドレスリカバレジスタ４２８は命令アドレ
スレジスタ （ＪＡＲ）４１１に分岐ヒストリテーブル
４１０の内容を更新するためのライトアドレスがセット
された後に命令先取りのための新たなアドレスを供給す
るためのものである。
命令先取り制御回路４２３は、信号線１２１，１２９，
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、０Ｃ，ＥＸ各ステージの予測失敗信号、及び信号線１
４Ｂを介して与えられるＥＸステージＢＨＴ更新指示信
号に基づいて、命令アドレスレジスタ （■ＡＲ）４１
１の入力と、命令アドレスリカバレジスタ４２６の入力
とを制御する回路である。
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、０Ｃ，ＥＸ各ステージの予測失敗信号、及び信号線１
４Ｂを介して与えられるＥＸステージＢＨＴ更新指示信
号に基づいて、命令アドレスレジスタ （■ＡＲ）４１
１の入力と、命令アドレスリカバレジスタ４２６の入力
とを制御する回路である。
第１６図を参照すると、第１図に示す本発明の実施例に
おける命令の処理は、次の８つの処理単位に分けられる
。
おける命令の処理は、次の８つの処理単位に分けられる
。
ｆｌｌｌＡステージ：実行すべき命令アドレス（論理ア
ドレス）が生成される。
ドレス）が生成される。
（２１１Ｔステージ；生成された命令アドレスのアドレ
ス変換が行なわれる。
ス変換が行なわれる。
＋３１１ｃステージ：変換された命令の実アドレスで記
憶装置から命令が読出さ れる。
憶装置から命令が読出さ れる。
＋４１１Ｄステージ：続出された命令が解読される。
＋５１０Ａステージ：解読された命令のオペランドアド
レス（論理アドレス）が 生成される。
レス（論理アドレス）が 生成される。
（６１０Ｔステージ：生成されたオペランドアドレスの
アドレス変換が行なわれ る。
アドレス変換が行なわれ る。
（７） ＯＣステージ：変換されたオペランドの実アド
レスで記憶装置からオペラ ンドが続出される。
レスで記憶装置からオペラ ンドが続出される。
ｆ８１ＥＸステージ：命令が実行される。
上述のＩＴステージ及びＯＴステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は関連に実行し得る。
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は関連に実行し得る。
また、上述のＩＣステージおよびＯＣステージの命令お
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればＩＣステージおよびＯＣステージの処理は高速に行
ない得る。
よびオペランドの読出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればＩＣステージおよびＯＣステージの処理は高速に行
ない得る。
上述のＩＴ、ＯＴおよびＩＣ，ＱＣの各ステージの真速
処理が可能なとき、複数の命令の処理の流れを無駄なく
実行する８段のパイプライン制御が可能である。
処理が可能なとき、複数の命令の処理の流れを無駄なく
実行する８段のパイプライン制御が可能である。
次に分岐ヒストリテーブル（Ｂ ＨＴ） ４１０ 、
ＯＡ、ＯＴ、○Ｃ，ＥＸ各ステージの予測確認回路４２
４ 、４２５．４２６．４２７および命令先取り制御回
路４２３のブロック図とタイムチャートを参照しながら
本実施例の動作を詳細に説明する。
ＯＡ、ＯＴ、○Ｃ，ＥＸ各ステージの予測確認回路４２
４ 、４２５．４２６．４２７および命令先取り制御回
路４２３のブロック図とタイムチャートを参照しながら
本実施例の動作を詳細に説明する。
第２図を参照すると分岐ヒストリテーブル（ＢＨＴ）４
１０は、ディレクトリ記憶部５０１、データ記憶部５０
２、テスト回路５０３，５０４，５０５，５０６ 、プ
ライオリティ回路５０７、レベル選択回路５０８、およ
びオア回路５０９を備えている。記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路４０８
から読出される命令語の単位をブロックの単位とし、セ
ント数ｍ、レベル数ｎの記憶部である。
１０は、ディレクトリ記憶部５０１、データ記憶部５０
２、テスト回路５０３，５０４，５０５，５０６ 、プ
ライオリティ回路５０７、レベル選択回路５０８、およ
びオア回路５０９を備えている。記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路４０８
から読出される命令語の単位をブロックの単位とし、セ
ント数ｍ、レベル数ｎの記憶部である。
第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を有する。
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記Ｖビットは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を有する。
この分岐ヒストリテーブル（ＢＨＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行なわれ
る。
以下のようなセットアソシアティブ法によって行なわれ
る。
第２図に示されるテスト回路５０３，５０４，５０５及
び５０６はテーブル４１０の各レベルに対応して命令ア
ドレスレジスタ（ＴＡＲ）４１１に保持されるリクエス
トアドレスが各レベルのＢＨＴ−ＡＡｉ （ｉはレベ
ルに対応するサフィクスを示す）に登録されているか否
かを示す信号を信号Ｌｉｔｌ１３０．１１３１゜１１３
２、１１３３に出力する。第４図を参照すると、テスト
回路５０３．５０４ 、５０５および５０６のそれぞれ
は、−数回路７０１および大小比較回路７０２から構成
されている。
び５０６はテーブル４１０の各レベルに対応して命令ア
ドレスレジスタ（ＴＡＲ）４１１に保持されるリクエス
トアドレスが各レベルのＢＨＴ−ＡＡｉ （ｉはレベ
ルに対応するサフィクスを示す）に登録されているか否
かを示す信号を信号Ｌｉｔｌ１３０．１１３１゜１１３
２、１１３３に出力する。第４図を参照すると、テスト
回路５０３．５０４ 、５０５および５０６のそれぞれ
は、−数回路７０１および大小比較回路７０２から構成
されている。
前記−数回路７０１では、命令アドレスレジスタ（ＩＡ
Ｒ）４１１に保持されるリクエストアドレスの一部ＩＡ
Ｒ（： ４−１７）をセントアドレスとして読出された
記憶部５０１の各レベルの内容と前記レジスタ４１１の
内容ＩＡＲＣ： ４−１７）とが比較され、等しいアド
レスが存在するか否かを検出する。−数回路７０１の出
力により命令アドレスレジスフ（ＩＡＲ）４１１に保持
されるリクエストアドレスで読出されるべき命令語の８
Ｂｙｔｅブロツク中にすでに分岐ヒストリテーブル（Ｂ
ＨＴ）４１０に登録された分岐命令が存在するか否かが
判明する。しかしリクエストアドレスとそれが読出すべ
き分岐命令との対応をとるには上記−敗検出のみでは不
十分である。第５図を参照すると、１回のリクエストで
読出される８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔ
ｅ命令ＢＣＯ，Ａ、ＢＣＩ。
Ｒ）４１１に保持されるリクエストアドレスの一部ＩＡ
Ｒ（： ４−１７）をセントアドレスとして読出された
記憶部５０１の各レベルの内容と前記レジスタ４１１の
内容ＩＡＲＣ： ４−１７）とが比較され、等しいアド
レスが存在するか否かを検出する。−数回路７０１の出
力により命令アドレスレジスフ（ＩＡＲ）４１１に保持
されるリクエストアドレスで読出されるべき命令語の８
Ｂｙｔｅブロツク中にすでに分岐ヒストリテーブル（Ｂ
ＨＴ）４１０に登録された分岐命令が存在するか否かが
判明する。しかしリクエストアドレスとそれが読出すべ
き分岐命令との対応をとるには上記−敗検出のみでは不
十分である。第５図を参照すると、１回のリクエストで
読出される８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔ
ｅ命令ＢＣＯ，Ａ、ＢＣＩ。
ＢＯ２の４個の命令が存在する。命令ＢＣＯ，ＢＣｌ、
ＢＯ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令から命令へに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＩＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＴｈＨＴ）
４１Ｑから３ノコ出されるべき分岐命令の情報は命令の
実行の経路から分岐命令ＢＣＩの情報でなければならな
い。
ＢＯ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令から命令へに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＩＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＴｈＨＴ）
４１Ｑから３ノコ出されるべき分岐命令の情報は命令の
実行の経路から分岐命令ＢＣＩの情報でなければならな
い。
従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ−ＡＡ ｉ ）
５０１に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次式の関係が成立するとき、対応す
るレベルのＢＨＴ−ＨＩＴｉ信号が生成される。なお、
この信号は線１３０〜１３３を介してオア回路５０９に
与えられ、Ｘｉ Ｂ ＨＴ −ＨＩＴｉ信号のオア信号
がｆｉｌＯＧを介して出力され分岐予測信号（ＢＨＴ−
ＨＩＴ信号）となる。
エストアドレスと前記記憶部（ＢＨＴ−ＡＡ ｉ ）
５０１に保持される分岐命令のアドレスとの関係が上記
の一致条件とともに次式の関係が成立するとき、対応す
るレベルのＢＨＴ−ＨＩＴｉ信号が生成される。なお、
この信号は線１３０〜１３３を介してオア回路５０９に
与えられ、Ｘｉ Ｂ ＨＴ −ＨＩＴｉ信号のオア信号
がｆｉｌＯＧを介して出力され分岐予測信号（ＢＨＴ−
ＨＩＴ信号）となる。
ＢＩＩＴ −１１１Ｔｉ ＝ ［ＩＡＲ（：４
１７） ＝ ＢＩＩＴ ＡＡｉ（＝４−１７）
１ ０ （ＩＡＲ（：２９，３０） ≦ ＢＩＴ−Ａへ１
（：２９，３０） １ ｎ ＢＨＴ−ＡＡｉ（Ｖ） 再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。
１７） ＝ ＢＩＩＴ ＡＡｉ（＝４−１７）
１ ０ （ＩＡＲ（：２９，３０） ≦ ＢＩＴ−Ａへ１
（：２９，３０） １ ｎ ＢＨＴ−ＡＡｉ（Ｖ） 再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。
さらに前記信号ＢＨＴ−ＨＩＴｉの条件が２（置板上の
レベルにおいて成立したとき記憶部５０１の対応するレ
ベル（ＢＩＴ−ＡＡ ＋）に保持される分岐命令のアド
レスの８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ ｉ
（：２９．３０）の値の最も小さいレベルが選択さ
れる必要がある。再び第５図を参照すると、命令ＢＣＩ
およびＢＯ２の分岐命令関係情報が格納される分岐ヒス
トリテーブル４１０のレベルで前記信号ＢＨＴ−ＨＩＴ
ｉ条件が共に成立する。このとき命令の実行の経路から
命令ＢＣ１に対するレベルが選択される必要がある。
レベルにおいて成立したとき記憶部５０１の対応するレ
ベル（ＢＩＴ−ＡＡ ＋）に保持される分岐命令のアド
レスの８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ ｉ
（：２９．３０）の値の最も小さいレベルが選択さ
れる必要がある。再び第５図を参照すると、命令ＢＣＩ
およびＢＯ２の分岐命令関係情報が格納される分岐ヒス
トリテーブル４１０のレベルで前記信号ＢＨＴ−ＨＩＴ
ｉ条件が共に成立する。このとき命令の実行の経路から
命令ＢＣ１に対するレベルが選択される必要がある。
前記プライオリティ回路５０７は、前記信号ＢＨＴ
ＨＩＴｉの２個以上の成立に対するものであり、この出
力により記憶部ＢＨＴ−ＤＡ５０２のセントアドレス］
ΔＲ（： １８−２８）で示されるエントリの分岐先ア
ドレスがレベル選択回路５０８を介して読出される。
ＨＩＴｉの２個以上の成立に対するものであり、この出
力により記憶部ＢＨＴ−ＤＡ５０２のセントアドレス］
ΔＲ（： １８−２８）で示されるエントリの分岐先ア
ドレスがレベル選択回路５０８を介して読出される。
第６図を参照すると、前記プライオリティ回路５０７は
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はｆ
ｉ＋１個並列個並置されている。前記第２図におけるレ
ベル選択回路５０８のｎ個のレベルの選択信号は第６図
における信号■。、Ｖ、、Ｖ２．Ｖ。
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はｆ
ｉ＋１個並列個並置されている。前記第２図におけるレ
ベル選択回路５０８のｎ個のレベルの選択信号は第６図
における信号■。、Ｖ、、Ｖ２．Ｖ。
により以下のように与えられる。
ｖｏのとき ＶｏＬｏ、ＶｏＬ＋、”’
、 ＶｏＬｌＩＶ、−Ｖ、ノとき Ｖ、Ｌ、、
ＶＩＬ、、・、 Ｖ、Ｌｆｉｖ、 ・ｖ、 ・Ｖ、０）
とき ＶｚＬｏ、 ＶＩＬ、、 −、Ｖ２Ｌｌｌ
Ｖｏ ’ Ｌ ・Ｖｚ ’ Ｖｘのとき Ｖ３Ｌｏ、
（ｈＬｌ、 ”・、 Ｖ３［、。
、 ＶｏＬｌＩＶ、−Ｖ、ノとき Ｖ、Ｌ、、
ＶＩＬ、、・、 Ｖ、Ｌｆｉｖ、 ・ｖ、 ・Ｖ、０）
とき ＶｚＬｏ、 ＶＩＬ、、 −、Ｖ２Ｌｌｌ
Ｖｏ ’ Ｌ ・Ｖｚ ’ Ｖｘのとき Ｖ３Ｌｏ、
（ｈＬｌ、 ”・、 Ｖ３［、。
以上のようにして第２図におけるレベル選択回路５０８
から続出された分岐情報は第１図の命令記憶回路４０８
から続出される命令と対応づけることが可能である。
から続出された分岐情報は第１図の命令記憶回路４０８
から続出される命令と対応づけることが可能である。
第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂｌ、ＢＣｌ、Ｂ２．Ｂ３．ＢＯ２
，Ｃ１，Ｃ２・・・と予測された場合である。なお、＜
Ａ＞はＡ命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂｌ、ＢＣｌ、Ｂ２．Ｂ３．ＢＯ２
，Ｃ１，Ｃ２・・・と予測された場合である。なお、＜
Ａ＞はＡ命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。
第１０図を参照すると、第９図に示した分岐ヒストリテ
ーブル（ＢＨＴ）４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセソ１〜に応答して命令記憶回路４０８から
命令語が読出され、これと同時にテーブル（ＢＨＴ）４
１０が索引される。信号線１０６を介してＢＨＴ−ＨＩ
Ｔ信号が出力されると記憶部ＢＨＴ−ＤＡ５０２の分岐
先アドレスくＢ１〉がアドレスレジスタ４１１にセット
され、次の命令先取りが行なわれる。前記信号線１０６
を介してＢＨＴ−ＨＩＴ信号が出力されないときには命
令アドレス加算回路４１２に命令への８バイト境界アド
レス（Ａ）が与えられ、「８」加算されたアドレスが出
力され、次の命令先取りが逐次行なわれる。
ーブル（ＢＨＴ）４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセソ１〜に応答して命令記憶回路４０８から
命令語が読出され、これと同時にテーブル（ＢＨＴ）４
１０が索引される。信号線１０６を介してＢＨＴ−ＨＩ
Ｔ信号が出力されると記憶部ＢＨＴ−ＤＡ５０２の分岐
先アドレスくＢ１〉がアドレスレジスタ４１１にセット
され、次の命令先取りが行なわれる。前記信号線１０６
を介してＢＨＴ−ＨＩＴ信号が出力されないときには命
令アドレス加算回路４１２に命令への８バイト境界アド
レス（Ａ）が与えられ、「８」加算されたアドレスが出
力され、次の命令先取りが逐次行なわれる。
以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次読出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次読出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。
このときたとえ信号ＢＨＴ−ＨＩＴが出力されても分岐
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。
以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６ （ＱＲＯ）にセントさ
れる。
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６ （ＱＲＯ）にセントさ
れる。
以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次筒２．第３．第４．第５の分岐情報レジスタ （Ｑ
Ｒ１） ４１７． （ＱＲ２） ４１８． （ＱＲ３）
４１９、 （ＱＲ４） ４２０へと転送される。そして
ＯＡ。
順次筒２．第３．第４．第５の分岐情報レジスタ （Ｑ
Ｒ１） ４１７． （ＱＲ２） ４１８． （ＱＲ３）
４１９、 （ＱＲ４） ４２０へと転送される。そして
ＯＡ。
ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４゜４
２５、４２６．４２７によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。
２５、４２６．４２７によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。
第１１図を参照すると、前記ＯＡステージ予測確認回路
４２４は、フリフプフロップ１１０１．１１０２． ノ
ット回路１１０３．およびアンド回路１１０４から構成
されている。フリツプフロツプ１１０１．１１０２には
それぞれ信号線１１３を介して命令解読回路４０３の出
力する分岐命令を示す信号と、信号線１１５を介して分
岐情報レジスタ（ＱＲＯ）４１６の保持するＶビソトと
がセットされる。ノット回路１１０３とアンド回路１１
０４とによって、フリップフロップ１１０１の出力が“
０”で且つフリ、プフロノプ１１０２の出力が“１”で
ある時、即ち命令を解読した結果、分岐命令ではない命
令なのに対応する分岐情報が存在し、その分岐情報に従
って命令先取りが行なわれた時には、信号線１２１にＯ
Ａステージ予測失敗信号を出力する。
４２４は、フリフプフロップ１１０１．１１０２． ノ
ット回路１１０３．およびアンド回路１１０４から構成
されている。フリツプフロツプ１１０１．１１０２には
それぞれ信号線１１３を介して命令解読回路４０３の出
力する分岐命令を示す信号と、信号線１１５を介して分
岐情報レジスタ（ＱＲＯ）４１６の保持するＶビソトと
がセットされる。ノット回路１１０３とアンド回路１１
０４とによって、フリップフロップ１１０１の出力が“
０”で且つフリ、プフロノプ１１０２の出力が“１”で
ある時、即ち命令を解読した結果、分岐命令ではない命
令なのに対応する分岐情報が存在し、その分岐情報に従
って命令先取りが行なわれた時には、信号線１２１にＯ
Ａステージ予測失敗信号を出力する。
第１２図を参照すると、前記ＯＴステージ予測確認回路
４２５は、フリップフロップ１２０１．１２０２．１２
０３゜１２０４と真偽回路１２０６．１２０７と、アン
ド回路１２０８゜１２０９、１２１０．およびオア回路
１２１１，１２１２．１２１３とから構成されている。
４２５は、フリップフロップ１２０１．１２０２．１２
０３゜１２０４と真偽回路１２０６．１２０７と、アン
ド回路１２０８゜１２０９、１２１０．およびオア回路
１２１１，１２１２．１２１３とから構成されている。
フリップフロップ１２０１．１２０２には、レジスタ４
３５の保持する無条件ブランチ命令を示すビットと、Ｂ
ＣＴ命令を示すビットが信号線１２２を介してそれぞれ
セットされ、フリップフロップ１２０３には信号線１２
３を介して比較回路４３３の出力する計数値１信号がセ
ットされ、フリップフロップ１２０４には分岐情報レジ
スタ（ＱＲＩ）の保持するｖビットが信号線１２６を介
してセットされ、オア回路１２１３には信号線１４４を
介してＯＡステージ予σす確認回路４２４が出力し且つ
フリップフロップ４３６に保持されたＯＡステージ予測
失敗信号の出力が与えられる。真偽回路１２０６．１２
０７．アンド回路１２０Ｂ、 １２０９．１２１０によ
ってフリップフロップ１２０１．１２０４の出力がそれ
ぞれ“１”、“０″すなわち無条件ブランチ命令である
のに対応する分岐情報が存在しなくて分岐ＧＯ側への命
令先取りが行なわれなかったときには、アンド回路１２
０８の出力が１”になり、フリップフロップ１２０２，
１２０３゜１２０４の出力がそれぞれ“ｌ”、“０″１
“０″である時すなわちＢＣＴ命令であってそのＢＣ
Ｔ命令で指定された汎用レジスタの保持する計数値が“
１”ではなくて分岐を行なうＢＣＴ命令であるのに対応
する分岐命令が存在しなくて分岐Ｇｏ側への先取り動作
が行なわれなかった時にはアンド回路１２０９の出力が
“１１になり、フリップフロップ１２０２．１２０３．
１２０４の出力が全て１″の時すなわちＢＣＴ命令であ
ってそのＢＣＴ命令で指定された汎用レジスタの保持す
る計数値が“１”であって、分岐を行なわないＢＣＴ命
令であるのに対応する分岐情報が存在して分岐Ｇｏ側へ
命令先取り動作が行なわれた時にはアンド回路１２１Ｏ
の出力が”１’にｆする。更に、オア回路１２１１．１
２１２．１２１３によって無条件分岐命令あるいは分岐
を行なうＢＣＴ命令なのに分岐ＧＯ側への命令先取りが
行なわれなかった時には、ＯＴステージＧｏ先取り指示
信号が信号線１３１に、ＯＴステージ予測失敗信号が信
号線１２９に、ＯＴステージＢＨＴ更新指示信号が信号
線１３０にそれぞれ出力される。又、分岐を行なわない
ＢＣＴ命令なのに分岐Ｇｏ側への命令先取りが行なわれ
た時には、ＯＴステージ予測失敗信号とＯＴステージＢ
ＨＴ更新指示信号とが出力される。なお、ＯＴステージ
ＢＩＴ更新指示信号は、ＯＡステージで予測の失敗が検
出され、ＯＡステージ予測確認回路４２４より、ＯＡス
テージ予／Ｉｔす失敗信号がフリップフロップ４３６に
セットされ、その出力が信号綿１４４を介して与えられ
た時にも出力される。
３５の保持する無条件ブランチ命令を示すビットと、Ｂ
ＣＴ命令を示すビットが信号線１２２を介してそれぞれ
セットされ、フリップフロップ１２０３には信号線１２
３を介して比較回路４３３の出力する計数値１信号がセ
ットされ、フリップフロップ１２０４には分岐情報レジ
スタ（ＱＲＩ）の保持するｖビットが信号線１２６を介
してセットされ、オア回路１２１３には信号線１４４を
介してＯＡステージ予σす確認回路４２４が出力し且つ
フリップフロップ４３６に保持されたＯＡステージ予測
失敗信号の出力が与えられる。真偽回路１２０６．１２
０７．アンド回路１２０Ｂ、 １２０９．１２１０によ
ってフリップフロップ１２０１．１２０４の出力がそれ
ぞれ“１”、“０″すなわち無条件ブランチ命令である
のに対応する分岐情報が存在しなくて分岐ＧＯ側への命
令先取りが行なわれなかったときには、アンド回路１２
０８の出力が１”になり、フリップフロップ１２０２，
１２０３゜１２０４の出力がそれぞれ“ｌ”、“０″１
“０″である時すなわちＢＣＴ命令であってそのＢＣ
Ｔ命令で指定された汎用レジスタの保持する計数値が“
１”ではなくて分岐を行なうＢＣＴ命令であるのに対応
する分岐命令が存在しなくて分岐Ｇｏ側への先取り動作
が行なわれなかった時にはアンド回路１２０９の出力が
“１１になり、フリップフロップ１２０２．１２０３．
１２０４の出力が全て１″の時すなわちＢＣＴ命令であ
ってそのＢＣＴ命令で指定された汎用レジスタの保持す
る計数値が“１”であって、分岐を行なわないＢＣＴ命
令であるのに対応する分岐情報が存在して分岐Ｇｏ側へ
命令先取り動作が行なわれた時にはアンド回路１２１Ｏ
の出力が”１’にｆする。更に、オア回路１２１１．１
２１２．１２１３によって無条件分岐命令あるいは分岐
を行なうＢＣＴ命令なのに分岐ＧＯ側への命令先取りが
行なわれなかった時には、ＯＴステージＧｏ先取り指示
信号が信号線１３１に、ＯＴステージ予測失敗信号が信
号線１２９に、ＯＴステージＢＨＴ更新指示信号が信号
線１３０にそれぞれ出力される。又、分岐を行なわない
ＢＣＴ命令なのに分岐Ｇｏ側への命令先取りが行なわれ
た時には、ＯＴステージ予測失敗信号とＯＴステージＢ
ＨＴ更新指示信号とが出力される。なお、ＯＴステージ
ＢＩＴ更新指示信号は、ＯＡステージで予測の失敗が検
出され、ＯＡステージ予測確認回路４２４より、ＯＡス
テージ予／Ｉｔす失敗信号がフリップフロップ４３６に
セットされ、その出力が信号綿１４４を介して与えられ
た時にも出力される。
第１３図を参照すると前記ＯＣステージ予測確認回路４
２６は、レジスタ１３０１ 、１３０２．フリップフロ
ップ１３０３．不一致を検出する比較回路１３０６．真
偽回路１３０７．アンド回路１３０８およびオア回路１
３０９．１３１０より構成されている。レジスタ１３０
１には、命令アドレス変換回路４０２より信号線１３３
を介して与えられる分岐命令の命令語より実際に求めら
れた分岐先アドレスがセットされ、同じくレジスタ１３
０２には、分岐情報レジスタ （ＱＲ２）４１８より信
号線１３７を介して与えられる予測された分岐先アドレ
スがセットされる。フリップフロップ１３０３には同じ
く分岐情報レジスタ （ＱＲ２） ４１８の保持する■
ビットがセットされ、真偽回路１３０７とオア回路１３
１０には、ＯＴステージ予測確認回路４２５が出力した
ＯＴステージＢＨＴ更新指示信号と、ＯＴステージＧＯ
先取り指示信号を受けたフリップフロップ４３７．４３
８の出力が、それぞれ信号線１５７と１５８を介して与
えられる。比較回路１３０６と真偽回路１３０７および
アンド回路１３０８によって、比較回路１３０６、フリ
ップフロップ１３０３の出力、信号線１５７がそれぞれ
“１”、１１″、“０”、即ち、分岐ヒストリテーブル
に対応する分岐情報が存在し、その分岐情報に従って後
続の命令先取りが行なわれたその命令について、ＯＡ、
ＯＴステージの予測確認回路で予測の失敗が検出されて
いなくて、なお且つ、予測された分岐先アドレスが実際
の分岐先アドレスと異なっていた時には、アンド回路１
３０８の出力が“ｌ”になりＯＣステージ予測失敗−信
号が信号線１４０に出力される。同時にオア回路１３０
９、１３１０によってＯＣステージＢＨＴ更新指示信号
とＯＣステージＧｏ先取り指示信号がそれぞれ信号線１
５６と１４１上に出力される。又、ＯＣステージＢＩＴ
更新指示信号とＯＣステージＧＯ更新指示信号は、それ
ぞれＯＴステージ予測確認回路４２５より出力されるＯ
ＴステージＢＨＴ更新指示信号とＯＴステージＧｏ先取
り指示信号とを受けたフリップフロップ４３７，４３８
の出力が“１”となった時にも出力される。
２６は、レジスタ１３０１ 、１３０２．フリップフロ
ップ１３０３．不一致を検出する比較回路１３０６．真
偽回路１３０７．アンド回路１３０８およびオア回路１
３０９．１３１０より構成されている。レジスタ１３０
１には、命令アドレス変換回路４０２より信号線１３３
を介して与えられる分岐命令の命令語より実際に求めら
れた分岐先アドレスがセットされ、同じくレジスタ１３
０２には、分岐情報レジスタ （ＱＲ２）４１８より信
号線１３７を介して与えられる予測された分岐先アドレ
スがセットされる。フリップフロップ１３０３には同じ
く分岐情報レジスタ （ＱＲ２） ４１８の保持する■
ビットがセットされ、真偽回路１３０７とオア回路１３
１０には、ＯＴステージ予測確認回路４２５が出力した
ＯＴステージＢＨＴ更新指示信号と、ＯＴステージＧＯ
先取り指示信号を受けたフリップフロップ４３７．４３
８の出力が、それぞれ信号線１５７と１５８を介して与
えられる。比較回路１３０６と真偽回路１３０７および
アンド回路１３０８によって、比較回路１３０６、フリ
ップフロップ１３０３の出力、信号線１５７がそれぞれ
“１”、１１″、“０”、即ち、分岐ヒストリテーブル
に対応する分岐情報が存在し、その分岐情報に従って後
続の命令先取りが行なわれたその命令について、ＯＡ、
ＯＴステージの予測確認回路で予測の失敗が検出されて
いなくて、なお且つ、予測された分岐先アドレスが実際
の分岐先アドレスと異なっていた時には、アンド回路１
３０８の出力が“ｌ”になりＯＣステージ予測失敗−信
号が信号線１４０に出力される。同時にオア回路１３０
９、１３１０によってＯＣステージＢＨＴ更新指示信号
とＯＣステージＧｏ先取り指示信号がそれぞれ信号線１
５６と１４１上に出力される。又、ＯＣステージＢＩＴ
更新指示信号とＯＣステージＧＯ更新指示信号は、それ
ぞれＯＴステージ予測確認回路４２５より出力されるＯ
ＴステージＢＨＴ更新指示信号とＯＴステージＧｏ先取
り指示信号とを受けたフリップフロップ４３７，４３８
の出力が“１”となった時にも出力される。
第１４図を参照すると、前記ＥＸステージ予測確認回路
４２７は、フリップフロップ１４０１．真偽回路１４０
２、１４０３．１４０４．論理積の否定を求めるナンド
回路１４０５．１４０６．アンド回路１４０７．１４０
Ｂ、及びオア回路１４０９から構成されている。真偽回
路Ｉ４０２には、信号線１４９を介して命令実行回路４
０７の出力する分岐成否信号が与えられ、フリップフロ
ップ１４０１には、分岐情報レジスタ（ＱＲ３） ４１
９の保持する■ビットがセントされ、ナンド回路１４０
５．１４０６およびオア回路１４０９につながる信号線
１５９には、ＯＣステージＢＨＴ更新指示信号を受けた
フリップフロップ４３９の出力が与えられ、真偽回路１
４０４には、ＯＣステージＧｏ先取り指示信号を受けた
フリップフロップ４４０の出力が信号線１６０を介して
与えられる。前記の真偽回路１４０２．１４０３．１４
０４．ナンド回路１４０５．１４０６．アンド回路１４
０７．１４０８によって、信号線１４９の分岐成否信号
、フリップフロップ１４０１の出力１信号線１５９．信
号線１６０がそれぞれ“１”、“０゛、“１″、“１１
．即ち、予測に従って後続の命令の先取りを分岐Ｎ０Ｇ
Ｏ側へ行なったその命令は、実際には分岐Ｇｏであり、
分岐成否信号が出力され、更にＯＣステージまでにその
命令についての予測の失敗が検出されておらず或いは検
出されていてもＧＯ側への先取り指示が出力されていな
いときのみ、アンド回路１４０７の出力が“ｌ”になり
、同様に信号線１４９．フリップフロップ１４０１の出
力、信号ｍ１５９．１６０がそれぞれ“０”、“ｌ”、
“１”、“０”、すなわち、分岐Ｇｏと予測され、分岐
ＧＯ側へ後続の命令先取りを行なった命令が実際には分
岐Ｎ０ＧＯであり、分岐成否信号が出力されなくて且つ
ＯＣステージまでにその命令についての予測の失敗が検
出されていないか或いは検出されていても同時にＧｏ側
への先取り指示が出ている場合のみ、アンド回路１４０
８の出力が”ｌ”になる。更にオア回路１４０９によっ
て、ｏＣステージまでに予測の失敗が検出されているか
或いは分岐ＧＯと予測された命令が実際には分岐Ｎ０Ｇ
Ｏであり且つＯＣステージまでに分岐Ｎ０ＧＯ側への先
取り指示が出力されていない時、および分岐Ｎ０ＧＯと
予測された命令が実際には分岐ＧＯであり且つＯＣステ
ージまでに分岐Ｇｏ側への先取り指示が出力されていな
い時に、ＥＸステージＢＩＴ更新指示信号が信号線１４
８に出力される。
４２７は、フリップフロップ１４０１．真偽回路１４０
２、１４０３．１４０４．論理積の否定を求めるナンド
回路１４０５．１４０６．アンド回路１４０７．１４０
Ｂ、及びオア回路１４０９から構成されている。真偽回
路Ｉ４０２には、信号線１４９を介して命令実行回路４
０７の出力する分岐成否信号が与えられ、フリップフロ
ップ１４０１には、分岐情報レジスタ（ＱＲ３） ４１
９の保持する■ビットがセントされ、ナンド回路１４０
５．１４０６およびオア回路１４０９につながる信号線
１５９には、ＯＣステージＢＨＴ更新指示信号を受けた
フリップフロップ４３９の出力が与えられ、真偽回路１
４０４には、ＯＣステージＧｏ先取り指示信号を受けた
フリップフロップ４４０の出力が信号線１６０を介して
与えられる。前記の真偽回路１４０２．１４０３．１４
０４．ナンド回路１４０５．１４０６．アンド回路１４
０７．１４０８によって、信号線１４９の分岐成否信号
、フリップフロップ１４０１の出力１信号線１５９．信
号線１６０がそれぞれ“１”、“０゛、“１″、“１１
．即ち、予測に従って後続の命令の先取りを分岐Ｎ０Ｇ
Ｏ側へ行なったその命令は、実際には分岐Ｇｏであり、
分岐成否信号が出力され、更にＯＣステージまでにその
命令についての予測の失敗が検出されておらず或いは検
出されていてもＧＯ側への先取り指示が出力されていな
いときのみ、アンド回路１４０７の出力が“ｌ”になり
、同様に信号線１４９．フリップフロップ１４０１の出
力、信号ｍ１５９．１６０がそれぞれ“０”、“ｌ”、
“１”、“０”、すなわち、分岐Ｇｏと予測され、分岐
ＧＯ側へ後続の命令先取りを行なった命令が実際には分
岐Ｎ０ＧＯであり、分岐成否信号が出力されなくて且つ
ＯＣステージまでにその命令についての予測の失敗が検
出されていないか或いは検出されていても同時にＧｏ側
への先取り指示が出ている場合のみ、アンド回路１４０
８の出力が”ｌ”になる。更にオア回路１４０９によっ
て、ｏＣステージまでに予測の失敗が検出されているか
或いは分岐ＧＯと予測された命令が実際には分岐Ｎ０Ｇ
Ｏであり且つＯＣステージまでに分岐Ｎ０ＧＯ側への先
取り指示が出力されていない時、および分岐Ｎ０ＧＯと
予測された命令が実際には分岐ＧＯであり且つＯＣステ
ージまでに分岐Ｇｏ側への先取り指示が出力されていな
い時に、ＥＸステージＢＩＴ更新指示信号が信号線１４
８に出力される。
第１５図を参照すると、前記命令先取り制御回路４２３
は、フリノブフロツブ１５０１．真偽回路１５０２゜１
５０３、１５０４．１５０５．１５０６．１５０？、ア
ンド回路１５０８．１５０９゜１５１０、１５１１．１
５１２．１５１３．１５１４．１５１５．１５１６．１
５１７．１５１８とから構成されている。この命令先取
り制御回路４２３は、ＯＡ、ＯＴ、ＱＣ，ＥＸ（７）各
ス−５−−’； ノ予／１１１確認回路より出力される
予測失敗信号と、ＥＸステージ予測確認回路４２７の出
力するＥＸステージＢＨＴ更新指示信号、並びに分岐ヒ
ストリテーブル４１０の出力するＢＨＴ−ＨＩＴ信号に
括づいて、命令アドレスレジスフ４１１の前段にあるセ
レクタおよび命令アドレスリカバレジスタ４２８の前段
にあるセレクタの選択指示信号を出力する。
は、フリノブフロツブ１５０１．真偽回路１５０２゜１
５０３、１５０４．１５０５．１５０６．１５０？、ア
ンド回路１５０８．１５０９゜１５１０、１５１１．１
５１２．１５１３．１５１４．１５１５．１５１６．１
５１７．１５１８とから構成されている。この命令先取
り制御回路４２３は、ＯＡ、ＯＴ、ＱＣ，ＥＸ（７）各
ス−５−−’； ノ予／１１１確認回路より出力される
予測失敗信号と、ＥＸステージ予測確認回路４２７の出
力するＥＸステージＢＨＴ更新指示信号、並びに分岐ヒ
ストリテーブル４１０の出力するＢＨＴ−ＨＩＴ信号に
括づいて、命令アドレスレジスフ４１１の前段にあるセ
レクタおよび命令アドレスリカバレジスタ４２８の前段
にあるセレクタの選択指示信号を出力する。
命令先取り制御回路４２３の入力信号が全て“０”の時
には、命令アドレスレジスタ４１１の人力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよう制御され、次の
マシンサイクルには、命令アドレスレジスタ４１１ に
は選択された命令アドレス＋８がセットされる。信号線
１４８．１４７を介してＥＸステージ予測確認回路４２
７よりＥＸステージＢ）（Ｔ更新指示（３号とＥＸステ
ージ予測失敗信号とが与えられると、命令アドレスリカ
バレジスタ４２８には命令実行回路４０７の出力する分
岐成否信号によって制御される選択回路４２２の出力、
即ち実際の分岐判定を行なった結果分岐ＧＯであれば分
岐情報レジスタ（ＱＲ４）の保持する実際に命令語の指
示により求められた分岐先アドレスが、又、命令実行回
路４０７の分岐判定の結果分岐Ｎ０ＧＯであれば、アド
レス生成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレ
スが、いずれの場合も信号線１５５を介してセットされ
、同時に命令アドレスレジスタ４１１には分岐情報レジ
スタ （ＱＲ４）の保持する分岐命令自身のアドレスが
信号線１５１を介してセットされる。更にその１マシン
サイクル後には、命令先取り制御回路４２３は、入力信
号が全て“０”であれば、ＥＸステージＢＨＴ更新指示
信号を１マシンサイクル保持するフリツブフロップ１５
０１の出力によって、命令アドレスレジスタ４１１には
、ｌマシンサイクル前に命令アドレスリカバレジスタ４
２８にセットされた実際の分岐判定結果による次に実行
すべき命令のアドレスが信号線１６２を介してセントさ
れるよう制御する。
には、命令アドレスレジスタ４１１の人力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよう制御され、次の
マシンサイクルには、命令アドレスレジスタ４１１ に
は選択された命令アドレス＋８がセットされる。信号線
１４８．１４７を介してＥＸステージ予測確認回路４２
７よりＥＸステージＢ）（Ｔ更新指示（３号とＥＸステ
ージ予測失敗信号とが与えられると、命令アドレスリカ
バレジスタ４２８には命令実行回路４０７の出力する分
岐成否信号によって制御される選択回路４２２の出力、
即ち実際の分岐判定を行なった結果分岐ＧＯであれば分
岐情報レジスタ（ＱＲ４）の保持する実際に命令語の指
示により求められた分岐先アドレスが、又、命令実行回
路４０７の分岐判定の結果分岐Ｎ０ＧＯであれば、アド
レス生成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレ
スが、いずれの場合も信号線１５５を介してセットされ
、同時に命令アドレスレジスタ４１１には分岐情報レジ
スタ （ＱＲ４）の保持する分岐命令自身のアドレスが
信号線１５１を介してセットされる。更にその１マシン
サイクル後には、命令先取り制御回路４２３は、入力信
号が全て“０”であれば、ＥＸステージＢＨＴ更新指示
信号を１マシンサイクル保持するフリツブフロップ１５
０１の出力によって、命令アドレスレジスタ４１１には
、ｌマシンサイクル前に命令アドレスリカバレジスタ４
２８にセットされた実際の分岐判定結果による次に実行
すべき命令のアドレスが信号線１６２を介してセントさ
れるよう制御する。
信号線１４７のＥＸステージ予測失敗信号が“０”の時
、信号綿１４０を介して○Ｃステージ予測確認回路４２
６よりＯＣステージ予測失敗信号が与えられると、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
に、分岐情報レジスタ （ＱＲ３）４１９の保持するＯ
Ｃステージにある命令の命令語より求めた分岐ＧＯ側の
アドレスを信号線１４３を介してセットするよう制御す
る。この時、同時にＥＸステージＢＨＴ更新指示信号も
与えられれば、分岐情報レジスタ（ＱＲ３） ４１９の
保持するＯＣステージにある命令の分岐先アドレスは命
令アドレスリカバレジスタ４２Ｂにセットされ、かわり
に命令アドレスレジスタ４１１には分岐情報レジスタ（
ＱＲ４）４２０の保持するＥＸステージにある命令の命
令アドレスがセントされ、その１マシンサイクル後には
、命令先取り制御回路４２３の全ての入力が“Ｏ”であ
れば命令アドレスリカバレジスタ４２８に１マシンサイ
クル前にセントされた、■マシンサイクル前にはＯＣス
テージにあった命令の実際の分岐ＧＯ側のアドレスが命
令アドレスレジスタ４１１にセットされるよう制御する
。
、信号綿１４０を介して○Ｃステージ予測確認回路４２
６よりＯＣステージ予測失敗信号が与えられると、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
に、分岐情報レジスタ （ＱＲ３）４１９の保持するＯ
Ｃステージにある命令の命令語より求めた分岐ＧＯ側の
アドレスを信号線１４３を介してセットするよう制御す
る。この時、同時にＥＸステージＢＨＴ更新指示信号も
与えられれば、分岐情報レジスタ（ＱＲ３） ４１９の
保持するＯＣステージにある命令の分岐先アドレスは命
令アドレスリカバレジスタ４２Ｂにセットされ、かわり
に命令アドレスレジスタ４１１には分岐情報レジスタ（
ＱＲ４）４２０の保持するＥＸステージにある命令の命
令アドレスがセントされ、その１マシンサイクル後には
、命令先取り制御回路４２３の全ての入力が“Ｏ”であ
れば命令アドレスリカバレジスタ４２８に１マシンサイ
クル前にセントされた、■マシンサイクル前にはＯＣス
テージにあった命令の実際の分岐ＧＯ側のアドレスが命
令アドレスレジスタ４１１にセットされるよう制御する
。
信号′１ＬｆＡ１４７．１４０ ノＥＸ、 ＱＣ両ステ
ージの予測失敗信号がともに“０”の時、信号線１２９
を介してＯＴステージ予測確認回路４２５よりＯＴステ
ージ予７！１１失敗信号が与えられると、命令先取り制
御回路４２３は、選択回路４２１の出力すなわちＯＴＸ
ステージある命令が無条件分岐命令か、実際には分岐を
行なうＢＣＴ命令であって対応する分岐情ンαが分岐ヒ
ストリテーブルに存在しなくて分岐Ｎ０ＧＯ側に先取り
が行なわれた時には、命令アドレス変換回路４０２の出
力する分岐ＧＯ側のアドレスが、又実際には分岐を行な
わないＢＣＴ命令であって対応する分岐ｌｌｆｆ報が分
岐ヒストリテーブルより読出されて分岐ＧＯ側へ後続の
命令先取りが行なわれた時にはアドレス生成回路４３１
の出力する分岐Ｎ０ＧＯ側のアドレスが、いずれもＯＴ
ステージ予測確認回路４２５が信号線１３１を介して出
力するＯＴステージＧＯ先取り指示信号の制御によって
選択回路４２１で選択されたその結果を信号線１３９を
介して命令アドレスレジスタ４１１にセントするよう制
御する。この時、同時にＥＸステージＢ Ｉ Ｔ更新指
示信号も与えられれば、選択回路４２１の出力は、命令
アドレスリカバレジスタ４２８にセットされ、かわりに
命令アドレスレジスタ４１１には分岐情報レジスタ（Ｑ
Ｒ４，） ４２０の保持するＥＸステージにある命令
の命令アドレスが信号線１５１を介してセットされ、そ
の１マシンサイクル後には、命令先取り制御回路４２３
の全ての入力が“０１であれば、命令アドレスリカバレ
ジスタ４２８に１マシンサイクル前にセットされた、１
マシンサイクル前にはＯＴＸステージあった無条件分岐
命令かＢＣＴ命令の後続の命令の先取りやり直しのため
のアドレスが信号線ＩＧ２を介して命令アドレスレジス
タ４１１にセントされるよう制御する。
ージの予測失敗信号がともに“０”の時、信号線１２９
を介してＯＴステージ予測確認回路４２５よりＯＴステ
ージ予７！１１失敗信号が与えられると、命令先取り制
御回路４２３は、選択回路４２１の出力すなわちＯＴＸ
ステージある命令が無条件分岐命令か、実際には分岐を
行なうＢＣＴ命令であって対応する分岐情ンαが分岐ヒ
ストリテーブルに存在しなくて分岐Ｎ０ＧＯ側に先取り
が行なわれた時には、命令アドレス変換回路４０２の出
力する分岐ＧＯ側のアドレスが、又実際には分岐を行な
わないＢＣＴ命令であって対応する分岐ｌｌｆｆ報が分
岐ヒストリテーブルより読出されて分岐ＧＯ側へ後続の
命令先取りが行なわれた時にはアドレス生成回路４３１
の出力する分岐Ｎ０ＧＯ側のアドレスが、いずれもＯＴ
ステージ予測確認回路４２５が信号線１３１を介して出
力するＯＴステージＧＯ先取り指示信号の制御によって
選択回路４２１で選択されたその結果を信号線１３９を
介して命令アドレスレジスタ４１１にセントするよう制
御する。この時、同時にＥＸステージＢ Ｉ Ｔ更新指
示信号も与えられれば、選択回路４２１の出力は、命令
アドレスリカバレジスタ４２８にセットされ、かわりに
命令アドレスレジスタ４１１には分岐情報レジスタ（Ｑ
Ｒ４，） ４２０の保持するＥＸステージにある命令
の命令アドレスが信号線１５１を介してセットされ、そ
の１マシンサイクル後には、命令先取り制御回路４２３
の全ての入力が“０１であれば、命令アドレスリカバレ
ジスタ４２８に１マシンサイクル前にセットされた、１
マシンサイクル前にはＯＴＸステージあった無条件分岐
命令かＢＣＴ命令の後続の命令の先取りやり直しのため
のアドレスが信号線ＩＧ２を介して命令アドレスレジス
タ４１１にセントされるよう制御する。
信号線１４７，１４０．１２９ ノＥＸ、 ＱＣ，０Ｔ
（７）各ステージの予測失敗信号が“Ｏ”の時、信号線
１２１を介してＯＡＸステージ予測確認回路４２４りＯ
Ａステージ予測失敗信号が与えられると、命令先取り制
御回路４２３は、アドレス生成回路４３０が出力する○
Ａステージにある命令の分岐Ｎ０Ｇｏ側の命令アドレス
を信号線１２８を介して命令アドレスレジスタ４１１に
セットするよう制御する。この時同時に、ＥＸステージ
ＢＨＴ更新指示信号が与えられれば、アドレス生成回路
４３０の出力は命令アドレスリカバレジスタ４２８にセ
ットされ、命令アドレスレジスタ４１１には、かわりに
分岐情報レジスタ（ＱＲ４）４２０の保持するＥＸステ
ージにある命令の命令アドレスが信号線１５１を介して
セットされ、そのｌマシンサイクル後には、命令先取り
制御回路４２３の全ての入力が０′であれば、１マシン
サイクル前に命令アドレスリカバレジスタにセットされ
たアドレスが信号線１６２を介して命令アドレスレジス
タ４１１ にセットされるよう制御する。
（７）各ステージの予測失敗信号が“Ｏ”の時、信号線
１２１を介してＯＡＸステージ予測確認回路４２４りＯ
Ａステージ予測失敗信号が与えられると、命令先取り制
御回路４２３は、アドレス生成回路４３０が出力する○
Ａステージにある命令の分岐Ｎ０Ｇｏ側の命令アドレス
を信号線１２８を介して命令アドレスレジスタ４１１に
セットするよう制御する。この時同時に、ＥＸステージ
ＢＨＴ更新指示信号が与えられれば、アドレス生成回路
４３０の出力は命令アドレスリカバレジスタ４２８にセ
ットされ、命令アドレスレジスタ４１１には、かわりに
分岐情報レジスタ（ＱＲ４）４２０の保持するＥＸステ
ージにある命令の命令アドレスが信号線１５１を介して
セットされ、そのｌマシンサイクル後には、命令先取り
制御回路４２３の全ての入力が０′であれば、１マシン
サイクル前に命令アドレスリカバレジスタにセットされ
たアドレスが信号線１６２を介して命令アドレスレジス
タ４１１ にセットされるよう制御する。
信号線１４７．１４０．１２９．１２１のＥＸ、ＱＣ，
ＯＴ。
ＯＴ。
ＯＡの各ステージの予測失敗信号が全て“Ｏ”の時、信
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ （ＱＲ４）
４２０より信号線１５１を介してセットされ、その１マ
シンサイクル後には、命令先取り制御回路４２３の全て
の入力が“０”であればｌマシンサイクル前にセントさ
れた命令アドレスリカバレジスタ４２８の内容が命令ア
ドレスレジスタ４１１にセットされるよう制御する。
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ （ＱＲ４）
４２０より信号線１５１を介してセットされ、その１マ
シンサイクル後には、命令先取り制御回路４２３の全て
の入力が“０”であればｌマシンサイクル前にセントさ
れた命令アドレスリカバレジスタ４２８の内容が命令ア
ドレスレジスタ４１１にセットされるよう制御する。
信号線１４７，１４０，１２９，１２１ ノＥＸ、 Ｑ
Ｃ，ＯＴ。
Ｃ，ＯＴ。
ＯＡ各ステージの予測失敗信号および信号線１０６のＢ
ＨＴ−ＨＩＴ信号が全て“０″の時に信号線１４８を介
してＥＸステージ予測確認回路４２７よりＥＸステージ
ＢＨＴ更新指示信号が与えられると、命令先取り制御回
路４２３は、命令アドレスリカバレジスタ４２８に信号
線１０７を介して命令アドレス加算回路４１２の出力を
セットし、命令アドレスレジスタ４１１にはＥＸステー
ジにある命令の命令アドレスを分岐情報レジスタ（ＱＲ
４）４２０より信号線１５１を介してセントし、その１
マシンサイクル後には、命令先取り制御回路４２３の全
ての入力が“０”であれば、ｌマシンサイクル前に命令
アドレスリカバレジスタ４２８にセットされたアドレス
を命令アドレスレジスタ４１１にセットするよう制御す
る。
ＨＴ−ＨＩＴ信号が全て“０″の時に信号線１４８を介
してＥＸステージ予測確認回路４２７よりＥＸステージ
ＢＨＴ更新指示信号が与えられると、命令先取り制御回
路４２３は、命令アドレスリカバレジスタ４２８に信号
線１０７を介して命令アドレス加算回路４１２の出力を
セットし、命令アドレスレジスタ４１１にはＥＸステー
ジにある命令の命令アドレスを分岐情報レジスタ（ＱＲ
４）４２０より信号線１５１を介してセントし、その１
マシンサイクル後には、命令先取り制御回路４２３の全
ての入力が“０”であれば、ｌマシンサイクル前に命令
アドレスリカバレジスタ４２８にセットされたアドレス
を命令アドレスレジスタ４１１にセットするよう制御す
る。
次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。
例の動作を詳細に説明する。
第１７図は、分岐命令ではない命令Ａ１のアドレスを分
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令Ａ１の後続の命令
として命令ＣＩを取出して実行している動作を示すタイ
ムチャートである。
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令Ａ１の後続の命令
として命令ＣＩを取出して実行している動作を示すタイ
ムチャートである。
第１図および第１７図を参照すると、マシンサイクルＯ
の時刻において、分岐命令ではない命令Ａ１のアドレス
＜Ａｌ＞が命令アドレスレジスタ４１１にセットされ、
命令Ａ１のＩＣステージが実行される。アドレス〈Ａ１
〉は信号線１０１を介して命令記憶回路４０８へ与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル４１０にも与えられ、アドレス〈Ａ１〉を分岐
命令のアドレスとして指定する分岐情報の取出しが行な
われる。
の時刻において、分岐命令ではない命令Ａ１のアドレス
＜Ａｌ＞が命令アドレスレジスタ４１１にセットされ、
命令Ａ１のＩＣステージが実行される。アドレス〈Ａ１
〉は信号線１０１を介して命令記憶回路４０８へ与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル４１０にも与えられ、アドレス〈Ａ１〉を分岐
命令のアドレスとして指定する分岐情報の取出しが行な
われる。
その結果、誤った分岐情報が取出され、ＢＨＴ−ＨＩＴ
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに分岐情報より得られた分岐先アドレス〈
Ｃ１〉が出力されている信号線１０５を選択するよう指
示する。
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに分岐情報より得られた分岐先アドレス〈
Ｃ１〉が出力されている信号線１０５を選択するよう指
示する。
次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレスくＣ１〉が命令アドレスレジス
タ４１１にセットされて、命令Ｃ１のＩＣステージが実
行されるとともに、命令Ａ１のＩＤステージが実行され
る。命令解読回路４０３は、命令Ａ１が分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には“０”を出力して命令Ａｔが分岐命令で
ないことをＯＡステージ予測確認回路４２４へ通知する
とともに、命令ＡＩの命令語長を分岐情報レジスタ（Ｑ
Ｒ１） ４１７への信号線１１２に出力する。同時に、
分岐情報レジスタ（ＱＲＯ）４１６に保持された命令Ａ
Ｉのアドレス〈Ａ１〉とＶビット分岐先アドレス〈Ｃ１
〉のうちｖビットが信号線１１５に出力される。
報による分岐先アドレスくＣ１〉が命令アドレスレジス
タ４１１にセットされて、命令Ｃ１のＩＣステージが実
行されるとともに、命令Ａ１のＩＤステージが実行され
る。命令解読回路４０３は、命令Ａ１が分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には“０”を出力して命令Ａｔが分岐命令で
ないことをＯＡステージ予測確認回路４２４へ通知する
とともに、命令ＡＩの命令語長を分岐情報レジスタ（Ｑ
Ｒ１） ４１７への信号線１１２に出力する。同時に、
分岐情報レジスタ（ＱＲＯ）４１６に保持された命令Ａ
Ｉのアドレス〈Ａ１〉とＶビット分岐先アドレス〈Ｃ１
〉のうちｖビットが信号線１１５に出力される。
マシンサイクル２の時刻においては、命令ＣＩのＩＤス
テージと命令Ｃ１の後続の命令Ｃ２のＩＣステージが実
行されると共に、命令ＡＩのＯＡステージが実行される
。同時にＯＡステージ予測確認回路４２４は、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令Ａ１が分岐命
令でないにもかかわらず分岐情報が存在し、分岐ＧＯ側
へ後続の命令の先取りを行なったことを示すＯＡＸステ
ージ予測失敗信号信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令Ａ１のアドレス〈Ａ１〉と命令Ａ１
の命令語長を加算し、命令Ａ１のＮ０ＧＯ側の後続の命
令のアドレスくＡ２〉を生成し、信号線１２８上に出力
する。命令先取り制御回路４２３は、ＯＡステージ予測
確認回路４２４の出力する信号線１２１のＯＡＸステー
ジ予測失敗信号より、命令アドレスレジスタ４１１の入
力セレクタに、信号線１２８上のＯＡステージからの命
令Ａｌの分岐Ｎ０ＧＯ側のアドレス〈Ａ２〉を選択する
よう指示する。又、ＯＡＸステージ予測失敗信号出力さ
れたことにより、ＯＡステージより前のステージにある
予測側に後続する命令ＣＩ、Ｃ２の動作はすべてキャン
セルされる。
テージと命令Ｃ１の後続の命令Ｃ２のＩＣステージが実
行されると共に、命令ＡＩのＯＡステージが実行される
。同時にＯＡステージ予測確認回路４２４は、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令Ａ１が分岐命
令でないにもかかわらず分岐情報が存在し、分岐ＧＯ側
へ後続の命令の先取りを行なったことを示すＯＡＸステ
ージ予測失敗信号信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令Ａ１のアドレス〈Ａ１〉と命令Ａ１
の命令語長を加算し、命令Ａ１のＮ０ＧＯ側の後続の命
令のアドレスくＡ２〉を生成し、信号線１２８上に出力
する。命令先取り制御回路４２３は、ＯＡステージ予測
確認回路４２４の出力する信号線１２１のＯＡＸステー
ジ予測失敗信号より、命令アドレスレジスタ４１１の入
力セレクタに、信号線１２８上のＯＡステージからの命
令Ａｌの分岐Ｎ０ＧＯ側のアドレス〈Ａ２〉を選択する
よう指示する。又、ＯＡＸステージ予測失敗信号出力さ
れたことにより、ＯＡステージより前のステージにある
予測側に後続する命令ＣＩ、Ｃ２の動作はすべてキャン
セルされる。
マシンサイクル３においては、命令Ａ１のＯＴステージ
が実行され、同時に命令アドレスレジスタ４１１には命
令Ａ１の後続の命令のアドレスくＡ２〉がセットされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡＸス
テージ予測失敗信号受けて“１”にセットされ、今ＯＴ
ステージにある命令Ａ１の分岐情報が誤っており、正し
く更新しなければならないことを示す。
が実行され、同時に命令アドレスレジスタ４１１には命
令Ａ１の後続の命令のアドレスくＡ２〉がセットされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡＸス
テージ予測失敗信号受けて“１”にセットされ、今ＯＴ
ステージにある命令Ａ１の分岐情報が誤っており、正し
く更新しなければならないことを示す。
次のマシンサイクル４において、命令Ａ１はＯＣステー
ジを実行し、命令Ａ２のＩＤステージ。
ジを実行し、命令Ａ２のＩＤステージ。
命令Ａ２の後続の命令Ａ３のＩＣステージが実行される
。フリップフロップ４３７には、フリップフロップ４３
６を受けて１１”がセットされ、フリップフロップ４３
８は“０”を保持し、合わせて現在ＯＣステージにある
命令ＡＩの分岐情報が誤っており、正しく更新する必要
のあることを並びに命令ＡＩについての予測に従った後
続の命令先取りはキャンセルされて既にＮ０ＧＯ側への
命令先取り動作の実行が改めて行なわれたことを示す。
。フリップフロップ４３７には、フリップフロップ４３
６を受けて１１”がセットされ、フリップフロップ４３
８は“０”を保持し、合わせて現在ＯＣステージにある
命令ＡＩの分岐情報が誤っており、正しく更新する必要
のあることを並びに命令ＡＩについての予測に従った後
続の命令先取りはキャンセルされて既にＮ０ＧＯ側への
命令先取り動作の実行が改めて行なわれたことを示す。
マシンサイクル５においては、命令Ａ１のＥＸステージ
、が実行される。命令実行回路４０７は命令Ａｌが分岐
命令ではないことから信号線１４９の分岐成否信号に分
岐Ｎ０ＧＯを示す“０”を出力する。このため、選択回
路４２２は、分岐情報レジスタ（ＱＲ４）の保持する命
令ＡＩのアドレスくＡ１〉と命令Ａｌの命令語長をアド
レス生成回路４３２で加算した結果得られるアドレスく
Ａ２〉を選択し信号線１５５上に出力する。また、信号
線１５１には、命令ＡＩのアドレスくＡ１〉が出力され
る。
、が実行される。命令実行回路４０７は命令Ａｌが分岐
命令ではないことから信号線１４９の分岐成否信号に分
岐Ｎ０ＧＯを示す“０”を出力する。このため、選択回
路４２２は、分岐情報レジスタ（ＱＲ４）の保持する命
令ＡＩのアドレスくＡ１〉と命令Ａｌの命令語長をアド
レス生成回路４３２で加算した結果得られるアドレスく
Ａ２〉を選択し信号線１５５上に出力する。また、信号
線１５１には、命令ＡＩのアドレスくＡ１〉が出力され
る。
一方フリップフロフブ４３９，４４０は、フリップフロ
ップ４３７，４３８の内容をｏＣステージ予測確認回路
４２６を通して受け、それぞれ１１．“０″にセントさ
れる。ＥＸステージ予測確認回路４２７は、信号線１４
９の分岐成否信号と、前のマシンサイクルで信号線１４
６を介して与えられた分岐情報レジスタ（ＱＲ３）４１
９の保持していた命令ＡＩの分岐情報のＶビット、およ
びフリップフロップ４３９゜４４０とから、信号線１４
８上のＥＸステージＢＨＴ更新指示信号として“ｌ”を
出力し、信号線１４７のＥＸステージ予測失敗信号には
“０゛を出力することによって、命令Ａ１についての分
岐情報が存在し、その情報に従って分岐Ｇｏ側へ後続の
命令先取りを行なったにもかかわらず、命令Ａｔは実際
には分岐動作を行なわないこと、しかしながら後続の誤
った分岐先取り動作はキャンセルされて既に分岐Ｎ０Ｇ
Ｏ側への命令取出し動作が行なわれているため、ＥＸス
テージでは命令先取りのやり直しを指示する必要のない
ことを示すとともに、命令Ａ１についての分岐情報の更
新が必要なことを示す。これを受けて、命令先取り制御
回路４２３ば、命令アドレスレジスタ４１１の入力セレ
クタに対し信号線１５１上の命令Ａ１のアドレスくＡｌ
〉を選択するよう指示し、命令アドレスリカバレジスタ
４２８の入力セレクタに対しては、信号線１０７上のア
ドレス＜Ａ２＞＋２４を選択するよう指示スル。もしこ
の時、命令アドレスレジスタ４１１の保持するアドレス
＜Ａ２＞＋１６に対応する分岐情報が分岐ヒストリテー
ブルに存在し、ＢＨＴ−ＨＩＴ信号が信号線１０６を介
して与えられれば、命令先取り制御回路４２３は、命令
アドレスリカバレジスタ４２８の入力セレクタに対して
は、信号線１０５上に出力される１分岐ヒストリテーブ
ル４１０より取出された分岐情報の示す分岐先アドレス
を、またＯＡステージにある命令Ａ２についてＯＡステ
ージ予測確認回路４２４より信号線１２１を介してＯＡ
ステージ予測失敗信号が与えられれば信号線１２８上の
アドレスを選択するよう指示する。
ップ４３７，４３８の内容をｏＣステージ予測確認回路
４２６を通して受け、それぞれ１１．“０″にセントさ
れる。ＥＸステージ予測確認回路４２７は、信号線１４
９の分岐成否信号と、前のマシンサイクルで信号線１４
６を介して与えられた分岐情報レジスタ（ＱＲ３）４１
９の保持していた命令ＡＩの分岐情報のＶビット、およ
びフリップフロップ４３９゜４４０とから、信号線１４
８上のＥＸステージＢＨＴ更新指示信号として“ｌ”を
出力し、信号線１４７のＥＸステージ予測失敗信号には
“０゛を出力することによって、命令Ａ１についての分
岐情報が存在し、その情報に従って分岐Ｇｏ側へ後続の
命令先取りを行なったにもかかわらず、命令Ａｔは実際
には分岐動作を行なわないこと、しかしながら後続の誤
った分岐先取り動作はキャンセルされて既に分岐Ｎ０Ｇ
Ｏ側への命令取出し動作が行なわれているため、ＥＸス
テージでは命令先取りのやり直しを指示する必要のない
ことを示すとともに、命令Ａ１についての分岐情報の更
新が必要なことを示す。これを受けて、命令先取り制御
回路４２３ば、命令アドレスレジスタ４１１の入力セレ
クタに対し信号線１５１上の命令Ａ１のアドレスくＡｌ
〉を選択するよう指示し、命令アドレスリカバレジスタ
４２８の入力セレクタに対しては、信号線１０７上のア
ドレス＜Ａ２＞＋２４を選択するよう指示スル。もしこ
の時、命令アドレスレジスタ４１１の保持するアドレス
＜Ａ２＞＋１６に対応する分岐情報が分岐ヒストリテー
ブルに存在し、ＢＨＴ−ＨＩＴ信号が信号線１０６を介
して与えられれば、命令先取り制御回路４２３は、命令
アドレスリカバレジスタ４２８の入力セレクタに対して
は、信号線１０５上に出力される１分岐ヒストリテーブ
ル４１０より取出された分岐情報の示す分岐先アドレス
を、またＯＡステージにある命令Ａ２についてＯＡステ
ージ予測確認回路４２４より信号線１２１を介してＯＡ
ステージ予測失敗信号が与えられれば信号線１２８上の
アドレスを選択するよう指示する。
次のマシンサイクル６において、命令ＡＩは、分岐ヒス
トリテーブル４１０内の命令ＡＩについての分岐情報の
更新を行なうＨＵＸステージ実行する。先ず、フリップ
フロップ４４１は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、信号線１５４を介してその出力は
分岐ヒストリテーブル４１０へ送られる。又、レジスタ
４３４には、同じく前のマシンサイクルで信号線１５５
上に出力されていた命令アドレス〈Ａ２〉がセントされ
、命令アドレスレジスタ［１には、同じく前のマシンサ
イクルで信号線１５１上に出力されていた命令アドレス
くＡ１〉が、また命令アドレスリカバレジスタ４２８に
は前のマシンサイクルで信号＆？ｔ１０７上に出力され
ていたアドレス＜Ａ２＞＋２４がそれぞれセットされる
。これに応答して分岐ヒストリテーブル４１０内の命令
ＡＩについての分岐情報の更新が行なわれ、Ａ１につい
ての分岐情報のｖビットがリセットされ、これ以降命令
ＡＩは分岐命令としては扱われなくなる。一方この時、
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対して、信号線１６２上に出力さ
れている命令アドレスリカバレジスタ４２８の保持する
アドレス＜Ａ２＞＋２４を選択するよう指示する。
トリテーブル４１０内の命令ＡＩについての分岐情報の
更新を行なうＨＵＸステージ実行する。先ず、フリップ
フロップ４４１は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、信号線１５４を介してその出力は
分岐ヒストリテーブル４１０へ送られる。又、レジスタ
４３４には、同じく前のマシンサイクルで信号線１５５
上に出力されていた命令アドレス〈Ａ２〉がセントされ
、命令アドレスレジスタ［１には、同じく前のマシンサ
イクルで信号線１５１上に出力されていた命令アドレス
くＡ１〉が、また命令アドレスリカバレジスタ４２８に
は前のマシンサイクルで信号＆？ｔ１０７上に出力され
ていたアドレス＜Ａ２＞＋２４がそれぞれセットされる
。これに応答して分岐ヒストリテーブル４１０内の命令
ＡＩについての分岐情報の更新が行なわれ、Ａ１につい
ての分岐情報のｖビットがリセットされ、これ以降命令
ＡＩは分岐命令としては扱われなくなる。一方この時、
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対して、信号線１６２上に出力さ
れている命令アドレスリカバレジスタ４２８の保持する
アドレス＜Ａ２＞＋２４を選択するよう指示する。
もしこの時、ＯＴステージにある命令Ａ２について、Ｏ
Ｔステージ予測確認回路４２５より信号線１２９を介し
てＯＴステージ予測失敗信号が与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスフ４１１の入
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡステージにある命令Ａ３についてＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。
Ｔステージ予測確認回路４２５より信号線１２９を介し
てＯＴステージ予測失敗信号が与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスフ４１１の入
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡステージにある命令Ａ３についてＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。
マシンサイクル７以降は、命令アドレスレジスタ４１１
にセットされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。
にセットされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。
第１８図は、分岐ヒストリテーブル４１０にＶビットが
“１”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂ１で指定した計数値は“１″ではなくて、
−１する計数動作を行なっても計数結果は“０”とはな
らす゛、実際には分岐を行なうＢＣＴ命令の場合を示し
ている。
“１”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂ１で指定した計数値は“１″ではなくて、
−１する計数動作を行なっても計数結果は“０”とはな
らす゛、実際には分岐を行なうＢＣＴ命令の場合を示し
ている。
ＭＩ［ｆｆｌおよび第１８図を参照するとマシンサイク
ルＯの時刻において、ＢＣＴ命令あるいは無条件分岐命
令である命令Ｂ１のアドレス〈Ｂ１〉が命令アドレスレ
ジスタ４１１にセットされ、命令ＢｌのＩＣステージが
実行される。アドレス〈Ｂ１〉は信号１０１を介して命
令記憶回路４０８へ与えられ命令語の取出しが行なわれ
るとともに、分岐ヒストリテーブル４１０に与えられ、
命令Ｂｌに対応する分岐情報の取出しが行なわれ、同時
に、命令アドレス加算回路４１２へも与えられ、アドレ
スくＢ１〉＋８が生成される。分岐ヒストリテーブル４
１０には命令Ｂ１に対応する分岐情報が存在しないため
、信号線１０６のＢＨＴ−ＨＩＴ信号として０”を出力
する。これに応答して命令先取り制御回路４２３は、命
令アドレスレジスタ４１１の入力セレクタに対し、信号
線１０７に出力されるアドレスくＢ１〉＋８を選択する
よう指示する。
ルＯの時刻において、ＢＣＴ命令あるいは無条件分岐命
令である命令Ｂ１のアドレス〈Ｂ１〉が命令アドレスレ
ジスタ４１１にセットされ、命令ＢｌのＩＣステージが
実行される。アドレス〈Ｂ１〉は信号１０１を介して命
令記憶回路４０８へ与えられ命令語の取出しが行なわれ
るとともに、分岐ヒストリテーブル４１０に与えられ、
命令Ｂｌに対応する分岐情報の取出しが行なわれ、同時
に、命令アドレス加算回路４１２へも与えられ、アドレ
スくＢ１〉＋８が生成される。分岐ヒストリテーブル４
１０には命令Ｂ１に対応する分岐情報が存在しないため
、信号線１０６のＢＨＴ−ＨＩＴ信号として０”を出力
する。これに応答して命令先取り制御回路４２３は、命
令アドレスレジスタ４１１の入力セレクタに対し、信号
線１０７に出力されるアドレスくＢ１〉＋８を選択する
よう指示する。
次のマシンサイクル１の時刻においては、命令アドレス
レジスタ４１１にはアドレス＜Ｂ １ ＞＋３がセント
され、命令Ｂｌの分岐ＮＯＣ；Ｏ側の後続の命令Ａ１の
ＩＣステージが実行される。同時に、分岐情報レジスタ
（ＱＲＯ）４１６には、命令Ｂｌのアドレス〈Ｂ１〉と
Ｖビットとして“０”がセットされ、命令Ｂ１のＩＤス
テージが実行される。
レジスタ４１１にはアドレス＜Ｂ １ ＞＋３がセント
され、命令Ｂｌの分岐ＮＯＣ；Ｏ側の後続の命令Ａ１の
ＩＣステージが実行される。同時に、分岐情報レジスタ
（ＱＲＯ）４１６には、命令Ｂｌのアドレス〈Ｂ１〉と
Ｖビットとして“０”がセットされ、命令Ｂ１のＩＤス
テージが実行される。
命令解読回路４０３は命令Ｂ１がＢＣＴ命令であること
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。
マシンサイクル２の時刻においては、命令Ｂ１のＯＡス
テージと、命令Ａ１のＩＤステージ及び命令Ａ１の後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号線１１４の出力を受け
て、命令Ｂ１がＢＣＴ命令であることを或いは無条件分
岐命令であることを信号線１２２上に示す。分岐情報レ
ジスタ（ＱＲｌ）４１７には分岐情報レジスタ （ＱＲ
Ｏ）が前のマシンサイクルで保持していたアドレス〈Ｂ
１〉と０”であるＶビットがセントされ、■ビットはさ
らに信号線１２６に出力される。命令アドレス生成回路
４０１は、命令Ｂ１の分岐先アドレスを生成し、命令Ｂ
１がＢＣＴ命令である時にはオペランドアドレス生成回
路４０４より命令Ｂｌで指定された計数値を保持する汎
用レジスタの値が信号線１２０を介して比較回路４３３
へ与えられる。比較回路４３３は与えられた計数値が“
１”でないことを検出して信号線１２３上の計数値１信
号として“０“を出力する。
テージと、命令Ａ１のＩＤステージ及び命令Ａ１の後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号線１１４の出力を受け
て、命令Ｂ１がＢＣＴ命令であることを或いは無条件分
岐命令であることを信号線１２２上に示す。分岐情報レ
ジスタ（ＱＲｌ）４１７には分岐情報レジスタ （ＱＲ
Ｏ）が前のマシンサイクルで保持していたアドレス〈Ｂ
１〉と０”であるＶビットがセントされ、■ビットはさ
らに信号線１２６に出力される。命令アドレス生成回路
４０１は、命令Ｂ１の分岐先アドレスを生成し、命令Ｂ
１がＢＣＴ命令である時にはオペランドアドレス生成回
路４０４より命令Ｂｌで指定された計数値を保持する汎
用レジスタの値が信号線１２０を介して比較回路４３３
へ与えられる。比較回路４３３は与えられた計数値が“
１”でないことを検出して信号線１２３上の計数値１信
号として“０“を出力する。
マシンサイクル３においては、命令ＢｌのＯＴステージ
が実行され、命令Ｂ１の分岐先アドレスが命令アドレス
変換回路４０２によって実アドレス＜Ｃ１＞に変換され
るとともに、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ
ｌ、Ａ２．Ａ３のＯＡ。
が実行され、命令Ｂ１の分岐先アドレスが命令アドレス
変換回路４０２によって実アドレス＜Ｃ１＞に変換され
るとともに、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ
ｌ、Ａ２．Ａ３のＯＡ。
ＩＤ、ＩＣステージが実行される。ＯＴステージ予測確
認回路４２５は、前のマシンサイクルで信号線１２２．
１２３．１２６を介して与えられた情報から、現在ＯＴ
ステージにある命令が、分岐ＧｏであるＢＣＴ命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル４１０にヒツ
トせず、分岐Ｎ０ＧＯ側へ後続の命令の先取りが続けら
れたこと、このため、命令Ｂ１の分岐ＧＯ側へ命令の先
取りを改めて実行する必要のあること、並びに命令Ｂ１
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を、信号線１３０にＯＴステージＢＩＴ更新指示信号を
、また信号線１３１にＯＴステージＧ。
認回路４２５は、前のマシンサイクルで信号線１２２．
１２３．１２６を介して与えられた情報から、現在ＯＴ
ステージにある命令が、分岐ＧｏであるＢＣＴ命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル４１０にヒツ
トせず、分岐Ｎ０ＧＯ側へ後続の命令の先取りが続けら
れたこと、このため、命令Ｂ１の分岐ＧＯ側へ命令の先
取りを改めて実行する必要のあること、並びに命令Ｂ１
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を、信号線１３０にＯＴステージＢＩＴ更新指示信号を
、また信号線１３１にＯＴステージＧ。
先取り指示信号をそれぞれ出力する。このＯＴステージ
ＧＯ先取り指示信号に応答して選択回路４２１は、信号
線１３３に出力される命令Ｂｌの分岐先アドレスを選択
し、信号線１３９上に出力する。命令先取り制御回路４
２３は、ＯＴステージ予測確認回路４２５の出力する信
号線１２９のＯＴステージ予測失敗信号により、命令ア
ドレスレジスタ４１１の入力セレクタに対して信号線１
３９上の命令Ｂ１の分岐先アドレス〈Ｃ１〉を選択する
よう指示する。
ＧＯ先取り指示信号に応答して選択回路４２１は、信号
線１３３に出力される命令Ｂｌの分岐先アドレスを選択
し、信号線１３９上に出力する。命令先取り制御回路４
２３は、ＯＴステージ予測確認回路４２５の出力する信
号線１２９のＯＴステージ予測失敗信号により、命令ア
ドレスレジスタ４１１の入力セレクタに対して信号線１
３９上の命令Ｂ１の分岐先アドレス〈Ｃ１〉を選択する
よう指示する。
またＯＴステージ予測失敗信号が出力されたことにより
、ＯＴステージより前のステージにある分岐Ｎ０ＧＯ側
に後続する命令Ａ１．Ａ２．Ａ３の動作は全てキャンセ
ルされる。
、ＯＴステージより前のステージにある分岐Ｎ０ＧＯ側
に後続する命令Ａ１．Ａ２．Ａ３の動作は全てキャンセ
ルされる。
マシンサイクル４においては、命令Ｂ１のｏＣサイクル
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂｌの分岐先アドレス〈Ｃ１〉がセント、アドレス＜
Ｃ１＞にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３７，４３８ 。
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂｌの分岐先アドレス〈Ｃ１〉がセント、アドレス＜
Ｃ１＞にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３７，４３８ 。
は、前のマシンサイクルで出力されたＯＴステージＢＨ
Ｔ更新指示信号とＯＴステージＧｏ先取り指示信号とを
受けてどちらも“ｌ”にセットされる。
Ｔ更新指示信号とＯＴステージＧｏ先取り指示信号とを
受けてどちらも“ｌ”にセットされる。
次のマシンサイクル５においては、命令Ｂ１のＥＸステ
ージが実行される。命令実行回路４０７は、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が“Ｏ″ではないことがら信号線１４９の分岐成否
信号に分岐ＧＯを示す“１“を、命令Ｂ１が無条件分岐
命令であるときは信号線１４９の分岐成否信号としてや
はり“ｌｏを出力する。これに応答して選択回路４２２
は、分岐情報レジスタ （ＱＲ４）４２０の保持する命
令Ｂ１の分岐先アドレス〈Ｃ１〉を選択し信号線１５５
上に出力する。同時に信号線１５１上には、同じく分岐
情報レジスタ （ＱＲ４）４２０の保持する命令Ｂ１の
アドレスくＢ１〉が出力される。一方フリップフロップ
４３９．４４０は、フリップフロップ４３７，４３８の
内容をＯＣステージ予測確認回路４２６を通して受け、
どちらも“１″にセットされる。ＥＸステージ予測確認
回路４２７は、信号線１４９の分岐成否信号と、前のマ
シンサイクルで信号線１４６を介して与えられた分岐情
報レジスタ （ＱＲ３）４１９の保持していた命令Ｂ１
の分岐情報の“０”である■ビット、およびフリップフ
ロップ４３９，４４０とから信号線１４８上のＥＸステ
ージＢＨＴ更新指示信号として“ｌｏを出力し、信号線
１４７のＥＸステージ予測失敗信号には“０”を出力す
ることによって、命令Ｂ１についての分岐情報が存在せ
ず分岐Ｎ０ＧＯ側へ後続の命令の先取りを行なったにも
かかわらず、命令Ｂｌは分岐を行なうこと、しかしなが
ら後続の分岐Ｎ０ＧＯ側の命令はキャンセルされて既に
分岐Ｇｏ側の命令取出しが行なわれているためＥＸステ
ージでは命令先取りのやり直しを指示する必要のないこ
とを示すとともに、命令Ｂ１についての分岐情報の更新
が必要なことを示す。これに応答して命令先取り制御回
路４２３は、命令アドレスレジスタ４１１の入力セレク
タに対して信号線１５１上の命令Ｂ１のアドレスくＢ１
〉を選択するよう指示し、命令アドレスリカバレジスタ
４２８の入力セレクタに対しては信号線１０７上のアド
レス＜Ｃ１＞＋１６を選択するよう指示する。
ージが実行される。命令実行回路４０７は、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が“Ｏ″ではないことがら信号線１４９の分岐成否
信号に分岐ＧＯを示す“１“を、命令Ｂ１が無条件分岐
命令であるときは信号線１４９の分岐成否信号としてや
はり“ｌｏを出力する。これに応答して選択回路４２２
は、分岐情報レジスタ （ＱＲ４）４２０の保持する命
令Ｂ１の分岐先アドレス〈Ｃ１〉を選択し信号線１５５
上に出力する。同時に信号線１５１上には、同じく分岐
情報レジスタ （ＱＲ４）４２０の保持する命令Ｂ１の
アドレスくＢ１〉が出力される。一方フリップフロップ
４３９．４４０は、フリップフロップ４３７，４３８の
内容をＯＣステージ予測確認回路４２６を通して受け、
どちらも“１″にセットされる。ＥＸステージ予測確認
回路４２７は、信号線１４９の分岐成否信号と、前のマ
シンサイクルで信号線１４６を介して与えられた分岐情
報レジスタ （ＱＲ３）４１９の保持していた命令Ｂ１
の分岐情報の“０”である■ビット、およびフリップフ
ロップ４３９，４４０とから信号線１４８上のＥＸステ
ージＢＨＴ更新指示信号として“ｌｏを出力し、信号線
１４７のＥＸステージ予測失敗信号には“０”を出力す
ることによって、命令Ｂ１についての分岐情報が存在せ
ず分岐Ｎ０ＧＯ側へ後続の命令の先取りを行なったにも
かかわらず、命令Ｂｌは分岐を行なうこと、しかしなが
ら後続の分岐Ｎ０ＧＯ側の命令はキャンセルされて既に
分岐Ｇｏ側の命令取出しが行なわれているためＥＸステ
ージでは命令先取りのやり直しを指示する必要のないこ
とを示すとともに、命令Ｂ１についての分岐情報の更新
が必要なことを示す。これに応答して命令先取り制御回
路４２３は、命令アドレスレジスタ４１１の入力セレク
タに対して信号線１５１上の命令Ｂ１のアドレスくＢ１
〉を選択するよう指示し、命令アドレスリカバレジスタ
４２８の入力セレクタに対しては信号線１０７上のアド
レス＜Ｃ１＞＋１６を選択するよう指示する。
もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜ＣＩ＞＋８に対して分岐ヒストリテーブル４１
０よりＢＨＴ−ＨＩＴ信号が信号線１０６を介して与え
られれば、命令先取り制御回路４２３は、命令アドレス
リカバレジスタ４２８の入力セレクタに対しては信号線
１０５上の分岐ヒストリテーブル４１０より取出された
分岐アドレスを選択するよう指示する。
ドレス＜ＣＩ＞＋８に対して分岐ヒストリテーブル４１
０よりＢＨＴ−ＨＩＴ信号が信号線１０６を介して与え
られれば、命令先取り制御回路４２３は、命令アドレス
リカバレジスタ４２８の入力セレクタに対しては信号線
１０５上の分岐ヒストリテーブル４１０より取出された
分岐アドレスを選択するよう指示する。
次のマシンサイクル６において、命令Ｂ１は分岐ヒスト
リテーブル４１０の更新を行なうＨＵＸステージ実行す
る。レジスタ４３４には信号線１５５上の命令Ｂ１の分
岐先アドレスくＣ１〉がセットされ、命令アドレスレジ
スタ４１１には信号線１５１上の命令Ｂ１のアドレス〈
Ｂ１〉が、命令アドレスリカバレジスタ４２８には＜Ｃ
Ｉ＞＋１６がそれぞれセットされる。一方、フリップフ
ロップ４４１ は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセントされ、その出力は信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０には、分岐先アドレス
としくＣ１〉をもつアドレス＜３１＞の分岐情報が格納
され、これ以後、命令Ｂ１は分岐先アドレスとして＜Ｃ
１＞が予測されるようになる。
リテーブル４１０の更新を行なうＨＵＸステージ実行す
る。レジスタ４３４には信号線１５５上の命令Ｂ１の分
岐先アドレスくＣ１〉がセットされ、命令アドレスレジ
スタ４１１には信号線１５１上の命令Ｂ１のアドレス〈
Ｂ１〉が、命令アドレスリカバレジスタ４２８には＜Ｃ
Ｉ＞＋１６がそれぞれセットされる。一方、フリップフ
ロップ４４１ は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセントされ、その出力は信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０には、分岐先アドレス
としくＣ１〉をもつアドレス＜３１＞の分岐情報が格納
され、これ以後、命令Ｂ１は分岐先アドレスとして＜Ｃ
１＞が予測されるようになる。
一方この時命令先取り制御回路４２３は、命令アドレス
レジスタ４１１の入力セレクタに対して信号線１６２上
に出力されている命令アドレスリカバレジスタ４２８の
保持するアドレス＜ＣＬ＞＋１６を選択するよう指示す
る。もしこの時、ＯＡＸステージある命令Ｃ１について
ＯＡステージ予測確認回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば、命令先
取り制御回路４２３は命令アドレスレジスタ４１１の入
力セレクタに対し信号線１２８上のアドレスを選択する
よう指示する。
レジスタ４１１の入力セレクタに対して信号線１６２上
に出力されている命令アドレスリカバレジスタ４２８の
保持するアドレス＜ＣＬ＞＋１６を選択するよう指示す
る。もしこの時、ＯＡＸステージある命令Ｃ１について
ＯＡステージ予測確認回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば、命令先
取り制御回路４２３は命令アドレスレジスタ４１１の入
力セレクタに対し信号線１２８上のアドレスを選択する
よう指示する。
マシンサイクル７以降は命令アドレスレジスタ４１１に
セットされたアドレス＜ＣＩ＞＋１６に従って命令先取
り動作が続けられる。
セットされたアドレス＜ＣＩ＞＋１６に従って命令先取
り動作が続けられる。
第１９図は、分岐ヒストリテーブルに対応する分岐情報
が存在するＢＣＴ命令ＢＣＴＩの実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
“ｌ”であって、−１する計数動作の結果は“０”とな
って実際には分岐を行なわないＢＣＴ命令の場合を示し
ている。
が存在するＢＣＴ命令ＢＣＴＩの実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
“ｌ”であって、−１する計数動作の結果は“０”とな
って実際には分岐を行なわないＢＣＴ命令の場合を示し
ている。
第１図および第１９図を参照すると、マシンサイクル０
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスフ４１１にセ。
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスフ４１１にセ。
トされ、命令１３ＣＴ１のＩＣステージが実行される。
アドレス＜ＢＣＴｌ＞は信号線１０１を介して命令記憶
回路４０８へ与えられ、命令語の取出しが行なわれると
ともに分岐ヒストリテーブル４１０に与えられ、命令Ｂ
ＣＴＩについての分岐情報の取出しが行なわれる。分岐
ヒストリテーブル４１０より取出された分岐情報は信号
線１０５上に出力される。同時にＢＨＴ−ＨＩＴ信号が
信号線１０６上に出力される。これに応答して命令先取
り制御回路４２３は、命令アドレスレジスフ４１１の入
力セレクタに対し、信号線１０５に出力された命令ＢＣ
ＴＩの分岐先アドレス＜ＣＩ＞を選択するよう指示する
。
回路４０８へ与えられ、命令語の取出しが行なわれると
ともに分岐ヒストリテーブル４１０に与えられ、命令Ｂ
ＣＴＩについての分岐情報の取出しが行なわれる。分岐
ヒストリテーブル４１０より取出された分岐情報は信号
線１０５上に出力される。同時にＢＨＴ−ＨＩＴ信号が
信号線１０６上に出力される。これに応答して命令先取
り制御回路４２３は、命令アドレスレジスフ４１１の入
力セレクタに対し、信号線１０５に出力された命令ＢＣ
ＴＩの分岐先アドレス＜ＣＩ＞を選択するよう指示する
。
次のマシンサイクルｌの時刻においては、命令ＢＣＴＩ
の分岐先アドレス＜ＣＩ＞が命令アドレスレジスタ４１
１にセットされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩのＩＤステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号線１１４に出力すると同時に、信号線１１
２上に命令ＢＣＴｌの命令語長を出力する。
の分岐先アドレス＜ＣＩ＞が命令アドレスレジスタ４１
１にセットされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩのＩＤステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号線１１４に出力すると同時に、信号線１１
２上に命令ＢＣＴｌの命令語長を出力する。
マシンサイクル２においては、命令３ＣＴ１のＯＡステ
ージと命令Ｃ１のＩＤステージおよび命令ＣＩの後続の
命令Ｃ２のＩＣステージが実行される。レジスタ４３５
は、前のマシンサイクルの信号線１１４の出力を受けて
、命令ＢＣＴＩがＢＣＴ命令であることを信号線１２２
上に示す。分岐情報レジスタ（ＱＲＩ）４１７には、前
のマシンサイクルで分岐情報レジスタ （ＱＲＯ）が保
持していた命令ＢＣＴＩの分岐情報と命令ＢＣＴＩの命
令語長がセットされ、信号線１２６にはＶビットが出力
される。命令アドレス生成回路４０１は命令ＢＣＴｌの
分岐先アドレスを生成し、オペランドアドレス生成回路
４０４は命令ＢＣＴＩで指定された計数値を保持する汎
用レジスタの値を信号線１２０を介して比較回路４３３
に出力する。比較回路４３３は与えられた計数値が“１
“であることを検出して信号線１２３に計数値ｌ信号を
出力する。
ージと命令Ｃ１のＩＤステージおよび命令ＣＩの後続の
命令Ｃ２のＩＣステージが実行される。レジスタ４３５
は、前のマシンサイクルの信号線１１４の出力を受けて
、命令ＢＣＴＩがＢＣＴ命令であることを信号線１２２
上に示す。分岐情報レジスタ（ＱＲＩ）４１７には、前
のマシンサイクルで分岐情報レジスタ （ＱＲＯ）が保
持していた命令ＢＣＴＩの分岐情報と命令ＢＣＴＩの命
令語長がセットされ、信号線１２６にはＶビットが出力
される。命令アドレス生成回路４０１は命令ＢＣＴｌの
分岐先アドレスを生成し、オペランドアドレス生成回路
４０４は命令ＢＣＴＩで指定された計数値を保持する汎
用レジスタの値を信号線１２０を介して比較回路４３３
に出力する。比較回路４３３は与えられた計数値が“１
“であることを検出して信号線１２３に計数値ｌ信号を
出力する。
マシンサイクル３においては、命令ＢＣＴＩの０Ｔステ
ージが実行され、命令ＢＣＴＩの分岐先アドレスが命令
アドレス変換回路４０２で実アドレスに変換されるとと
もに、命令Ｃ１，Ｃ２およびＣ２の後続の命令Ｃ３のＯ
Ａ、ＩＤ、ＩＣステージがそれぞれ実行される。ＯＴス
テージ予測確認回路４２５は、前のマシンサイクルで信
号線１２２．１２３゜１２６を介して与えられた情報か
ら、ＯＴステージにある命令ＢＣＴＩが分岐Ｎ０ＧＯの
ＢＣＴ命令であることにもかかわらず命令ＢＣＴＩの分
岐情報が分岐ヒストリテーブル４１０にヒツトして分岐
ＧＯ側へ後続の先取りが行なわれたこと、このため命令
ＢＣＴｌの分＠Ｎ ＯＧ Ｏ側への後続の命令先取りを
改めて実行する必要のあること、並びに命令ＢＣＴＩに
ついての分岐情報を正しく更新する必要のあることを示
すために、信号線１２９にＯＴステージ予測失敗信号を
出力し、信号線１３０にはＯＴステージＢＩＴ更新指示
信号を出力し、信号線１３１のＯＴステージＧＯ先取り
指示信号には“０”を出力する。これに応答して選択回
路４２１は、アドレス生成回路４３１が信号線１３８に
出力する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令のア
ドレスくＡ１〉を選択して信号線１３９上に出力し、命
令先取り制御回路４２３は、命令アドレスレジスタ４１
１の入力セレクタに対して信号線１３９上のアドレスく
Ａ１〉を選択するよう指示する。又、ＯＴステージ予測
失敗信号が出力されたことにより、ＯＴステージより前
にある分岐ＧＯ側に後続する命令Ｃ１，Ｃ２，Ｃ３の動
作は全てキャンセルされる。
ージが実行され、命令ＢＣＴＩの分岐先アドレスが命令
アドレス変換回路４０２で実アドレスに変換されるとと
もに、命令Ｃ１，Ｃ２およびＣ２の後続の命令Ｃ３のＯ
Ａ、ＩＤ、ＩＣステージがそれぞれ実行される。ＯＴス
テージ予測確認回路４２５は、前のマシンサイクルで信
号線１２２．１２３゜１２６を介して与えられた情報か
ら、ＯＴステージにある命令ＢＣＴＩが分岐Ｎ０ＧＯの
ＢＣＴ命令であることにもかかわらず命令ＢＣＴＩの分
岐情報が分岐ヒストリテーブル４１０にヒツトして分岐
ＧＯ側へ後続の先取りが行なわれたこと、このため命令
ＢＣＴｌの分＠Ｎ ＯＧ Ｏ側への後続の命令先取りを
改めて実行する必要のあること、並びに命令ＢＣＴＩに
ついての分岐情報を正しく更新する必要のあることを示
すために、信号線１２９にＯＴステージ予測失敗信号を
出力し、信号線１３０にはＯＴステージＢＩＴ更新指示
信号を出力し、信号線１３１のＯＴステージＧＯ先取り
指示信号には“０”を出力する。これに応答して選択回
路４２１は、アドレス生成回路４３１が信号線１３８に
出力する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令のア
ドレスくＡ１〉を選択して信号線１３９上に出力し、命
令先取り制御回路４２３は、命令アドレスレジスタ４１
１の入力セレクタに対して信号線１３９上のアドレスく
Ａ１〉を選択するよう指示する。又、ＯＴステージ予測
失敗信号が出力されたことにより、ＯＴステージより前
にある分岐ＧＯ側に後続する命令Ｃ１，Ｃ２，Ｃ３の動
作は全てキャンセルされる。
マシンサイクル４においては、命令ＢＣＴＩのＯＣサイ
クルが実行され、同時に命令アドレスレジスタ４１１に
は、命令ＢＣＴＩの分岐Ｎ０ＧＯ側に後続する命令ＡＩ
のアドレスくＡ１〉がセットされ、命令Ａ】のＩＣステ
ージが実行される。フリップフロップ４３７，４３８は
、前のマシンサイクルで出力されたＯＴステージＢＨＴ
更新指示信号とＯＴステージＧｏ先取り指示信号とを受
けてそれぞれ１”、１０″にセットされる。ＯＣステー
ジ予測確認回路４２６は、前のマシンサイクルで分岐情
報レジスタ （ＱＲ２）４１８が保持していた命令ＢＣ
ＴＩの予測された分岐先アドレスくＣ１〉とＶビットを
信号線１３７を介して、又命令ＢＣＴｌの命令語の指定
により求められた実際の分岐先アドレスを信号ｖＡ１３
３を介して命令アドレス変換回路４０２からそれぞれ受
は取り、予測された分岐先アドレスくＣ１〉が正しいか
どうかの検出を行なう。しかしながらフリップフロ７プ
４３７が“１″にセントされているため、たとえ分岐先
アドレス＜ＣＩ＞が正しくなくともＯＣステージ予測失
敗信号が信号線１４０に出力されることはなく、ＯＴス
テージで命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取りをやり
直した動作をキャンセルして分岐Ｇｏ側への先取りが改
めて始まることはない。
クルが実行され、同時に命令アドレスレジスタ４１１に
は、命令ＢＣＴＩの分岐Ｎ０ＧＯ側に後続する命令ＡＩ
のアドレスくＡ１〉がセットされ、命令Ａ】のＩＣステ
ージが実行される。フリップフロップ４３７，４３８は
、前のマシンサイクルで出力されたＯＴステージＢＨＴ
更新指示信号とＯＴステージＧｏ先取り指示信号とを受
けてそれぞれ１”、１０″にセットされる。ＯＣステー
ジ予測確認回路４２６は、前のマシンサイクルで分岐情
報レジスタ （ＱＲ２）４１８が保持していた命令ＢＣ
ＴＩの予測された分岐先アドレスくＣ１〉とＶビットを
信号線１３７を介して、又命令ＢＣＴｌの命令語の指定
により求められた実際の分岐先アドレスを信号ｖＡ１３
３を介して命令アドレス変換回路４０２からそれぞれ受
は取り、予測された分岐先アドレスくＣ１〉が正しいか
どうかの検出を行なう。しかしながらフリップフロ７プ
４３７が“１″にセントされているため、たとえ分岐先
アドレス＜ＣＩ＞が正しくなくともＯＣステージ予測失
敗信号が信号線１４０に出力されることはなく、ＯＴス
テージで命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取りをやり
直した動作をキャンセルして分岐Ｇｏ側への先取りが改
めて始まることはない。
次のマシンサイクル５において、命令ＢＣＴＩのＥＸス
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が“０“に
なることから、信号線１４９の分岐成否信号に分岐Ｎ０
ＧＯを示す“０”を出力する。これに応答して選択回路
４２２は、アドレス生成回路４３２の出力する命令ＢＣ
ＴＩの分岐Ｎ。
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が“０“に
なることから、信号線１４９の分岐成否信号に分岐Ｎ０
ＧＯを示す“０”を出力する。これに応答して選択回路
４２２は、アドレス生成回路４３２の出力する命令ＢＣ
ＴＩの分岐Ｎ。
ＧＯ側に後続する命令Ａ１のアドレスくＡ１〉を選択し
て信号線１５５に出力する。同時に信号線１５１には分
岐情報レジスタ （ＱＲ４）４２０の保持する命令ＢＣ
ＴＩのアドレス＜３ＣＴ１＞が出力される。一方フリッ
プフロップ４３９，４４０は、フリップフロップ４３７
，４３８の内容をＯＣステージ予測確認回路４２６を通
して受けそれぞれ“１″、“０”にセットされる。ＥＸ
ステージ予測確認回路４２７は、信号線１４９の分岐成
否信号と、前のマシンサイクルで信号線１４６を介して
与えられた分岐情報レジスタ （ＱＲ３）４１９の保持
していた命令ＢＣＴＩの分岐情報の■ビット、およびフ
リップフロップ４３９、４４０とから、信号線１４８の
ＥＸステージＢＨＴ更新指示信号として“１”を出力し
、信号線１４７のＥＸステージ予測失敗信号として“０
”を出力することによって、命令ＢＣＴＩの分岐情報に
従って分岐Ｇｏへ後続の命令先取りを行なったにもかか
わらず、命令ＢＣＴＩは実際には分岐Ｎ０ＧＯであるこ
と、しかしながら後続の誤った命令先取り動作はキャン
セルされて既に分岐Ｎ０ＧＯ側への命令取出し動作が行
なわれているためＥＸステージでは命令先取りのやり１
を指示する必要のないことを示すと共に、命令ＢＣＴ
Ｉの分岐情報の更新が必要なことを示す。これを受けて
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対し信号綿１５１上の命令ＢＣＴ
１のアドレス＜ＢＣＴＩ＞を選択するよう指示し、命令
アドレスリカバレジスフ４２８の入力セレクタに対して
は信号１９１０１上のアドレス＜Ａｌ＞＋１６を選択す
るよう指示する。もしこの時、命令アドレスレジスタ４
１１の保持するアドレス＜ＡＩ＞＋８に対応する分岐情
帳が分岐ヒストリテーブル４１０に存在してＢ Ｉ Ｔ
−ＨＩ Ｔ信号が信号線１０６を介して与えられれば
、命令先取り制御回路４２３は、命令アドレスリカバレ
ジスタ４２８の入力セレクタに対しては信号線１０５上
の分岐ヒストリテーブル４１０より取出された分岐情報
の示す分岐先アドレスを選択するよう指示する。
て信号線１５５に出力する。同時に信号線１５１には分
岐情報レジスタ （ＱＲ４）４２０の保持する命令ＢＣ
ＴＩのアドレス＜３ＣＴ１＞が出力される。一方フリッ
プフロップ４３９，４４０は、フリップフロップ４３７
，４３８の内容をＯＣステージ予測確認回路４２６を通
して受けそれぞれ“１″、“０”にセットされる。ＥＸ
ステージ予測確認回路４２７は、信号線１４９の分岐成
否信号と、前のマシンサイクルで信号線１４６を介して
与えられた分岐情報レジスタ （ＱＲ３）４１９の保持
していた命令ＢＣＴＩの分岐情報の■ビット、およびフ
リップフロップ４３９、４４０とから、信号線１４８の
ＥＸステージＢＨＴ更新指示信号として“１”を出力し
、信号線１４７のＥＸステージ予測失敗信号として“０
”を出力することによって、命令ＢＣＴＩの分岐情報に
従って分岐Ｇｏへ後続の命令先取りを行なったにもかか
わらず、命令ＢＣＴＩは実際には分岐Ｎ０ＧＯであるこ
と、しかしながら後続の誤った命令先取り動作はキャン
セルされて既に分岐Ｎ０ＧＯ側への命令取出し動作が行
なわれているためＥＸステージでは命令先取りのやり１
を指示する必要のないことを示すと共に、命令ＢＣＴ
Ｉの分岐情報の更新が必要なことを示す。これを受けて
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対し信号綿１５１上の命令ＢＣＴ
１のアドレス＜ＢＣＴＩ＞を選択するよう指示し、命令
アドレスリカバレジスフ４２８の入力セレクタに対して
は信号１９１０１上のアドレス＜Ａｌ＞＋１６を選択す
るよう指示する。もしこの時、命令アドレスレジスタ４
１１の保持するアドレス＜ＡＩ＞＋８に対応する分岐情
帳が分岐ヒストリテーブル４１０に存在してＢ Ｉ Ｔ
−ＨＩ Ｔ信号が信号線１０６を介して与えられれば
、命令先取り制御回路４２３は、命令アドレスリカバレ
ジスタ４２８の入力セレクタに対しては信号線１０５上
の分岐ヒストリテーブル４１０より取出された分岐情報
の示す分岐先アドレスを選択するよう指示する。
次のマシンサイクル６において、命令ＢＣＴＩは分岐ヒ
ストリテーブル４１０内の命令ＢＣＴＩについての分岐
情報の更新を行なうＨＵステージを実行する。命令アド
レスレジスタ４１１には命令アドレス＜３ＣＴ１＞がセ
ットされ、フリップフロップ４４１は前のマシンサイク
ルで信号線１４８に出力されたＥＸステージＢＨＴ更新
指示信号を受けて“ｌ“にセントされ、その出力は信号
線１５４を介して分岐ヒストリテーブル４１０に与えら
れる。
ストリテーブル４１０内の命令ＢＣＴＩについての分岐
情報の更新を行なうＨＵステージを実行する。命令アド
レスレジスタ４１１には命令アドレス＜３ＣＴ１＞がセ
ットされ、フリップフロップ４４１は前のマシンサイク
ルで信号線１４８に出力されたＥＸステージＢＨＴ更新
指示信号を受けて“ｌ“にセントされ、その出力は信号
線１５４を介して分岐ヒストリテーブル４１０に与えら
れる。
これに応答して分岐ヒストリテーブル４１０内の命令Ｂ
ＣＴＩの分岐情報の■ビットがリセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１の入力セレクタに対して信号線１６２上に出力
されている命令アドレスリカバレジスタ４２８の保持す
るアドレス＜ＡＩ＞＋１６を選択するよう指示し、もし
この時、ＯＡＸステージある命令ＡＩについて、〇へス
テージ予測５（１＞２回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば、信号線
１２Ｂ上のアドレスを選択するように指示する。
ＣＴＩの分岐情報の■ビットがリセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１の入力セレクタに対して信号線１６２上に出力
されている命令アドレスリカバレジスタ４２８の保持す
るアドレス＜ＡＩ＞＋１６を選択するよう指示し、もし
この時、ＯＡＸステージある命令ＡＩについて、〇へス
テージ予測５（１＞２回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば、信号線
１２Ｂ上のアドレスを選択するように指示する。
マシンサイクル７以降は、命令アドレスレジスタ４１１
にセントされたアドレスに従って命令先取り動作が続け
られる。
にセントされたアドレスに従って命令先取り動作が続け
られる。
第２０図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐Ｇｏ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐Ｇｏとなる条
件分岐命令Ｂ１の実行のようすを示すタイムチャートで
あり、命令Ｂ１に対する分岐情報の示す分岐先アドレス
が実際に命令Ｂｌの指定する分岐先アドレスとは異なっ
ていた場合を示している。
が存在し、分岐Ｇｏ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐Ｇｏとなる条
件分岐命令Ｂ１の実行のようすを示すタイムチャートで
あり、命令Ｂ１に対する分岐情報の示す分岐先アドレス
が実際に命令Ｂｌの指定する分岐先アドレスとは異なっ
ていた場合を示している。
第１図及び第２０図を参照するとマシンサイクル０の時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令Ｂ１のアドレスくＢ１〉が命令アドレスレジスタ
４１１ にセントされて命令Ｂ１のＩＣステージが実行
される。アドレス〈Ｂ１〉は信号線１０１を介して命令
記憶回路４０８に与えられ命令語の取出しが行なわれる
とともに、分岐ヒストリテーブル４１０にも与えられ、
命令Ｂｌに対する分岐情報の取出しが行なわれる。その
結果分岐ヒストリテーブル４１０は命令Ｂ１に対する分
岐情報を取出し、信号線１０５に分岐先アドレスくＣＩ
〉を出力するとともに、信号線１０６にはＢＨＴ−ＨＩ
Ｔ信号を出力する。これに応答して命令先取り制御回路
４２３は、命令アドレスレジスタ４１１の入力セレクタ
に対して、予測された分岐先アドレス＜ＣＩ＞が出力さ
れている信号線１０５を選択するよう指示する。
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令Ｂ１のアドレスくＢ１〉が命令アドレスレジスタ
４１１ にセントされて命令Ｂ１のＩＣステージが実行
される。アドレス〈Ｂ１〉は信号線１０１を介して命令
記憶回路４０８に与えられ命令語の取出しが行なわれる
とともに、分岐ヒストリテーブル４１０にも与えられ、
命令Ｂｌに対する分岐情報の取出しが行なわれる。その
結果分岐ヒストリテーブル４１０は命令Ｂ１に対する分
岐情報を取出し、信号線１０５に分岐先アドレスくＣＩ
〉を出力するとともに、信号線１０６にはＢＨＴ−ＨＩ
Ｔ信号を出力する。これに応答して命令先取り制御回路
４２３は、命令アドレスレジスタ４１１の入力セレクタ
に対して、予測された分岐先アドレス＜ＣＩ＞が出力さ
れている信号線１０５を選択するよう指示する。
次のマシンサイクルｌにおいては、予測された分岐先ア
ドレス〈Ｃ１〉が命令アドレスレジスタ４１１にセント
され、命令Ｃ１のＩＣステージが実行されるとともに命
令Ｂ１のＩＤステージが実行される。
ドレス〈Ｃ１〉が命令アドレスレジスタ４１１にセント
され、命令Ｃ１のＩＣステージが実行されるとともに命
令Ｂ１のＩＤステージが実行される。
マシンサイクル２において、命令Ｃ１のＩＤステージと
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令Ｂ１のＯＡステージが実行され、命令Ｂ
ｌの分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号線１１９上にその論理アドレスが出力
される。
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令Ｂ１のＯＡステージが実行され、命令Ｂ
ｌの分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号線１１９上にその論理アドレスが出力
される。
マシンサイクル３においては命令Ｂ１の○Ｔステージが
実行され、命令Ｂｌの分岐先アドレスが命令アドレス変
換回路４０２で実アドレス＜ＤＩ＞に変換され、信号Ｗ
１１３３上に出力されるとともに、命令ＣＩ、Ｃ２，Ｃ
３のＯＡ、 ｒ Ｄ、 ｒ Ｃスｆ −ジがそれぞ
れ実行される。分岐情報レジスタ（ＱＲ２）４１Ｂには
、命令Ｂ１の分岐情報がセットされ、予測された分岐ア
ドレス＜ＣＩ＞とＶビットが信号線１３７上に出力され
る。
実行され、命令Ｂｌの分岐先アドレスが命令アドレス変
換回路４０２で実アドレス＜ＤＩ＞に変換され、信号Ｗ
１１３３上に出力されるとともに、命令ＣＩ、Ｃ２，Ｃ
３のＯＡ、 ｒ Ｄ、 ｒ Ｃスｆ −ジがそれぞ
れ実行される。分岐情報レジスタ（ＱＲ２）４１Ｂには
、命令Ｂ１の分岐情報がセットされ、予測された分岐ア
ドレス＜ＣＩ＞とＶビットが信号線１３７上に出力され
る。
マシンサイクル４において、命令Ｂｌ、ｃｉ。
Ｃ２，Ｃ３，Ｃ４のＯＣ，ＯＴ、ＯＡ、ＩＤ、ＩＣの各
ステージがそれぞれ実行される。ｏｃステージ予測確認
回路４２６は、前のマシンサイクルで信号線１３７を介
して与えられた命令８１の予測された分岐先アドレスく
Ｃ１〉とＶビットおよび信号線１３３を介して与えられ
た命令Ｂｌの命令語によって指定された実際の分岐先ア
ドレス＜ＤＩ＞とを照合し、予測された分岐先アドレス
＜Ｃ１＞が誤っていることを検出し、信号線１４０にｏ
ｃステージ予測失敗信号を出力するとともに、信号線１
５６にＯＣステージＢＨＴ更新指示信号を、信号ＶＡ１
４１には○ＣステージＧｏ先取り指示信号をそれぞれ出
力する。分岐情報レジスタ （Ｑ Ｒ３）４１９は簡の
マシンサイクルで信号線１３３上に出力された命令Ｂ１
の実際の分岐先アドレス〈Ｄｌ〉がセントされ、信号線
１４３上にアドレス＜Ｄｉ＞を出力する。命令先取り制
御回路４２３は、信号線１４０のＯＣステージ予測失敗
信号に応答して、命令アドレスレジスタ４１１の入力セ
レクタに対して信号＆？ｔ１４３上のアドレス〈Ｄｌ〉
を選択するよう指示する。又、ＯＣステージ予測失敗信
号が出力されたことにより、命令Ｂ１の分岐↑；Ｕｔａ
の示す誤った分岐先アドレスくＣ１〉に従って先取りさ
れた命令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセ
ルされる。
ステージがそれぞれ実行される。ｏｃステージ予測確認
回路４２６は、前のマシンサイクルで信号線１３７を介
して与えられた命令８１の予測された分岐先アドレスく
Ｃ１〉とＶビットおよび信号線１３３を介して与えられ
た命令Ｂｌの命令語によって指定された実際の分岐先ア
ドレス＜ＤＩ＞とを照合し、予測された分岐先アドレス
＜Ｃ１＞が誤っていることを検出し、信号線１４０にｏ
ｃステージ予測失敗信号を出力するとともに、信号線１
５６にＯＣステージＢＨＴ更新指示信号を、信号ＶＡ１
４１には○ＣステージＧｏ先取り指示信号をそれぞれ出
力する。分岐情報レジスタ （Ｑ Ｒ３）４１９は簡の
マシンサイクルで信号線１３３上に出力された命令Ｂ１
の実際の分岐先アドレス〈Ｄｌ〉がセントされ、信号線
１４３上にアドレス＜Ｄｉ＞を出力する。命令先取り制
御回路４２３は、信号線１４０のＯＣステージ予測失敗
信号に応答して、命令アドレスレジスタ４１１の入力セ
レクタに対して信号＆？ｔ１４３上のアドレス〈Ｄｌ〉
を選択するよう指示する。又、ＯＣステージ予測失敗信
号が出力されたことにより、命令Ｂ１の分岐↑；Ｕｔａ
の示す誤った分岐先アドレスくＣ１〉に従って先取りさ
れた命令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセ
ルされる。
マシンサイクル５においては、命令アドレスレジスタ４
１１には命令Ｂ１の実際の分岐先アドレスであるアドレ
ス＜ＤＩ＞がセットされて命令Ｄ１のＩＣステージが実
行されるとともに、命令Ｂ１のＥＸステージが実行され
る。命令実行回路４０７は命令Ｂ１が条件分岐命令であ
れば、命令Ｂ１の命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
Ｏを示す“１”を出力し、命令Ｂ１が無条件分岐命令で
あればやはり信号線１４９の分岐成否信号に“１”を出
力する。これに応答して選択回路４２２は、分岐情報レ
ジスタ （ＱＲ４）４２０の保持する実際の分岐先アド
レス〈Ｄｌ〉を選択して信号線１５５上に出力する。又
、信号線１５１には命令Ｂ１のアドレスくＢ１〉が出力
される。フリップフロップ４３９゜４４０は、前のマシ
ンサイクルで出力されたＯＣステージＢ Ｉ Ｔ更新指
示信号と、ＯＣステージＧ。
１１には命令Ｂ１の実際の分岐先アドレスであるアドレ
ス＜ＤＩ＞がセットされて命令Ｄ１のＩＣステージが実
行されるとともに、命令Ｂ１のＥＸステージが実行され
る。命令実行回路４０７は命令Ｂ１が条件分岐命令であ
れば、命令Ｂ１の命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
Ｏを示す“１”を出力し、命令Ｂ１が無条件分岐命令で
あればやはり信号線１４９の分岐成否信号に“１”を出
力する。これに応答して選択回路４２２は、分岐情報レ
ジスタ （ＱＲ４）４２０の保持する実際の分岐先アド
レス〈Ｄｌ〉を選択して信号線１５５上に出力する。又
、信号線１５１には命令Ｂ１のアドレスくＢ１〉が出力
される。フリップフロップ４３９゜４４０は、前のマシ
ンサイクルで出力されたＯＣステージＢ Ｉ Ｔ更新指
示信号と、ＯＣステージＧ。
先取り指示信号を受けてどらちも“ｌ”にセントされる
。ＥＸステージ予測確認回路４２７は、命令Ｂ１に対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐ＧＯ側のアドレ
スに従った命令先取りが行なわれており、ＥＸステージ
から命令先取りのやり直しを指示する必要のないこと、
ただし分岐ヒストリテーブル４１０の命令Ｂ１について
の分岐情幸ｕは修正する必要のあることを示すために、
信号線１４７のＥＸステージ予測失敗信号には′０″を
、信号線１４８のＥＸステージＢＨＴ更新指示信号には
“１”を出力する。これに応答して命令先取り制御回路
４２３は、命令アドレスレジスフ４１１の入力セレクタ
に対し信号線１５１上の命令Ｂ１のアドレスくＢ１〉を
選択するように、また命令アドレスリカバレジスタ４２
８の入力セレクタに対し信号線１０７上のアドレス＜Ｄ
Ｉ＞＋８を選択するようそれぞれ指示する。もしこの時
、命令アドレスレジスタ４１１の保持するアドレスくＤ
ｌ〉に対応する分岐情報が分岐ヒストリテーブル４１０
に存在してＢＨＴ−ＨＩＴ信号が信号線１０６に出力さ
れれば、命令アドレスリカバレジスタ４２８の入力セレ
クタに対しては、信号線１０５上の分岐ヒストリテーブ
ル４１０より取出された分岐情報の示す分岐先アドレス
を選択するよう指示する。
。ＥＸステージ予測確認回路４２７は、命令Ｂ１に対す
る分岐情報に従って誤った後続の命令の取出しが行なわ
れたが既にキャンセルされて正しい分岐ＧＯ側のアドレ
スに従った命令先取りが行なわれており、ＥＸステージ
から命令先取りのやり直しを指示する必要のないこと、
ただし分岐ヒストリテーブル４１０の命令Ｂ１について
の分岐情幸ｕは修正する必要のあることを示すために、
信号線１４７のＥＸステージ予測失敗信号には′０″を
、信号線１４８のＥＸステージＢＨＴ更新指示信号には
“１”を出力する。これに応答して命令先取り制御回路
４２３は、命令アドレスレジスフ４１１の入力セレクタ
に対し信号線１５１上の命令Ｂ１のアドレスくＢ１〉を
選択するように、また命令アドレスリカバレジスタ４２
８の入力セレクタに対し信号線１０７上のアドレス＜Ｄ
Ｉ＞＋８を選択するようそれぞれ指示する。もしこの時
、命令アドレスレジスタ４１１の保持するアドレスくＤ
ｌ〉に対応する分岐情報が分岐ヒストリテーブル４１０
に存在してＢＨＴ−ＨＩＴ信号が信号線１０６に出力さ
れれば、命令アドレスリカバレジスタ４２８の入力セレ
クタに対しては、信号線１０５上の分岐ヒストリテーブ
ル４１０より取出された分岐情報の示す分岐先アドレス
を選択するよう指示する。
次のマシンサイクル６において、命令Ｂ１のＨＵステー
ジが実行され、命令Ｂ１に対する分岐情報の更新が行な
われる。命令アドレスレジスタ４１１には命令Ｂ１のア
ドレスくＢ１〉がセットされ、レジスタ４３４には命令
Ｂｌの正しい分岐先アドレスくＤｌ〉がセントされ、フ
リップフロップ４４１は前のマシンサイクルで出力され
たＥＸステージＢＨＴ更新指示信号を受け“１”がセッ
トされ、その出力が信号線１５４を介して分岐ヒストリ
テーブル４１０に与えられる。これに応答して分岐ヒス
トリテーブル４１０内の命令Ｂ１に対する分岐情報が分
岐先アドレスとして＜ＤＩ＞を示すように更新される。
ジが実行され、命令Ｂ１に対する分岐情報の更新が行な
われる。命令アドレスレジスタ４１１には命令Ｂ１のア
ドレスくＢ１〉がセットされ、レジスタ４３４には命令
Ｂｌの正しい分岐先アドレスくＤｌ〉がセントされ、フ
リップフロップ４４１は前のマシンサイクルで出力され
たＥＸステージＢＨＴ更新指示信号を受け“１”がセッ
トされ、その出力が信号線１５４を介して分岐ヒストリ
テーブル４１０に与えられる。これに応答して分岐ヒス
トリテーブル４１０内の命令Ｂ１に対する分岐情報が分
岐先アドレスとして＜ＤＩ＞を示すように更新される。
一方この時、命令先取り制御回路４２３は、命令アドレ
スレジスタ４１１の入力セレクタに対し、命令アドレス
リカバレジスタ４２８の出力ヲ選択するよう指示する。
スレジスタ４１１の入力セレクタに対し、命令アドレス
リカバレジスタ４２８の出力ヲ選択するよう指示する。
マシンサイクル７において、命令アドレスリカバレジス
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。
第２１図は、分岐ヒストリテーブル４１０に対応する分
岐情報が存在し分岐ＧＯ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣＩの実行のようすを示すタイ
ムチャートであり、命令ＢＣＩに対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐条件を判定した結果分岐Ｎ０ＧＯであった場
合を示している。
岐情報が存在し分岐ＧＯ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣＩの実行のようすを示すタイ
ムチャートであり、命令ＢＣＩに対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐条件を判定した結果分岐Ｎ０ＧＯであった場
合を示している。
第１図および第２１図を参照すると、マシンサイクル０
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセットされ、命令ＢＣＩ
のＩＣステージが実行される。
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセットされ、命令ＢＣＩ
のＩＣステージが実行される。
同時に命令ＢＣＩの分岐情報が分岐ヒストＩＪテーブル
４１０より取出され、予測された分岐先アドレスとして
〈Ｃ１〉が信号線１０５上に出力され、ＢＨＴ−Ｈ！Ｔ
信号が信号線１０６上に出力される。
４１０より取出され、予測された分岐先アドレスとして
〈Ｃ１〉が信号線１０５上に出力され、ＢＨＴ−Ｈ！Ｔ
信号が信号線１０６上に出力される。
これに応答して命令先取り制御回路４２３は、命令アド
レスレジスフ４１１の入力セレクタに対して、信号線１
０５上のアドレス〈Ｃ１〉を選択するよう指示する。
レスレジスフ４１１の入力セレクタに対して、信号線１
０５上のアドレス〈Ｃ１〉を選択するよう指示する。
次のマシンサイクル１において、命令ＢＣＩの予測され
た分岐先アドレス＜Ｃ１＞が命令アドレスレジスタ４１
１にセントされ、命令Ｃ１のＩＣステージが実行される
とともに、命令ＢＣＩのＴＤステージが実行される。
た分岐先アドレス＜Ｃ１＞が命令アドレスレジスタ４１
１にセントされ、命令Ｃ１のＩＣステージが実行される
とともに、命令ＢＣＩのＴＤステージが実行される。
マシンサイクル２において、命令ＣＩのＩＤステージと
、命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行され
ると共に、命令ＢＣＩのＯＡステージが実行され、命令
ＢＣＩの分岐先アドレスが命令アドレス生成回路４０１
によって計算され、信号線１１９上にその論理アドレス
が出力される。
、命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行され
ると共に、命令ＢＣＩのＯＡステージが実行され、命令
ＢＣＩの分岐先アドレスが命令アドレス生成回路４０１
によって計算され、信号線１１９上にその論理アドレス
が出力される。
マシンサイクル３においては、命令ＢＣＩのＯＴステー
ジが実行され、命令ＢＣＩの分岐先アドレスが命令アド
レス変換回路４０２によって実アドレス＜ＤＩ＞に変換
され信号ｖＡ１３３上に出力される。同時に命令ＣＬ
Ｃ２，Ｃ３のＯＡ、 ｒＤ。
ジが実行され、命令ＢＣＩの分岐先アドレスが命令アド
レス変換回路４０２によって実アドレス＜ＤＩ＞に変換
され信号ｖＡ１３３上に出力される。同時に命令ＣＬ
Ｃ２，Ｃ３のＯＡ、 ｒＤ。
Ｉｃステージもそれぞれ実行される。分岐情報レジスタ
（Ｑｒ？ ２） ４１Ｂには命令ＢＣ１の分岐情報が
セットされ予測された分岐先アドレスくＣ１〉と■ビッ
トが信号線１３７上に出力される。
（Ｑｒ？ ２） ４１Ｂには命令ＢＣ１の分岐情報が
セットされ予測された分岐先アドレスくＣ１〉と■ビッ
トが信号線１３７上に出力される。
マシンサイクル４においては、命令ＢＣＩ、ＣＩ、Ｃ２
，Ｃ３，Ｃ４のＱＣ，ＯＴ、 ＯＡ、 １０゜ＩＣの
各ステージがそれぞれ実行される。ＯＣステージ予測確
認回路４２６は、前のマシンサイクルで信号線１３７を
介して与えられた命令ＢＣＩの予測された分岐先アドレ
ス＜Ｃ１＞と■ビット、および信号線１３３を介して与
えられた命令ＢＣＩの命令語によって指定された実際の
分岐先アドレスくＤｌ〉とを照合して、予測された分岐
先アドレス＜Ｃ１＞が誤っていることを検出し、信号線
１４０にＯＣステージ予測失敗信号を出力するとともに
、信号線１５６にＯＣステージＢＨＴ更更新来示信号、
信号線１４１にはＯＣステージＧＯ先取り指示信号をそ
れぞれ出力する。分岐情報レジスタ （ＱＲ３）４１９
は、前のマシンサイクルで信号線１３３に出力されてい
た実際の分岐先アドレスくＤｌ〉がセントされ、信号線
１４３上にそのアドレス〈Ｄｌ〉を出力する。命令先取
り制御回路４２３は信号線１４０のＯＣステージ予測失
敗信号に応答して、命令アドレスレジスタ４１１の人力
セレクタに対して、信号線１４３上のアドレスくＤｌ〉
を選択するよう指示する。又、○Ｃステージ予測失敗信
号が出力されたことにより命令ＢＣＩの分岐情報の示す
誤った分岐先アドレスくＣ１〉に従って先取りされた命
令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセルされ
る。
，Ｃ３，Ｃ４のＱＣ，ＯＴ、 ＯＡ、 １０゜ＩＣの
各ステージがそれぞれ実行される。ＯＣステージ予測確
認回路４２６は、前のマシンサイクルで信号線１３７を
介して与えられた命令ＢＣＩの予測された分岐先アドレ
ス＜Ｃ１＞と■ビット、および信号線１３３を介して与
えられた命令ＢＣＩの命令語によって指定された実際の
分岐先アドレスくＤｌ〉とを照合して、予測された分岐
先アドレス＜Ｃ１＞が誤っていることを検出し、信号線
１４０にＯＣステージ予測失敗信号を出力するとともに
、信号線１５６にＯＣステージＢＨＴ更更新来示信号、
信号線１４１にはＯＣステージＧＯ先取り指示信号をそ
れぞれ出力する。分岐情報レジスタ （ＱＲ３）４１９
は、前のマシンサイクルで信号線１３３に出力されてい
た実際の分岐先アドレスくＤｌ〉がセントされ、信号線
１４３上にそのアドレス〈Ｄｌ〉を出力する。命令先取
り制御回路４２３は信号線１４０のＯＣステージ予測失
敗信号に応答して、命令アドレスレジスタ４１１の人力
セレクタに対して、信号線１４３上のアドレスくＤｌ〉
を選択するよう指示する。又、○Ｃステージ予測失敗信
号が出力されたことにより命令ＢＣＩの分岐情報の示す
誤った分岐先アドレスくＣ１〉に従って先取りされた命
令ＣＩ、Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセルされ
る。
マシンサイクル５においては、命令アドレスレジスタ４
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレスくＤｌ〉がセットされ、命令ＤＩのＩＣステージ
が実行されるとともに、命令ＢＣＩのＥＸステージが実
行される。命令実行回路４０７は、条件分岐命令ＢＣＩ
の命令語により指定された分岐条件を判定して、その結
果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す“
０°を出力する。これに応答して選択回路４２２は、ア
ドレス生成回路４３２の出力する命令ＢＣＩの命令アド
レス＜ＢＣＩ＞と命令ＢＣＩの命令語長とを加算したア
ドレス＜Ａｔ＞を選択し、信号線１５５上に出力する。
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレスくＤｌ〉がセットされ、命令ＤＩのＩＣステージ
が実行されるとともに、命令ＢＣＩのＥＸステージが実
行される。命令実行回路４０７は、条件分岐命令ＢＣＩ
の命令語により指定された分岐条件を判定して、その結
果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す“
０°を出力する。これに応答して選択回路４２２は、ア
ドレス生成回路４３２の出力する命令ＢＣＩの命令アド
レス＜ＢＣＩ＞と命令ＢＣＩの命令語長とを加算したア
ドレス＜Ａｔ＞を選択し、信号線１５５上に出力する。
また、信号線１５１上には、命令ＢＣＩのアドレス＜Ｂ
ＣＩ＞が出力される。フリップフロップ４３９，４４０
は、前のマシンサイクルで出力されたＯＣステージＢＨ
Ｔ更新指示信号と、○ＣステージＧｏ先取り指示信号と
を受けて、どちらも１”にセットされる。ＥＸステージ
予測確認回路４２７は、前のマシンサイクルで信号線１
４６を介して分岐情報レジスタ（ＱＲ３）４１９の保持
する命令ＢＣＩのｖビットと、信号線１４９の分岐成否
信号およびフリップフロップ４３９，４４０の出力を受
けて、信号線１４７のＥＸステージ予測失敗信号と信号
線１４８のＥＸステージＢＨＴ更新指示信号とに“ｌ”
を出力し、命令ＢＣＩの分岐情報は誤っており、既に分
岐Ｇｏ側へ後続する命令の先取りのやり直しが指示され
たが、実際には命令Ｂ（，１は分岐Ｎ０ＧＯであり、分
岐ヒストリテーブル４１０のＢＣＩに関する分岐情報を
正しく更新するとともに分岐Ｎ０ＧＯ側に後続する命令
の先取りのやり直しを行なう必要のあることを示す。こ
れに応答して命令先取り制御回路４２３は、命令アドレ
スレジスタ４１１の入力セレクタに対して信号線１５１
上のアドレス＜ＢＣＩ＞を選択するように、また命令ア
ドレスリカハレジスク４２８の人ツノセレクタに対して
は信号線１５５上のアドレス〈Ａ１〉を選択するように
それぞれ指示する。
ＣＩ＞が出力される。フリップフロップ４３９，４４０
は、前のマシンサイクルで出力されたＯＣステージＢＨ
Ｔ更新指示信号と、○ＣステージＧｏ先取り指示信号と
を受けて、どちらも１”にセットされる。ＥＸステージ
予測確認回路４２７は、前のマシンサイクルで信号線１
４６を介して分岐情報レジスタ（ＱＲ３）４１９の保持
する命令ＢＣＩのｖビットと、信号線１４９の分岐成否
信号およびフリップフロップ４３９，４４０の出力を受
けて、信号線１４７のＥＸステージ予測失敗信号と信号
線１４８のＥＸステージＢＨＴ更新指示信号とに“ｌ”
を出力し、命令ＢＣＩの分岐情報は誤っており、既に分
岐Ｇｏ側へ後続する命令の先取りのやり直しが指示され
たが、実際には命令Ｂ（，１は分岐Ｎ０ＧＯであり、分
岐ヒストリテーブル４１０のＢＣＩに関する分岐情報を
正しく更新するとともに分岐Ｎ０ＧＯ側に後続する命令
の先取りのやり直しを行なう必要のあることを示す。こ
れに応答して命令先取り制御回路４２３は、命令アドレ
スレジスタ４１１の入力セレクタに対して信号線１５１
上のアドレス＜ＢＣＩ＞を選択するように、また命令ア
ドレスリカハレジスク４２８の人ツノセレクタに対して
は信号線１５５上のアドレス〈Ａ１〉を選択するように
それぞれ指示する。
次のマシンサイクル６において、命令ＢＣＩのＨＵステ
ージが実行され命令ＢＣＩに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ４１１には命令ＢＣＩ
のアドレス＜ＢＣＩ＞がセットされ、命令アドレスリカ
バレジスタ４２８とレジスタ４３４には命令Ｂ（、ｌの
分岐Ｎ ＯＧ Ｏ側のアドレス〈Ａ１〉がセットされる
。又、フリップフロップ４４１には前のマシンサイクル
で出力されたＥＸステージＢＩＴ更新指示信号によって
“ｌ”がセットされ、その出力が信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０内の命令ＢＣ１に対す
る分岐情報の■ビットがリセットされる。一方この時、
命令先取り制御回路４２３は、命令アドレスレジスフ４
１１の入力セレクタに対して、命令ＢＣＩの分岐Ｎ０Ｇ
Ｏ側のアドレスくＡ１〉を保持する命令アドレスリカバ
レジスフ４２８の出力を選択するように指示する。
ージが実行され命令ＢＣＩに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ４１１には命令ＢＣＩ
のアドレス＜ＢＣＩ＞がセットされ、命令アドレスリカ
バレジスタ４２８とレジスタ４３４には命令Ｂ（、ｌの
分岐Ｎ ＯＧ Ｏ側のアドレス〈Ａ１〉がセットされる
。又、フリップフロップ４４１には前のマシンサイクル
で出力されたＥＸステージＢＩＴ更新指示信号によって
“ｌ”がセットされ、その出力が信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０内の命令ＢＣ１に対す
る分岐情報の■ビットがリセットされる。一方この時、
命令先取り制御回路４２３は、命令アドレスレジスフ４
１１の入力セレクタに対して、命令ＢＣＩの分岐Ｎ０Ｇ
Ｏ側のアドレスくＡ１〉を保持する命令アドレスリカバ
レジスフ４２８の出力を選択するように指示する。
マシンサイクル７においては、命令アドレスレジスタ４
１１にアドレス＜Ａｌ＞がセ・ツトされ、命令ＢＣＩの
後続の命令Ａｔの取出しが行なわれる。
１１にアドレス＜Ａｌ＞がセ・ツトされ、命令ＢＣＩの
後続の命令Ａｔの取出しが行なわれる。
そして以降、命令アドレスレジスタ４１１にセットされ
たアドレスに従って命令先取り動作が続けられる。
たアドレスに従って命令先取り動作が続けられる。
次に本発明の効果について、第１７図乃至第２１図を参
照しながら説明する。
照しながら説明する。
第１７図は、分岐命令でない命令ＡＩに対応する分岐情
報が分岐ヒストリテーブルより取出されてその分岐情報
の示す分岐先アドレスに従って後続の命令Ｃ１の先取り
が行なわれた場合を示している。マシンサイクル２の命
令Ａ１のＯＡＸステージおいて、命令Ａｌが分岐命令で
ないにもかかわらず誤った分岐情報が存在したため、後
続の命令先取りのやり直しを行なう必要のあることが検
出され、次のマシンサイクル３のＯＴステージでは誤っ
た７＆ 続の命令の動作は全てキャンセルされ、正しい
後続の命令Ａ２の命令取出しを行なうＩｃステージが実
行されている。一方、命令Ａｔについての分岐情報が誤
っていること並びに分岐Ｎ０ＧＯ側の後続の命令先取り
のやり直しが行なわれたことが、命令Ａ１の実行にとも
なって各ステージのフリップフロップに持回られる。こ
のため、マシンサイクル５の命令Ａ１のＥＸステージで
は、再び、命令Ａｌの実行結果より分岐ＧＯの指示が出
されないにもかかわらず、分岐情報が存在していて分岐
Ｇｏ側へ後続の命令先取りが行なわれたことが検出され
るが、先取りのやり直しの情報を持回るフリップフロッ
プによってＥＸステージからは改めて命令先取りのやり
直しをする必要のないことが判断され、分岐ヒストリテ
ーブル上の誤った分岐情報の更新の指示だけが行なわれ
る。若しこのＥＸステージで命令先取りのやり直しが再
び指示された場合、既に先取りされている正しい７＆
ｈｌの命令Ａ２はＯＡＸステージで実行されているとい
うのにキャンセルされてしまい、改めてＩＣステージか
ら実行されることになる。
報が分岐ヒストリテーブルより取出されてその分岐情報
の示す分岐先アドレスに従って後続の命令Ｃ１の先取り
が行なわれた場合を示している。マシンサイクル２の命
令Ａ１のＯＡＸステージおいて、命令Ａｌが分岐命令で
ないにもかかわらず誤った分岐情報が存在したため、後
続の命令先取りのやり直しを行なう必要のあることが検
出され、次のマシンサイクル３のＯＴステージでは誤っ
た７＆ 続の命令の動作は全てキャンセルされ、正しい
後続の命令Ａ２の命令取出しを行なうＩｃステージが実
行されている。一方、命令Ａｔについての分岐情報が誤
っていること並びに分岐Ｎ０ＧＯ側の後続の命令先取り
のやり直しが行なわれたことが、命令Ａ１の実行にとも
なって各ステージのフリップフロップに持回られる。こ
のため、マシンサイクル５の命令Ａ１のＥＸステージで
は、再び、命令Ａｌの実行結果より分岐ＧＯの指示が出
されないにもかかわらず、分岐情報が存在していて分岐
Ｇｏ側へ後続の命令先取りが行なわれたことが検出され
るが、先取りのやり直しの情報を持回るフリップフロッ
プによってＥＸステージからは改めて命令先取りのやり
直しをする必要のないことが判断され、分岐ヒストリテ
ーブル上の誤った分岐情報の更新の指示だけが行なわれ
る。若しこのＥＸステージで命令先取りのやり直しが再
び指示された場合、既に先取りされている正しい７＆
ｈｌの命令Ａ２はＯＡＸステージで実行されているとい
うのにキャンセルされてしまい、改めてＩＣステージか
ら実行されることになる。
第１８図を参照すると、無条件分岐命令あるいは実際に
は分岐ＧｏとなるＢＣＴ命令である命令Ｂ１についての
分岐情報が分岐ヒストリテーブルにヒツトしなくて分岐
Ｎ０ＧＯ側へ後続の命令先取りが行なわれた場合を示し
ているが、命令Ｂ１の０′ｒステージが行なわれるマシ
ンサイクル３において、命令Ｂ１が無条件分岐命令であ
ること、或いは実際に分岐ＧｏとなるＢＣＴ命令である
ことが検出され、次のマシンサイクル４において正しい
後続の分岐先の命令ＣＩの取出しが行なわれるＩＣステ
ージが実行されている。命令Ｂ１についての分岐情報が
ヒツトしなかったこと、つまり分岐ヒストリテーブルが
更新されるべきであるということと、既に分岐Ｇｏ側へ
の後続の命令の先取りが行なわれたことは、各ステージ
に置かれたフリップフロップで命令Ｂｌの実行とともに
持回られる。このため、命令Ｂ１のＥＸステージでは、
命令Ｂｌの実行結果が分岐ＧＯであるのに分岐情報がヒ
ツトしなかったことから再び命令Ｂ１の後続の命令先取
りが誤っていたことが検出されるが、フリップフロップ
の情報によってＥＸステージからは改めて命令の先取り
のやり直しの指示が出されることはなく、分岐情報の更
新のみが指示される。
は分岐ＧｏとなるＢＣＴ命令である命令Ｂ１についての
分岐情報が分岐ヒストリテーブルにヒツトしなくて分岐
Ｎ０ＧＯ側へ後続の命令先取りが行なわれた場合を示し
ているが、命令Ｂ１の０′ｒステージが行なわれるマシ
ンサイクル３において、命令Ｂ１が無条件分岐命令であ
ること、或いは実際に分岐ＧｏとなるＢＣＴ命令である
ことが検出され、次のマシンサイクル４において正しい
後続の分岐先の命令ＣＩの取出しが行なわれるＩＣステ
ージが実行されている。命令Ｂ１についての分岐情報が
ヒツトしなかったこと、つまり分岐ヒストリテーブルが
更新されるべきであるということと、既に分岐Ｇｏ側へ
の後続の命令の先取りが行なわれたことは、各ステージ
に置かれたフリップフロップで命令Ｂｌの実行とともに
持回られる。このため、命令Ｂ１のＥＸステージでは、
命令Ｂｌの実行結果が分岐ＧＯであるのに分岐情報がヒ
ツトしなかったことから再び命令Ｂ１の後続の命令先取
りが誤っていたことが検出されるが、フリップフロップ
の情報によってＥＸステージからは改めて命令の先取り
のやり直しの指示が出されることはなく、分岐情報の更
新のみが指示される。
第１９図を参照すると、実際には分岐Ｎ０ＧＯとなるＢ
ＣＴ命令ＢＣＴＩが誤った分岐情報によって分岐ＧＯ側
へ後続の命令先取りが行なわれた場合を示しているが、
第１８図と同様、マシンサイクル３の命令ＢＣＴＩのＯ
Ｔステージで、命令ＢＣＴ１は分岐Ｎ０ＧＯとなること
、にもかかわらず分岐ＧＯ側へ先取りが行なわれたこと
が検出され、マシンサイクル４において正しい後続の命
令Ａ１の取出しを行なうＩＣステージが実行されている
。
ＣＴ命令ＢＣＴＩが誤った分岐情報によって分岐ＧＯ側
へ後続の命令先取りが行なわれた場合を示しているが、
第１８図と同様、マシンサイクル３の命令ＢＣＴＩのＯ
Ｔステージで、命令ＢＣＴ１は分岐Ｎ０ＧＯとなること
、にもかかわらず分岐ＧＯ側へ先取りが行なわれたこと
が検出され、マシンサイクル４において正しい後続の命
令Ａ１の取出しを行なうＩＣステージが実行されている
。
分岐Ｎ０ＧＯ側への先取りのやり直しが行なわれたこと
と、分岐ヒストリテーブルの更新が必要なことは、各ス
テージのフリップフロップに持回られ、命令ＢＣＴＩの
ＥＸステージでは、命令の先取りやり直しの必要のない
ことが判断され、分岐情報の更新のみ指示される。
と、分岐ヒストリテーブルの更新が必要なことは、各ス
テージのフリップフロップに持回られ、命令ＢＣＴＩの
ＥＸステージでは、命令の先取りやり直しの必要のない
ことが判断され、分岐情報の更新のみ指示される。
第２０図を参照すると、無条件分岐命令あるいは実際に
分岐ＧＯとなる条件分岐命令である命令Ｂ１の分岐情報
が分岐ヒストリテーブルにヒツトして、分岐情報の示す
分岐先アドレスに従って分岐先の命令Ｃ１が先取りされ
たにもかかわらず、分岐情報の示す分岐先アドレスが誤
っていた場合を示しており、マシンサイクル４の命令Ｂ
１のＯＣステージで、先取りされた分岐先アドレスが誤
っていることが検出され、次のマシンサイクル５におい
て正しい分岐先の命令ＤＩの取出しを行なうＩｃステー
ジが実行されている。同時に、命令Ｂ１についての分岐
情報の誤っていることと、正しい分岐ＧＯ側の命令の先
取りのやり直しが指示されたことは、フリッププロップ
で持回られる。命令Ｂ１のＥＸステージで命令Ｂｌにつ
いての分岐情報の更新が指示され、マシンサイクル６で
命令Ｂ１のＨＵＸステージ実行され、分岐情報の更新が
行なわれている。
分岐ＧＯとなる条件分岐命令である命令Ｂ１の分岐情報
が分岐ヒストリテーブルにヒツトして、分岐情報の示す
分岐先アドレスに従って分岐先の命令Ｃ１が先取りされ
たにもかかわらず、分岐情報の示す分岐先アドレスが誤
っていた場合を示しており、マシンサイクル４の命令Ｂ
１のＯＣステージで、先取りされた分岐先アドレスが誤
っていることが検出され、次のマシンサイクル５におい
て正しい分岐先の命令ＤＩの取出しを行なうＩｃステー
ジが実行されている。同時に、命令Ｂ１についての分岐
情報の誤っていることと、正しい分岐ＧＯ側の命令の先
取りのやり直しが指示されたことは、フリッププロップ
で持回られる。命令Ｂ１のＥＸステージで命令Ｂｌにつ
いての分岐情報の更新が指示され、マシンサイクル６で
命令Ｂ１のＨＵＸステージ実行され、分岐情報の更新が
行なわれている。
第２１図を参照すると、実際には分岐Ｎ ＯＧ Ｏとな
る条件分岐命令ＢＣＩの分岐情報がヒントして、分岐情
報の示す分岐先アドレスに従って命令Ｃ１が先取りされ
たものの、分岐情報の示す分岐先アドレスは命令語の示
す分岐先アドレスとは異なっていた場合を示している。
る条件分岐命令ＢＣＩの分岐情報がヒントして、分岐情
報の示す分岐先アドレスに従って命令Ｃ１が先取りされ
たものの、分岐情報の示す分岐先アドレスは命令語の示
す分岐先アドレスとは異なっていた場合を示している。
マシンサイクル４の命令ＢＣＩのｏＣステージにおいて
、先取りされた分岐先アドレスが誤っていたことが検出
され、誤って先取りされた命令ＣＩ、Ｃ２，Ｃ３，Ｃ４
の動作がキャンセルされるとともに命令ＢＣＩの命令語
によって指定された分岐先アドレスによって命令ＤＩの
取出しが指示される。次のマシンサイクル５において、
命令Ｄ１のＩＣステージが実行されるとともに、命令Ｂ
ＣＩの分岐ＧＯ側への命令先取りのやり直しが行なわれ
たことと、分岐情報の更新がａ・要なことが持回りのフ
リップフロップにセットされる。同時に命令ＢＣ１のＥ
Ｘステージが実行され、命令ＢＣＩの命令語で指定され
た分岐条件が判定されて、その結果、分岐Ｎ０ＧＯであ
ることが明らかになる。ＥＸステージでは、フリップフ
ロップの情報から分岐Ｇｏ側への命令先取りのやり直し
が行なわれたことを知り、改めて分岐Ｎ０ＧＯ側への命
令の先取りのやり直しを指示するとともに、命令ＢＣＩ
の誤った分岐情報の更新を指示している。このため、次
のマシンサイクル６では、分岐ＧＯ側へ先取りが指示さ
れてＩＣステージを実行した命令ＤＩはキャンセルされ
、同時に命令ＢＣＩの分岐情報が更新され、更に次のマ
シンサイクル７において、正しい分岐Ｎ０ＧＯ側の命令
Ａ１の取出しが実行される。
、先取りされた分岐先アドレスが誤っていたことが検出
され、誤って先取りされた命令ＣＩ、Ｃ２，Ｃ３，Ｃ４
の動作がキャンセルされるとともに命令ＢＣＩの命令語
によって指定された分岐先アドレスによって命令ＤＩの
取出しが指示される。次のマシンサイクル５において、
命令Ｄ１のＩＣステージが実行されるとともに、命令Ｂ
ＣＩの分岐ＧＯ側への命令先取りのやり直しが行なわれ
たことと、分岐情報の更新がａ・要なことが持回りのフ
リップフロップにセットされる。同時に命令ＢＣ１のＥ
Ｘステージが実行され、命令ＢＣＩの命令語で指定され
た分岐条件が判定されて、その結果、分岐Ｎ０ＧＯであ
ることが明らかになる。ＥＸステージでは、フリップフ
ロップの情報から分岐Ｇｏ側への命令先取りのやり直し
が行なわれたことを知り、改めて分岐Ｎ０ＧＯ側への命
令の先取りのやり直しを指示するとともに、命令ＢＣＩ
の誤った分岐情報の更新を指示している。このため、次
のマシンサイクル６では、分岐ＧＯ側へ先取りが指示さ
れてＩＣステージを実行した命令ＤＩはキャンセルされ
、同時に命令ＢＣＩの分岐情報が更新され、更に次のマ
シンサイクル７において、正しい分岐Ｎ０ＧＯ側の命令
Ａ１の取出しが実行される。
以上説明したように、本発明によれば、分岐情報の誤り
が検出されると、即座に正しい命令の先取りが開始され
るよう制御されるとともに、一度、先取りがやり直され
た場合は不必要な先取りのやり直しを再び指示すること
のないよう制御され、分岐情報が誤っていた場合、本発
明を適用しない従来技術に比べ格段に性能の向上が図れ
るという効果がある。
が検出されると、即座に正しい命令の先取りが開始され
るよう制御されるとともに、一度、先取りがやり直され
た場合は不必要な先取りのやり直しを再び指示すること
のないよう制御され、分岐情報が誤っていた場合、本発
明を適用しない従来技術に比べ格段に性能の向上が図れ
るという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の分岐ヒストリテーブル４１０の実施例のブロック図
、 第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、 第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、 第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、 第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、 第７図は第１図における分岐情報バッファ４１３および
分岐情報レジスタ４１６の格納形式を示す図、第８図は
第１図における分岐情報レジスタ４１７〜４２０の格納
形式を示す図、 第９図は第１図の命令記憶回路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、 第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡステージ予測確認回路４２４の実施例のブロック
図、 第１２図は第１図のＯＴステージ予測確認回路４２５の
実施例のブロック図、 第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、 第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、 第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、 第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第１９図は
実際には分岐を行なわないＢＣＴ命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、 第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第２１図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。 第１図〜第２１図において、 ４０１・・・命令アドレス生成回路 ４０２・・・命令アドレス変換回路 ４０３・・・命令解読回路 ４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド続
出し回路 ４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ ４１０・・・分岐ヒストリテーブル（ＢＨＴ）４１１・
・・命令アドレスレジスタ ４１２・・・命令アドレス加算回路 ４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路 ４１６・・・分岐情報レジスタ （ＱＲＯ）４１７・・
・分岐情報レジスタ （ＱＲＩ）４１８・・・分岐情報
レジスタ （ＱＲ２）４１９・・・分岐情報レジスタ（
ＱＲ３）４２０・・・分岐情報レジスタ （ＱＲ４）４
２１．４２２・・・選択回路、４２３・・・命令先取り
制御回路４２４・・・ＯＡステージ予測確認回路４２５
・・・ＯＴステージ予測確認回路４２６・・・ＯＣステ
ージ予Ｉｌｌ確認回路４２７・・・ＥＸステージ予測確
認回路４２８・・・命令アドレスリカバレジスタ４３０
、４３１ 、４３２・・・アドレス生成回路４３３・・
・比較回路、４３４，４３５・・・レジスタ４３６．４
３７，４３８，４３９，４４０，４４１ ・・・フリッ
プフロップ５０１．５０２・・・記憶部 ５０３．５０４，５０５，５０６・・・テスト回路５０
７・・・プライオリティ回路、５０８・・・選択回路５
０９・・・オア回路、６０１，６０２，６０３，６０４
・・・アンド回路６０５、６０６．６０７．６０８・・
・オア回路、７０１・・・一致回路７０２・・・大小比
較回路、７０３・・・アンド回路１１０１．１１０２・
・・フリップフロップ１１０３・・・ノット回路、１１
０４・・・アンド回路１２０１、１２０２．１２０３．
１２０４・・・フリップフロップ１２０６、１２０７・
・・真偽回路 １２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１、１３
０２・・・レジスタ、１３０３・・・フリップフロップ
１３０６・・・比較回路、１３０７・・・真偽回路１３
０８・・・アンド回路、１３０９．１３１０・・・オア
回路１４０１・・・フリップフロップ １４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路 １４０７、１４０８・・・アンド回路、１４０９・・・
オア回路１５０１・・・フリップフロップ １５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０８．１５０９．Ｌ５ＬＯ
，Ｌ５ＬＬ、１５Ｌ２，１５１３．１５Ｌ４，１５１５
．１５に６゜１５１７、１５１８・・・アンド回路。 記憶部の記Ｉｍ形式を示す図 第３図 ＢＨＴ−１−１１Ｔｉ テスト回路の実施例のブロック図 第４図 命令記憶回路における命令語の配列例を示す面部５図 プライオソティ回路の実施例のブロック図第６図 第７図 分岐情報レジスタ４１７〜４２０の格納形式を示す図第
８図 命令記憶１回路におけ４命令話と分岐ヒストリテーブル
にお１ｆる分岐情報との対応関係の説明図第９図 ＯＡステージ予測確認回路の実施例のブロック図第１１
図 ＯＴステージ予測確認回路の実施例のブロック図０ｃス
テ一ジ予測確認回路の実施例のブロック図第１３図
図の分岐ヒストリテーブル４１０の実施例のブロック図
、 第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、 第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、 第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、 第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、 第７図は第１図における分岐情報バッファ４１３および
分岐情報レジスタ４１６の格納形式を示す図、第８図は
第１図における分岐情報レジスタ４１７〜４２０の格納
形式を示す図、 第９図は第１図の命令記憶回路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、 第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡステージ予測確認回路４２４の実施例のブロック
図、 第１２図は第１図のＯＴステージ予測確認回路４２５の
実施例のブロック図、 第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、 第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、 第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、 第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第１９図は
実際には分岐を行なわないＢＣＴ命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、 第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第２１図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。 第１図〜第２１図において、 ４０１・・・命令アドレス生成回路 ４０２・・・命令アドレス変換回路 ４０３・・・命令解読回路 ４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド続
出し回路 ４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ ４１０・・・分岐ヒストリテーブル（ＢＨＴ）４１１・
・・命令アドレスレジスタ ４１２・・・命令アドレス加算回路 ４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路 ４１６・・・分岐情報レジスタ （ＱＲＯ）４１７・・
・分岐情報レジスタ （ＱＲＩ）４１８・・・分岐情報
レジスタ （ＱＲ２）４１９・・・分岐情報レジスタ（
ＱＲ３）４２０・・・分岐情報レジスタ （ＱＲ４）４
２１．４２２・・・選択回路、４２３・・・命令先取り
制御回路４２４・・・ＯＡステージ予測確認回路４２５
・・・ＯＴステージ予測確認回路４２６・・・ＯＣステ
ージ予Ｉｌｌ確認回路４２７・・・ＥＸステージ予測確
認回路４２８・・・命令アドレスリカバレジスタ４３０
、４３１ 、４３２・・・アドレス生成回路４３３・・
・比較回路、４３４，４３５・・・レジスタ４３６．４
３７，４３８，４３９，４４０，４４１ ・・・フリッ
プフロップ５０１．５０２・・・記憶部 ５０３．５０４，５０５，５０６・・・テスト回路５０
７・・・プライオリティ回路、５０８・・・選択回路５
０９・・・オア回路、６０１，６０２，６０３，６０４
・・・アンド回路６０５、６０６．６０７．６０８・・
・オア回路、７０１・・・一致回路７０２・・・大小比
較回路、７０３・・・アンド回路１１０１．１１０２・
・・フリップフロップ１１０３・・・ノット回路、１１
０４・・・アンド回路１２０１、１２０２．１２０３．
１２０４・・・フリップフロップ１２０６、１２０７・
・・真偽回路 １２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１、１３
０２・・・レジスタ、１３０３・・・フリップフロップ
１３０６・・・比較回路、１３０７・・・真偽回路１３
０８・・・アンド回路、１３０９．１３１０・・・オア
回路１４０１・・・フリップフロップ １４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路 １４０７、１４０８・・・アンド回路、１４０９・・・
オア回路１５０１・・・フリップフロップ １５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０８．１５０９．Ｌ５ＬＯ
，Ｌ５ＬＬ、１５Ｌ２，１５１３．１５Ｌ４，１５１５
．１５に６゜１５１７、１５１８・・・アンド回路。 記憶部の記Ｉｍ形式を示す図 第３図 ＢＨＴ−１−１１Ｔｉ テスト回路の実施例のブロック図 第４図 命令記憶回路における命令語の配列例を示す面部５図 プライオソティ回路の実施例のブロック図第６図 第７図 分岐情報レジスタ４１７〜４２０の格納形式を示す図第
８図 命令記憶１回路におけ４命令話と分岐ヒストリテーブル
にお１ｆる分岐情報との対応関係の説明図第９図 ＯＡステージ予測確認回路の実施例のブロック図第１１
図 ＯＴステージ予測確認回路の実施例のブロック図０ｃス
テ一ジ予測確認回路の実施例のブロック図第１３図
Claims (1)
- 【特許請求の範囲】 一連の命令実行処理過程を複数のステージに分け、複数
の命令を同時に連続して実行するパイプライン方式で制
御される情報処理システムにおける命令先取り装置にお
いて、 分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に該命令先取り動作において先取りされる命令のアド
レスを指定する情報が前記分岐ヒストリテーブル手段に
登録されているか否かを調べる第１の点検手段と、 前記複数のステージにおいて前記先取りされた命令に対
応する前記分岐情報が正しいか否かを調べる第２の点検
手段と、 上記複数の異なるステージの一部または全部の各々に対
して、当該ステージ以前のステージにおいて前記第２の
点検手段によって生成された点検結果を保持するととも
に、当該ステージの前記第２の点検手段の点検動作を制
御するフリップフロップ群と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第１および第２の点検手段の結果に
応答して誤った命令先取り動作が行なわれた時には前記
先取りされた命令の後続の誤った命令先取り動作を是正
せしめるよう制御する命令先取り制御手段とを具備した
ことを特徴とする命令先取り装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32686A JPS62159233A (ja) | 1986-01-07 | 1986-01-07 | 命令先取り装置 |
| US07/000,427 US4853840A (en) | 1986-01-07 | 1987-01-05 | Instruction prefetching device including a circuit for checking prediction of a branch instruction before the instruction is executed |
| DE3752100T DE3752100T2 (de) | 1986-01-07 | 1987-01-05 | Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung |
| EP87100055A EP0229619B1 (en) | 1986-01-07 | 1987-01-05 | Instruction prefetching device comprising a circuit for checking prediction for a branch instruction before the instruction is executed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32686A JPS62159233A (ja) | 1986-01-07 | 1986-01-07 | 命令先取り装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159233A true JPS62159233A (ja) | 1987-07-15 |
Family
ID=11470781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32686A Pending JPS62159233A (ja) | 1986-01-07 | 1986-01-07 | 命令先取り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249181A (ja) * | 1994-02-04 | 1996-09-27 | Internatl Business Mach Corp <Ibm> | ブランチ予測式データ処理装置および動作方法 |
-
1986
- 1986-01-07 JP JP32686A patent/JPS62159233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249181A (ja) * | 1994-02-04 | 1996-09-27 | Internatl Business Mach Corp <Ibm> | ブランチ予測式データ処理装置および動作方法 |
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