JPS62156877A - シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 - Google Patents
シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法Info
- Publication number
- JPS62156877A JPS62156877A JP29790385A JP29790385A JPS62156877A JP S62156877 A JPS62156877 A JP S62156877A JP 29790385 A JP29790385 A JP 29790385A JP 29790385 A JP29790385 A JP 29790385A JP S62156877 A JPS62156877 A JP S62156877A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- gate
- gate electrode
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はショットキーゲート電界効果トランジスタ並び
にその製造方法に関するものである。更に詳しくは、雑
音特性等において優れたショットキーゲート電界効果ト
ランジスタ並びにこれを高い歩留りで製造する方法に関
する。
にその製造方法に関するものである。更に詳しくは、雑
音特性等において優れたショットキーゲート電界効果ト
ランジスタ並びにこれを高い歩留りで製造する方法に関
する。
従来の技術
電界効果トランジスタは半導体基板にオーミック接続さ
れたソースおよびドレインと呼ばれる2つの電極と、ゲ
ートと呼ばれる制御電極とを有する半導体素子であり、
古典的なバイポーラトランジスタに代って今日広く使用
されるようになってきた。上記電極の中でソースおよび
ドレインは真空管におけるカソードおよびアノードに夫
々対応し、一方ゲートはグリッドに相当する機能を果た
し、ソース・ドレイン間にこれらを電気的に接続するよ
うに設けられたチャンネルと呼ばれる導電層の抵抗を、
ゲートに印加された電圧により制御し、ドレイン・ソー
ス間の電流が制御できるようになっている。
れたソースおよびドレインと呼ばれる2つの電極と、ゲ
ートと呼ばれる制御電極とを有する半導体素子であり、
古典的なバイポーラトランジスタに代って今日広く使用
されるようになってきた。上記電極の中でソースおよび
ドレインは真空管におけるカソードおよびアノードに夫
々対応し、一方ゲートはグリッドに相当する機能を果た
し、ソース・ドレイン間にこれらを電気的に接続するよ
うに設けられたチャンネルと呼ばれる導電層の抵抗を、
ゲートに印加された電圧により制御し、ドレイン・ソー
ス間の電流が制御できるようになっている。
この電界効果型トランジスタはバイポーラトランジスタ
と比較して、高入力インピーダンスが得られ、低周波雑
音が少なく、入力電圧と出力電流との関係が2乗特性に
近く、高次の高周波ひずみの発生が少なく、また同時に
2つの信号が入力された場合の混変調ひずみも小さく、
電流の温度依存性が負であるために高い温度安定性を有
し、更に多数キャリヤ素子であるために特性の変動が小
さい、などの各種の利点を有している。
と比較して、高入力インピーダンスが得られ、低周波雑
音が少なく、入力電圧と出力電流との関係が2乗特性に
近く、高次の高周波ひずみの発生が少なく、また同時に
2つの信号が入力された場合の混変調ひずみも小さく、
電流の温度依存性が負であるために高い温度安定性を有
し、更に多数キャリヤ素子であるために特性の変動が小
さい、などの各種の利点を有している。
このような電界効果トランジスタには、ゲートにpn接
合を用いた接合型電界効果トランジスタ(JFET)お
よび絶縁膜を挟んだ絶縁ゲート電界効果トランジスタ(
IGFET)などが知られており、後者では絶縁膜とし
て酸化膜を使用することが一般的であることから、M
OS (Metal −Oxide−Semicond
uctor) F E Tと呼ばれている。これらはチ
ャンネルの形式によってp型あるいはn型に分類され、
また動作モードの形式にはデプレッションモードまたは
エンハンスメントモードがあり、後者ではドレイン電極
とゲートバイアスの極性が同じであるという特徴を有し
、また絶縁ゲート構造との関連により前段出力と直結さ
れた集積回路が可能となる。更に、ソース・ドレイン電
極が同一平面上に形成できるので集積回路化の場合には
素子間の分離が不要となるなどの特徴もある。
合を用いた接合型電界効果トランジスタ(JFET)お
よび絶縁膜を挟んだ絶縁ゲート電界効果トランジスタ(
IGFET)などが知られており、後者では絶縁膜とし
て酸化膜を使用することが一般的であることから、M
OS (Metal −Oxide−Semicond
uctor) F E Tと呼ばれている。これらはチ
ャンネルの形式によってp型あるいはn型に分類され、
また動作モードの形式にはデプレッションモードまたは
エンハンスメントモードがあり、後者ではドレイン電極
とゲートバイアスの極性が同じであるという特徴を有し
、また絶縁ゲート構造との関連により前段出力と直結さ
れた集積回路が可能となる。更に、ソース・ドレイン電
極が同一平面上に形成できるので集積回路化の場合には
素子間の分離が不要となるなどの特徴もある。
従って、MOSFET等の絶縁ゲートFETを構成要素
とする集積回路は構造が著しく簡単であり、製造工程も
それに応じて簡単化される。
とする集積回路は構造が著しく簡単であり、製造工程も
それに応じて簡単化される。
ところで、ショットキーゲート電界効果トランジスタは
上記接合型FETの1変形であり、接合型FETの電極
がpn接合であるのに対して金属・半導体の接触により
形成されるショットキー接合で構成されるものであり、
M E S (Metal Sem1−conduct
or) F E Tとも呼ばれている。そこで本発明で
は以下これをMESFETと略記するものとする。
上記接合型FETの1変形であり、接合型FETの電極
がpn接合であるのに対して金属・半導体の接触により
形成されるショットキー接合で構成されるものであり、
M E S (Metal Sem1−conduct
or) F E Tとも呼ばれている。そこで本発明で
は以下これをMESFETと略記するものとする。
このMESFETで使用される半導体材料としてはSi
の他Gaへs、 lnPなどのIII−V族化合物半導
体が利用され、マイクロ波などの超高周波、高性能素子
において、特に有用であるとされている。
の他Gaへs、 lnPなどのIII−V族化合物半導
体が利用され、マイクロ波などの超高周波、高性能素子
において、特に有用であるとされている。
従来提案されているMESFETの構造は、添付第2図
に示すようなものである。即ち、半絶縁性半導体基板1
とその上に配置された動作層2と、動作層2上に設けら
れたゲート電極3と、該ゲート電極3の両側において動
作層2とオーミγり接続されたソース電極4およびドレ
イン電極5とで構成される。
に示すようなものである。即ち、半絶縁性半導体基板1
とその上に配置された動作層2と、動作層2上に設けら
れたゲート電極3と、該ゲート電極3の両側において動
作層2とオーミγり接続されたソース電極4およびドレ
イン電極5とで構成される。
しかしながら、第2図に示したような構造を有する従来
のMESFETはゲート3とソース4との間、あるいは
ゲート3とドレイン4との間の抵抗値が大きいために、
充分に大きな相互コンダクタンス軸m)の値が得られず
、また大きなゲート・ソース間直列抵抗のために雑音特
性が劣化するなどといった重大な欠点を有していた。特
に、ピンチオフ電圧(V、)の絶対値が小さい場合ある
いはノーマリオフ型即ちエンハンスメント型MESFE
Tでは以下の式(■): ただし、■装置ビルトイン電圧; ε :半導体結晶の誘電率; q :電荷素置; Nd :キャーリア濃度; a ;動作層の厚さ で示されるように、キャリア濃度Ndあるいは動作層の
厚さaを小さな値としなければならないために、ゲート
・ソース間の直列抵抗はより大きな値となり、極めて重
大な問題となっていた。
のMESFETはゲート3とソース4との間、あるいは
ゲート3とドレイン4との間の抵抗値が大きいために、
充分に大きな相互コンダクタンス軸m)の値が得られず
、また大きなゲート・ソース間直列抵抗のために雑音特
性が劣化するなどといった重大な欠点を有していた。特
に、ピンチオフ電圧(V、)の絶対値が小さい場合ある
いはノーマリオフ型即ちエンハンスメント型MESFE
Tでは以下の式(■): ただし、■装置ビルトイン電圧; ε :半導体結晶の誘電率; q :電荷素置; Nd :キャーリア濃度; a ;動作層の厚さ で示されるように、キャリア濃度Ndあるいは動作層の
厚さaを小さな値としなければならないために、ゲート
・ソース間の直列抵抗はより大きな値となり、極めて重
大な問題となっていた。
そこで、このような欠点を解決するための1方策として
、第3図に示すように、ゲート・ソース間並びにゲート
・ドレイン間の動作層領域に高濃度の不純物原子を注入
し、ゲート・ソース間の直列抵抗を下げる方法が提案さ
れている。
、第3図に示すように、ゲート・ソース間並びにゲート
・ドレイン間の動作層領域に高濃度の不純物原子を注入
し、ゲート・ソース間の直列抵抗を下げる方法が提案さ
れている。
第3図において、ゲート電極3と高濃度動作層領域10
とを分離し、かつゲート・ソースまたはゲート・ドレイ
ン間の絶縁性を確保するためにSiN膜11および5i
n2膜12が設けられている。特にSiN膜は半絶縁性
半導体基板1にイオン注入により形成した動作層2およ
び動作層10をアニールにより活性化する際の保護膜と
しても機能するものである。
とを分離し、かつゲート・ソースまたはゲート・ドレイ
ン間の絶縁性を確保するためにSiN膜11および5i
n2膜12が設けられている。特にSiN膜は半絶縁性
半導体基板1にイオン注入により形成した動作層2およ
び動作層10をアニールにより活性化する際の保護膜と
しても機能するものである。
この従来のMESFETは、例えばまず半絶縁性基板1
上に動作層領域に相当する部分に開口を有するパターン
を形成し、これをマスクとして第1回目のイオン注入を
行い第1の動作層2を形成し、次いで絶縁膜11を形成
する。次いで、ゲート領域にT字型のレジストパターン
を形成し、これをマスクとしてイオン注入を行い動作層
10を形成する。蒸着法、スパッタ法などにより第2の
絶縁膜12を形成し、リフトオフによりレジストを除き
、アニール処理してイオン注入領域の活性化並びに結晶
性の回復処理を行い、レジストマスクを形成し、ソース
電極4ならびにドレイン電極5領域の第1の絶縁膜11
および第2の絶縁膜12を除去した後、オーミック金属
を蒸着して、上記領域にソース電極4ならびにドレイン
電極5を形成する。次いで第2の絶縁膜12により覆わ
れていない部分の第1の絶縁層11をエツチングにより
除去して、ゲート電極3を形成することにより、第3図
に示すような構成のMESFETが得られる。
上に動作層領域に相当する部分に開口を有するパターン
を形成し、これをマスクとして第1回目のイオン注入を
行い第1の動作層2を形成し、次いで絶縁膜11を形成
する。次いで、ゲート領域にT字型のレジストパターン
を形成し、これをマスクとしてイオン注入を行い動作層
10を形成する。蒸着法、スパッタ法などにより第2の
絶縁膜12を形成し、リフトオフによりレジストを除き
、アニール処理してイオン注入領域の活性化並びに結晶
性の回復処理を行い、レジストマスクを形成し、ソース
電極4ならびにドレイン電極5領域の第1の絶縁膜11
および第2の絶縁膜12を除去した後、オーミック金属
を蒸着して、上記領域にソース電極4ならびにドレイン
電極5を形成する。次いで第2の絶縁膜12により覆わ
れていない部分の第1の絶縁層11をエツチングにより
除去して、ゲート電極3を形成することにより、第3図
に示すような構成のMESFETが得られる。
しかしながら、第3図に示すような構成とした場合には
、製造プロセスにおける位置合せ精度が±0.3〜0.
5μmと比較的低く、そのためにゲート・オーミック電
極間距離を1〜1.5μm程度とする必要があり、結果
的に直列抵抗を高周波動作に充分な程度まで下げること
ができないことになる。その上、ゲート・ソース間並び
にゲート・ドレイン間距離は位置合せの際の誤差に基き
大きくバラツキ、ゲート・ソース間抵抗のバラツキを引
起こすために、素子の製造歩留りはそれ程満足なものと
はいえなかった。
、製造プロセスにおける位置合せ精度が±0.3〜0.
5μmと比較的低く、そのためにゲート・オーミック電
極間距離を1〜1.5μm程度とする必要があり、結果
的に直列抵抗を高周波動作に充分な程度まで下げること
ができないことになる。その上、ゲート・ソース間並び
にゲート・ドレイン間距離は位置合せの際の誤差に基き
大きくバラツキ、ゲート・ソース間抵抗のバラツキを引
起こすために、素子の製造歩留りはそれ程満足なものと
はいえなかった。
発明が解決しようとする問題点
以上述べたように、MESFETは古典的なバイポーラ
トランジスタと比較して各種の優れた利点を有すること
から、最近広く利用されるよ、うになってきたいわゆる
電界効果トランジスタの中でも、マイクロ波などの高周
波、高性能素子において有用であるとされ、またより高
周波動作性を改善するためにGaAsを代表とするII
I−V族化合物半導体などの利用が検討され、広範な研
究がなされている。
トランジスタと比較して各種の優れた利点を有すること
から、最近広く利用されるよ、うになってきたいわゆる
電界効果トランジスタの中でも、マイクロ波などの高周
波、高性能素子において有用であるとされ、またより高
周波動作性を改善するためにGaAsを代表とするII
I−V族化合物半導体などの利用が検討され、広範な研
究がなされている。
しかしながら、従来提案されているMESFETの構造
(第2図および第3図参照)では、既に述べたような各
種の欠点があり、これを実用化するには更に改良を加え
、より満足できる特性のものとする必要がある。
(第2図および第3図参照)では、既に述べたような各
種の欠点があり、これを実用化するには更に改良を加え
、より満足できる特性のものとする必要がある。
そこで、本発明の目的は、上記の如き従来のMESFE
Tの呈する諸欠点を克服し、実用化するのに充分な程度
まで素子特性の改良されたMESFETを提供すること
にある。
Tの呈する諸欠点を克服し、実用化するのに充分な程度
まで素子特性の改良されたMESFETを提供すること
にある。
本発明のもう一つの目的は、上記のような優れた特性を
有するMESFETを高い歩留りで、量産し1尋るME
SFETの製造方法を提供することにある。
有するMESFETを高い歩留りで、量産し1尋るME
SFETの製造方法を提供することにある。
問題点を解決するための手段
本発明者等は、MESFETの上記の如き現状に鑑みて
、その上記諸欠点を解決すべく種々検討、研究した結果
、オーミック電極をゲート電極に対して自己整合的に形
成することが上記目的を達成する上で極めてを効である
ことを知り、本発明を完成するに至った。
、その上記諸欠点を解決すべく種々検討、研究した結果
、オーミック電極をゲート電極に対して自己整合的に形
成することが上記目的を達成する上で極めてを効である
ことを知り、本発明を完成するに至った。
即ち、本発明のショットキーゲート電界効果トランジス
タは、半絶縁性半導体基板、該半導体基板表面上に形成
された動作層および該動作層上に形成されたソース電極
、ゲート電極並びにドレイン電極を備えたショットキー
ゲート電界効果トランジスタであって、上記動作層が前
記ゲート電極下部に形成された第1部分と該第1の部分
に接してその両側に形成された第2の部分とで構成され
ており、該第2の動作層の単位面積当たりの不純物量が
該第1の動作層の単位面積当たりの不純物量よりも大き
く、更に前記ショットキー電極金属の両端が隣接するソ
ース並びにドレイン電極端面の延長線上方にまで達する
ように形成された構造を有することを特徴とする。
タは、半絶縁性半導体基板、該半導体基板表面上に形成
された動作層および該動作層上に形成されたソース電極
、ゲート電極並びにドレイン電極を備えたショットキー
ゲート電界効果トランジスタであって、上記動作層が前
記ゲート電極下部に形成された第1部分と該第1の部分
に接してその両側に形成された第2の部分とで構成され
ており、該第2の動作層の単位面積当たりの不純物量が
該第1の動作層の単位面積当たりの不純物量よりも大き
く、更に前記ショットキー電極金属の両端が隣接するソ
ース並びにドレイン電極端面の延長線上方にまで達する
ように形成された構造を有することを特徴とする。
本発明のMESFETにおいては、上記ゲート電極は、
例えば第1の動作層と接する部分および絶縁膜を介して
第1並びに第2動作層と接する部分とからなる。
例えば第1の動作層と接する部分および絶縁膜を介して
第1並びに第2動作層と接する部分とからなる。
本発明のMESFETの構成は、例えば添付第1図(d
)を参照することにより最も良く理解することができる
。即ち、半絶縁性半導体基板20、例えばCr、 Oを
ト′−ピングしたGaAs、 reをドーピングしたI
nPなどのように各種不純物をドーピングして半絶縁性
化した各種半導体基板と、第1の動作層21と、第2の
動作層22と、第1の動作層21上に設けられたゲート
電極23、例えばTi /Pt /へuなどと、第2の
動作層22上にオーミック接続されたソース電極24お
よびドレイン電極25、例えば八u −Ge合金などで
構成される。この態様ではゲート電極23は第1動作層
21と接すると共に、その両側において、絶縁層26お
よび27を介して第2の動作層22上に張出した構成と
なっている。
)を参照することにより最も良く理解することができる
。即ち、半絶縁性半導体基板20、例えばCr、 Oを
ト′−ピングしたGaAs、 reをドーピングしたI
nPなどのように各種不純物をドーピングして半絶縁性
化した各種半導体基板と、第1の動作層21と、第2の
動作層22と、第1の動作層21上に設けられたゲート
電極23、例えばTi /Pt /へuなどと、第2の
動作層22上にオーミック接続されたソース電極24お
よびドレイン電極25、例えば八u −Ge合金などで
構成される。この態様ではゲート電極23は第1動作層
21と接すると共に、その両側において、絶縁層26お
よび27を介して第2の動作層22上に張出した構成と
なっている。
このような、本発明のMESFETは、ゲート金属をま
ず形成し、これをマスクとして絶縁膜をエツチングによ
り除去して、ソースおよびドレイン電極形成用開口部を
碍、オーミック金属を蒸着して、ゲート電極に対して自
己整合的にオーミック電極を形成することを特徴とする
本発明の方法によって有利に1尋ることができる。
ず形成し、これをマスクとして絶縁膜をエツチングによ
り除去して、ソースおよびドレイン電極形成用開口部を
碍、オーミック金属を蒸着して、ゲート電極に対して自
己整合的にオーミック電極を形成することを特徴とする
本発明の方法によって有利に1尋ることができる。
本発明の方法は、例えば第1図(a)〜(d)に示すよ
うな工程に従って実施できる。まず、半絶縁性半導体基
板20上に、例えば各種エピタキシャル成長法(ハライ
ド系気相成長法、有機金属エピタキシャル成長法(OM
CVD) 、分子線エピタキシャル成長法(MBE)な
どの他、イオン注入法(これはエピタキシャル層の形成
後該層に対して行うこともできる)などを利用して第1
の動作層21を形成する。更に多層構造レジスト28を
マスクとして用いて、イオンを高濃度で注入して、第1
の動作層21の両側に第2の動作層22を形成する。こ
れらの動作層の形成は、また、まず基板20の全体に第
1の動作層21として比較的低不純物濃度のエピタキシ
ャル層を形成し、次いで、レジストマスクを用いて第2
の動・作図を形成すべき領域に更に高濃度でドーピング
することによって実施することもできる。
うな工程に従って実施できる。まず、半絶縁性半導体基
板20上に、例えば各種エピタキシャル成長法(ハライ
ド系気相成長法、有機金属エピタキシャル成長法(OM
CVD) 、分子線エピタキシャル成長法(MBE)な
どの他、イオン注入法(これはエピタキシャル層の形成
後該層に対して行うこともできる)などを利用して第1
の動作層21を形成する。更に多層構造レジスト28を
マスクとして用いて、イオンを高濃度で注入して、第1
の動作層21の両側に第2の動作層22を形成する。こ
れらの動作層の形成は、また、まず基板20の全体に第
1の動作層21として比較的低不純物濃度のエピタキシ
ャル層を形成し、次いで、レジストマスクを用いて第2
の動・作図を形成すべき領域に更に高濃度でドーピング
することによって実施することもできる。
ここで、イオン注入法を利用する場合には、イオン注入
操作に付される半導体結晶(基板)は、その注入領域に
おける結晶性が著しく乱され、特に高濃度イオン注入さ
れる第2の動作層では殆ど非晶質状態となってしまうの
で、この非晶質状態を回復させる処理を行うか、予め保
護膜(例えばSiN、5in2.5iNO等の非晶質膜
)を適用した後、イオン注入操作することにより非晶質
化あるいは更に化合物半導体にあっては高蒸気圧成分の
蒸発を防止することができる。かくして、不純物ドーピ
ングされた動作層は活性化熱処理 (一般に800〜9
000℃)した後完成される(第1図(a)参照)。
操作に付される半導体結晶(基板)は、その注入領域に
おける結晶性が著しく乱され、特に高濃度イオン注入さ
れる第2の動作層では殆ど非晶質状態となってしまうの
で、この非晶質状態を回復させる処理を行うか、予め保
護膜(例えばSiN、5in2.5iNO等の非晶質膜
)を適用した後、イオン注入操作することにより非晶質
化あるいは更に化合物半導体にあっては高蒸気圧成分の
蒸発を防止することができる。かくして、不純物ドーピ
ングされた動作層は活性化熱処理 (一般に800〜9
000℃)した後完成される(第1図(a)参照)。
また、活性層をまずエピタキシャル成長法で形成し、次
いでイオン注入法を利用して高濃度動作層を形成する場
合、不純物のCrなどが基板から拡散することによって
基板・活性層界面に多数の不純物準位が生じ、得られる
MESFETの特性、特にドレイン電流ドリフトやI。
いでイオン注入法を利用して高濃度動作層を形成する場
合、不純物のCrなどが基板から拡散することによって
基板・活性層界面に多数の不純物準位が生じ、得られる
MESFETの特性、特にドレイン電流ドリフトやI。
sV。特性にヒステリシスを生じるなど、いわゆるルー
ピング現象を生ずる可能性があるので通常、高純度・高
抵抗バッファ層を1〜5μm成長させた後活性層の成長
を行う。
ピング現象を生ずる可能性があるので通常、高純度・高
抵抗バッファ層を1〜5μm成長させた後活性層の成長
を行う。
第1図(a)の操作において、基板上にはSiN膜26
を形成した例を示したが、上記の如く池の膜であっても
よく、表面劣化の防止を実現し得るものであれば、材質
、厚さ等に制限はない。また、上記の如き結晶性の回復
処理を施す場合には、この保護膜は不要である。このよ
うな構成のいずれも本発明の範囲に含まれ、図示のもの
に制限されない。
を形成した例を示したが、上記の如く池の膜であっても
よく、表面劣化の防止を実現し得るものであれば、材質
、厚さ等に制限はない。また、上記の如き結晶性の回復
処理を施す場合には、この保護膜は不要である。このよ
うな構成のいずれも本発明の範囲に含まれ、図示のもの
に制限されない。
次いで第1図(b)に従って、第1図(a)に示した状
態にある中間製品に例えばスパッタ法などにより第2層
目の5i02等の絶縁膜27を形成し、リフトオフによ
りレジスト28を除くことにより、ショットキー接合用
の開口部を形成し、更にこの絶縁膜27をマスクとして
該開口部の第1の絶縁膜26を除去し、第1の動作層を
露出させる。ここで、絶縁膜26がSiNである場合に
は、プラズマエツチング装置を用い、CF4等のエツチ
ングガスを用いたドライエツチングなどにより上記操作
を実施できる。また、SiN以外の保護膜を用いた場合
にも公知の方法に従って同様に処理できる。
態にある中間製品に例えばスパッタ法などにより第2層
目の5i02等の絶縁膜27を形成し、リフトオフによ
りレジスト28を除くことにより、ショットキー接合用
の開口部を形成し、更にこの絶縁膜27をマスクとして
該開口部の第1の絶縁膜26を除去し、第1の動作層を
露出させる。ここで、絶縁膜26がSiNである場合に
は、プラズマエツチング装置を用い、CF4等のエツチ
ングガスを用いたドライエツチングなどにより上記操作
を実施できる。また、SiN以外の保護膜を用いた場合
にも公知の方法に従って同様に処理できる。
かくして形成した開口部を含む領域に蒸着法、スパッタ
リング法、イオンブレーティング法等の成膜法に従って
ゲート電極用金属膜を堆積し、次いでリフトオフ法、フ
ォトエツチング法等によりゲート電極23を形成する。
リング法、イオンブレーティング法等の成膜法に従って
ゲート電極用金属膜を堆積し、次いでリフトオフ法、フ
ォトエツチング法等によりゲート電極23を形成する。
このゲート金属材料としては、Ti/Pt/Δu、 P
t/Pd/Ni、 Pd/Ni /Rh。
t/Pd/Ni、 Pd/Ni /Rh。
Ni /へuSRh /Auなど良好なショットキー接
合性を有する従来公知の任意の材料から適宜選択して使
用することができる。
合性を有する従来公知の任意の材料から適宜選択して使
用することができる。
かくして、ゲート電極を形成した後、フォ) IJソゲ
ラフイーにより、レジスト層29を形成子る。
ラフイーにより、レジスト層29を形成子る。
これは以下で述べるソース・ドレイン電極形成用の開口
部を形成する際のマスクの一部を構成するものであり、
ゲート電極に隣接する端部とは反対側においてソース・
ドレイン形成領域を画成する機能を果たす。また、基板
20上に形成される各素子間の絶縁距離を保障する役割
をも演する。従って、このレジストとしては以下の絶縁
膜のエツチングに対して耐性を有する材料、例えば0F
PR800などから選ぶことが好ましい。
部を形成する際のマスクの一部を構成するものであり、
ゲート電極に隣接する端部とは反対側においてソース・
ドレイン形成領域を画成する機能を果たす。また、基板
20上に形成される各素子間の絶縁距離を保障する役割
をも演する。従って、このレジストとしては以下の絶縁
膜のエツチングに対して耐性を有する材料、例えば0F
PR800などから選ぶことが好ましい。
更に、第1図(C)に示すように、上記のようにして形
成したゲート電極23並びにレジスト層29をマスクと
して、例えば反応性イオンエツチング技術などによって
絶縁膜27および26(存在する場合)を除去し、高濃
度動作層(第2の動作層)22を露出させ、ソース、ド
レイン電極形成用の開口部を設け、次いで該開口部にオ
ーミック金属を蒸着、スパッタリング、イオンブレーテ
ィング等各種の方法に従って堆積し、リフトオフした後
、合金化し、ゲート電極に自己整合的にオーミック電極
を形成する。このオーミック金属としては、例えばAu
−Ge系、八u−Ge/Ni、 Ni−Ge系、へu−
Cr系、Au−Pt−Cr系などを挙げることができる
。
成したゲート電極23並びにレジスト層29をマスクと
して、例えば反応性イオンエツチング技術などによって
絶縁膜27および26(存在する場合)を除去し、高濃
度動作層(第2の動作層)22を露出させ、ソース、ド
レイン電極形成用の開口部を設け、次いで該開口部にオ
ーミック金属を蒸着、スパッタリング、イオンブレーテ
ィング等各種の方法に従って堆積し、リフトオフした後
、合金化し、ゲート電極に自己整合的にオーミック電極
を形成する。このオーミック金属としては、例えばAu
−Ge系、八u−Ge/Ni、 Ni−Ge系、へu−
Cr系、Au−Pt−Cr系などを挙げることができる
。
]1
月高周波、高性能紫子として有用なM、E S F E
Tに関連して、従来問題となっていた点は、まずその
構造上、製法上の限界からゲート・ソース間あるいはゲ
ート・ドレイン間の抵抗値が大きく、十分な胛値を付与
することが困難であったこと、ゲート・ソース間の直列
抵抗が大きいために雑音特性の劣化がみられたことであ
り、特に後者の中ではピンチオフ電圧の進対値が小さい
場合とかノー7リオフ型のMESFETではキャリヤ濃
度または動作層の厚さを小さくしなければならなかった
ためにゲート・ソース間の直列抵抗が大きく、雑音特性
に多大な悪影響を与えることにあった。
Tに関連して、従来問題となっていた点は、まずその
構造上、製法上の限界からゲート・ソース間あるいはゲ
ート・ドレイン間の抵抗値が大きく、十分な胛値を付与
することが困難であったこと、ゲート・ソース間の直列
抵抗が大きいために雑音特性の劣化がみられたことであ
り、特に後者の中ではピンチオフ電圧の進対値が小さい
場合とかノー7リオフ型のMESFETではキャリヤ濃
度または動作層の厚さを小さくしなければならなかった
ためにゲート・ソース間の直列抵抗が大きく、雑音特性
に多大な悪影響を与えることにあった。
しかしながら、これら従来のMESFETにみられた諸
欠点はいずれも、その構成を第1図(山に代表されるよ
うなものとすることにより、即ち動作層を不純物濃度の
異なる2つの部分で構成し、またゲート電極が絶縁膜を
介して高濃度動作層上にまで拡がった構成とすることに
より解決できた。
欠点はいずれも、その構成を第1図(山に代表されるよ
うなものとすることにより、即ち動作層を不純物濃度の
異なる2つの部分で構成し、またゲート電極が絶縁膜を
介して高濃度動作層上にまで拡がった構成とすることに
より解決できた。
更にいえば、上記のような構成とすることにより、ME
SFETのゲート電極・オーミック電極間の間隔を十分
に小さくすることが可能となったので、ゲート・ソース
間並びにゲート・ドレイン間の直列抵抗を小さくするこ
とができ、結果として十分なgm値を確保できることに
なった。また、当然のこととして雑音特性等の高周波特
性の向上も十分に期待し得るものである。
SFETのゲート電極・オーミック電極間の間隔を十分
に小さくすることが可能となったので、ゲート・ソース
間並びにゲート・ドレイン間の直列抵抗を小さくするこ
とができ、結果として十分なgm値を確保できることに
なった。また、当然のこととして雑音特性等の高周波特
性の向上も十分に期待し得るものである。
また、本発明のMESFETの製造法では、第3図に基
づき説明した従来の製法と比較して、位置合わせ精度が
大幅に改善され、ゲート・オーミック電極間距離にかか
わる制限が、ソース・ドレイン電極形成の際に先に形成
したゲート電極をマスクとする自己整合的な方法を採用
したことにより、排除され、ゲート・オーミック電極間
の直列抵抗を高周波動作にとって充分な程度までさげる
ことが可能となった。更に、この自己整合的方法の採用
に基づき、ゲート・ソース間の抵抗のバラツキがなくな
り、素子製造歩留りが大幅に改善されることになる。
づき説明した従来の製法と比較して、位置合わせ精度が
大幅に改善され、ゲート・オーミック電極間距離にかか
わる制限が、ソース・ドレイン電極形成の際に先に形成
したゲート電極をマスクとする自己整合的な方法を採用
したことにより、排除され、ゲート・オーミック電極間
の直列抵抗を高周波動作にとって充分な程度までさげる
ことが可能となった。更に、この自己整合的方法の採用
に基づき、ゲート・ソース間の抵抗のバラツキがなくな
り、素子製造歩留りが大幅に改善されることになる。
実施例
以下、実施例により本発明のMESFET並び。
にその製造方法につき更に具体的に説明する。しかし、
本発明の範囲は以下の例により何隻制限されない。
本発明の範囲は以下の例により何隻制限されない。
実施例1
第1図に示したような構成に従って、本発明によるME
SFETを作製した。まず、半絶縁性基板として半絶縁
性のGaΔS基板を用い、その上に保護膜としてSiN
膜を1.000人の厚さで蒸着し、この保護膜を介して
第1の動作層をイオン注入法に従って形成した。
SFETを作製した。まず、半絶縁性基板として半絶縁
性のGaΔS基板を用い、その上に保護膜としてSiN
膜を1.000人の厚さで蒸着し、この保護膜を介して
第1の動作層をイオン注入法に従って形成した。
注入イオン:Sl
注入濃度 + 2 X10”/cイ
次いで、フォ) IJソゲラフイーによって多層構造を
有するレジスト膜(OFPR800、SiNおよびOF
P R800)をゲート電極形成領域上に形成し、そ
の両側にイオン注入を行って高濃度でイオン注入された
第2の動作層を形成する。
有するレジスト膜(OFPR800、SiNおよびOF
P R800)をゲート電極形成領域上に形成し、そ
の両側にイオン注入を行って高濃度でイオン注入された
第2の動作層を形成する。
注入イオン:Si
注入濃度 =2×1013/Cイ
上記レジストをマスクとしてスパッタ法によりSiO□
膜を2000人の厚さで形成し、リフトオフ法によりシ
ョットキー接合用開口部を第1の動作層上に形成し、ア
ニール処理を施し、次いでSiO□絶縁膜をマスクとし
て動作層上に形成した開口部のSiN膜をプラズマエツ
チング装置により、エツチングガスとして CF、を用
いて除去して第1の動作層を露出させ、しかる後に開口
部を含む領域にTi/Pt/八Uを蒸着へ、リフトオフ
法によりゲート電極を形成した。
膜を2000人の厚さで形成し、リフトオフ法によりシ
ョットキー接合用開口部を第1の動作層上に形成し、ア
ニール処理を施し、次いでSiO□絶縁膜をマスクとし
て動作層上に形成した開口部のSiN膜をプラズマエツ
チング装置により、エツチングガスとして CF、を用
いて除去して第1の動作層を露出させ、しかる後に開口
部を含む領域にTi/Pt/八Uを蒸着へ、リフトオフ
法によりゲート電極を形成した。
次いで、別途レジスト膜(OFPR800)を用いてゲ
ート電極と隣接する部分以外のソース、ドレイン電極端
部を画成するようにフォ) IJソゲラフイー法に従っ
てレジストパターンを形成する。
ート電極と隣接する部分以外のソース、ドレイン電極端
部を画成するようにフォ) IJソゲラフイー法に従っ
てレジストパターンを形成する。
更に、かくして得たゲート電極並びにレジスト膜をマス
クとして、反応性イオンエツチングにより絶縁膜のエツ
チングを行う。ここではエツチングガスとしてCF4
+02系ガスを使用し、ガス圧2 X 1O−2Tor
rの下でエツチングを行った。
クとして、反応性イオンエツチングにより絶縁膜のエツ
チングを行う。ここではエツチングガスとしてCF4
+02系ガスを使用し、ガス圧2 X 1O−2Tor
rの下でエツチングを行った。
最後に、オーミック金属として八u−Ge/N iを蒸
着。
着。
し、リフトオフしてソース電極およびドレイン電極パタ
ーンを形成した後、オーミック金属の合金化を行うこと
によって、ゲート電極と自己整合的にオーミック電極即
ちソース電極、ドレイン電極を形成し、本発明によるM
ESFETを辱た。
ーンを形成した後、オーミック金属の合金化を行うこと
によって、ゲート電極と自己整合的にオーミック電極即
ちソース電極、ドレイン電極を形成し、本発明によるM
ESFETを辱た。
かくして得られたMESFETはゲート電極・オーミッ
ク電極間の間隔を十分に小さくすることができ、またゲ
ート・ソース間並びにゲート・ドレイン間直列抵抗を大
巾に低減し、高周波特性の向上を図ることができた。
ク電極間の間隔を十分に小さくすることができ、またゲ
ート・ソース間並びにゲート・ドレイン間直列抵抗を大
巾に低減し、高周波特性の向上を図ることができた。
発明の効果
以上詳しく説明したように、MESFETを本発明の第
1図(d)に示すような構成とすることにより、従来の
MESFETで問題となっていた、ゲート・ソース間あ
るいはゲート・ドレイン間の抵抗値の大きなことに基く
相互コンダクタンスgmが小さいという問題、ゲート・
ソース間の直列抵抗が大きいことによる雑音特性の劣化
などを有利に解決することができた。
1図(d)に示すような構成とすることにより、従来の
MESFETで問題となっていた、ゲート・ソース間あ
るいはゲート・ドレイン間の抵抗値の大きなことに基く
相互コンダクタンスgmが小さいという問題、ゲート・
ソース間の直列抵抗が大きいことによる雑音特性の劣化
などを有利に解決することができた。
更に、本発明のMESFETの製造方法によれば、ゲー
ト電極をまず形成し、このゲート電極パターンをマスク
として使用する自己整合的なソース・ドレイン電極の形
成に基き、従来法にみられた製造プロセス上の位置合せ
の精度が低く、そのためゲート・オーミック電極間距離
を大きくせざるを碍ず、高周波動作に十分な直列抵抗が
得られないという重大な問題をほぼ解決することができ
た。また、自己整合的に電極形成を行っているので位置
合せ誤差が小さく、その結果ゲート・ソース間抵抗のバ
ラツキも小さいために、著しく改善された素子製造歩留
りを達成することができる。
ト電極をまず形成し、このゲート電極パターンをマスク
として使用する自己整合的なソース・ドレイン電極の形
成に基き、従来法にみられた製造プロセス上の位置合せ
の精度が低く、そのためゲート・オーミック電極間距離
を大きくせざるを碍ず、高周波動作に十分な直列抵抗が
得られないという重大な問題をほぼ解決することができ
た。また、自己整合的に電極形成を行っているので位置
合せ誤差が小さく、その結果ゲート・ソース間抵抗のバ
ラツキも小さいために、著しく改善された素子製造歩留
りを達成することができる。
以上述べたように、本発明は工業的観点から極めて有用
な発明であるといえる。
な発明であるといえる。
第1図(a)〜(d)は本発明のMESFETの製造方
法を説明するための各工程を模式的に示した断面図であ
り、 第2図は従来のMESFETの構成を説明するための模
式的な断面図であり、 第3図は別の従来の製造方法により得られたMESFE
Tの構成並びにその有する欠点を説明するための模式的
な断面図である。 〔主な参照番号〕 ■、20・・・半絶縁性半導体基板、 2.21・・・動作層、 3,23・・・ゲート電極
、4.24・・・ソース電極、5.25・・・ドレイン
電極、10、22・・・高濃度動作層、
法を説明するための各工程を模式的に示した断面図であ
り、 第2図は従来のMESFETの構成を説明するための模
式的な断面図であり、 第3図は別の従来の製造方法により得られたMESFE
Tの構成並びにその有する欠点を説明するための模式的
な断面図である。 〔主な参照番号〕 ■、20・・・半絶縁性半導体基板、 2.21・・・動作層、 3,23・・・ゲート電極
、4.24・・・ソース電極、5.25・・・ドレイン
電極、10、22・・・高濃度動作層、
Claims (7)
- (1)半絶縁性半導体基板、該半導体基板表面上に形成
された動作層および該動作層上に形成されたソース電極
、ゲート電極並びにドレイン電極を備えたショットキー
ゲート電界効果トランジスタにおいて、 上記動作層は前記ゲート電極下部に形成された第1部分
と該第1の部分に接してその両側に形成された第2の部
分とで構成されており、該第2の動作層の単位面積当た
りの不純物量が該第1の動作層の単位面積当たりの不純
物量よりも大きく、更に前記ショットキー電極金属の両
端が隣接するソース並びにドレイン電極端面の延長線上
方に達するように形成された構造を有することを特徴と
する上記ショットキーゲート電界効果トランジスタ。 - (2)上記ゲート電極が第1の動作層と直接接する部分
および絶縁膜を介して第1並びに第2動作層と接する部
分からなることを特徴とする特許請求の範囲第1項記載
のショットキーゲート電界効果型トランジスタ。 - (3)半絶縁性半導体基板、その表面上に形成された第
1の動作層および該第1の動作層の両側に設けられ、そ
れよりも高不純物濃度の第2の動作層、第2の動作層上
にオーミック接続されたソース電極およびドレイン電極
ならびに第1の動作層と接すると共に絶縁膜を介して、
第2の動作層と接しているゲート電極とで構成されたシ
ョットキーゲート電界効果トランジスタの製造方法であ
って、形成されたゲート電極をマスクとして絶縁膜をエ
ッチングして、上記第2の動作層上に開口部を形成し、
オーミック金属を蒸着して、該開口部に、上記ゲート電
極に対して自己整合的にソースおよびドレイン電極を形
成する工程を含むことを特徴とする上記ショットキーゲ
ート電界効果トランジスタの製造方法。 - (4)上記第1の動作層および第2の動作層の形成をイ
オン注入法により行うことを特徴とする特許請求の範囲
第3項記載の方法。 - (5)上記第1の動作層の形成を、気相エピタキシャル
成長法により行うことを特徴とする特許請求の範囲第3
項記載の方法。 - (6)上記第1の動作層のゲート電極形成領域の両側に
イオン注入することにより第2の動作層を形成すること
を特徴とする特許請求の範囲第5項記載の方法。 - (7)上記ゲート電極材料がTi/Pt/Au、Pt/
Pd/Ni、Pd/Ni/Rh、Ni/AuまたはRh
/Auであることを特徴とする特許請求の範囲第3〜6
項のいずれか1項に記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29790385A JPS62156877A (ja) | 1985-12-28 | 1985-12-28 | シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29790385A JPS62156877A (ja) | 1985-12-28 | 1985-12-28 | シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62156877A true JPS62156877A (ja) | 1987-07-11 |
Family
ID=17852589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29790385A Pending JPS62156877A (ja) | 1985-12-28 | 1985-12-28 | シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62156877A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63263770A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | GaAs MESFET及びその製造方法 |
JPH021136A (ja) * | 1987-10-23 | 1990-01-05 | Vitesse Semiconductor Corp | 3−v族デバイス用の誘電キャップ |
JP2013058774A (ja) * | 2006-01-17 | 2013-03-28 | Cree Inc | 支持されたゲート電極を備えるトランジスタの作製方法およびそれに関連するデバイス |
-
1985
- 1985-12-28 JP JP29790385A patent/JPS62156877A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63263770A (ja) * | 1987-04-20 | 1988-10-31 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | GaAs MESFET及びその製造方法 |
JPH021136A (ja) * | 1987-10-23 | 1990-01-05 | Vitesse Semiconductor Corp | 3−v族デバイス用の誘電キャップ |
JP2013058774A (ja) * | 2006-01-17 | 2013-03-28 | Cree Inc | 支持されたゲート電極を備えるトランジスタの作製方法およびそれに関連するデバイス |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH048943B2 (ja) | ||
JPH02148738A (ja) | 電界効果トランジスタの製造方法 | |
US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
JPH0817186B2 (ja) | 電界効果トランジスタの製造方法 | |
JPS59222965A (ja) | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 | |
JPS62156877A (ja) | シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 | |
KR950007361B1 (ko) | 전계효과트랜지스터 | |
JPH06120524A (ja) | デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 | |
JPS62169483A (ja) | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 | |
JPH0685286A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPS6323367A (ja) | シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 | |
JPH04282841A (ja) | 半導体装置の製造方法 | |
JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 | |
JPH0758716B2 (ja) | 電界効果トランジスタの製造方法 | |
JPH01189960A (ja) | 化合物半導体装置の製造方法 | |
JP2000150540A (ja) | 電界効果トランジスタ | |
JPH04212428A (ja) | 半導体装置の製造方法 | |
JPH024137B2 (ja) | ||
JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPS59193070A (ja) | シヨツトキゲ−ト電界効果トランジスタの製造方法 | |
JPS6272175A (ja) | 半導体装置の製造方法 | |
JPS6258154B2 (ja) | ||
JPH0563946B2 (ja) | ||
JPH03203246A (ja) | 半導体装置の製造方法 | |
JPS6317561A (ja) | 電界効果トランジスタ構造 |