JPS62154836A - Selecting signal generator - Google Patents
Selecting signal generatorInfo
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- JPS62154836A JPS62154836A JP29670085A JP29670085A JPS62154836A JP S62154836 A JPS62154836 A JP S62154836A JP 29670085 A JP29670085 A JP 29670085A JP 29670085 A JP29670085 A JP 29670085A JP S62154836 A JPS62154836 A JP S62154836A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電話機のダイヤル操作に応じて選択信号を
発生する選択信号発生装置に係り、特に、選択信号とし
てＤ ＴＭ Ｆ （Ｄｕａｌ Ｔｏｎｅ Ｍｏｄｕｌａ
ｔｅｄＦｒｅｑｕｅｎｃｙ ）信号の発生に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a selection signal generating device that generates a selection signal in response to a dial operation on a telephone, and in particular, a selection signal generating device that generates a selection signal using DTM F (Dual Tone Modula) as a selection signal.
tedFrequency ) signal.
選択信号発生装置は、送出する選択信号がパス形式のも
のと、ＤＴＭＦ信号形式のものとに大別されるが、ＤＴ
ＭＦ信号形式のものは、基準発振回路から出力された基
準クロック信号を、操作キーの位置する行および列ごと
に規格化された周波数（標準周波数）に適合し得るよう
に変更し、各行および列に対応した周波数信号を得て、
それを合成することによって操作キーを表わすＤＴＭＦ
信号を得るものである。Selection signal generators send out selection signals that are broadly classified into those in path format and those in DTMF signal format.
In the MF signal format, the reference clock signal output from the reference oscillation circuit is changed to match the standardized frequency (standard frequency) for each row and column where the operation key is located, and Obtain a frequency signal corresponding to
DTMF that represents the operation key by composing it
It is used to obtain signals.
ところで、このような選択信号発生装置は、電話回線か
ら直接電源の供給を受けるため、低消費電力、低電圧動
作をすることが要求される。このような要求に応える１
つの手段として、基準発振の周波数を低く抑えて動作時
の消費電流を抑えるとともに、低電圧動作を可能にする
ことが行われている。このような選択信号発生装置によ
ってＤＴＭＦ信号を得る場合に、任意のキーに対応して
規格化された周波数を得るための手段には、（ａ）
第１６図に示すように、正弦波の時間に対する立上りま
たは立下りの１ステツプごとに分周比Ｎｌ 、Ｎ２を交
互に切り換えて、整数分周比に０．５の小数点以下の桁
までの分周比を得るもの（ｂｌ 第１７図に示すよう
に、分周出力によって得られた模擬サイン波の頂点部ａ
、ｂに対して数個の基準発振パルスを挿入することによ
り、サイン波周波数を微調整するもの
などがある。Incidentally, since such a selection signal generating device receives power directly from the telephone line, it is required to operate with low power consumption and low voltage. Responding to these demands1
As one means, the frequency of the reference oscillation is kept low to suppress current consumption during operation and to enable low voltage operation. When obtaining a DTMF signal using such a selection signal generator, means for obtaining a standardized frequency corresponding to an arbitrary key include (a)
As shown in Fig. 16, the frequency division ratios Nl and N2 are alternately switched for each step of the rise or fall of the sine wave over time, and the integer frequency division ratio is divided to the decimal place of 0.5. What obtains the frequency ratio (bl As shown in Figure 17, the peak part a of the simulated sine wave obtained by the frequency division output
, b, by inserting several reference oscillation pulses to finely adjust the sine wave frequency.
しかしながら、（ａｌＯものは、小数点以下０．５まで
の分周比しか得られず、標準周波数に対する周波数偏差
が大きくなる。また、（ｂ）のものは、サイン波形の一
部分のみにパルスを追加して周波数調整を行っているた
め、波形歪が大きくなるという欠点があった。However, the (alO type) can only obtain a division ratio of up to 0.5 after the decimal point, resulting in a large frequency deviation from the standard frequency.Also, the type (b) adds pulses only to a part of the sine waveform. Since the frequency is adjusted using the same method, the disadvantage is that the waveform distortion becomes large.
そこで、この発明は、ＤＴＭＦ信号を発生する選択信号
発生装置において、周波数偏差を抑制し、ＤＴＭＦ信号
の精度を高めた選択信号発生装置の提供を目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a selection signal generation device that suppresses frequency deviation and improves the accuracy of the DTMF signal.
この発明の選択信号発生装置は、第１図に示すように、
複数の整数分周比を選択的に切換え可能な周波数分周手
段（ＣＯＬＵＭＮ分周カウンタ１２、Ｃ−ＲＯＭ１１６
、Ｃ−ＲＯＭ２１８、ＲＯ−分周カウンタ１４、Ｒ−Ｒ
ＯＭ＋２６、Ｒ−ＲＯＭ ２２８）と、この周波数分周
手段の出力を計数し、特定の整数分周比出力を発生して
前記周波数分周手段の整数分周比を選択して小数点分周
出力を得る比率設定手段（ＣＯＬＵＭＮ比率カウンタ２
２、Ｃ−ＲＯＭ３２４、ＲＯＷ比率カウンタ３２、Ｒ−
ＲＯＭ３３４）とを備えたものである。As shown in FIG. 1, the selection signal generator of the present invention has the following features:
Frequency dividing means (COLUMN frequency division counter 12, C-ROM 116) capable of selectively switching a plurality of integer frequency division ratios
, C-ROM218, RO-divider counter 14, R-R
OM+26, R-ROM 228) and the output of this frequency dividing means, generate a specific integer frequency dividing ratio output, select the integer frequency dividing ratio of the frequency dividing means, and output the decimal point frequency dividing output. Ratio setting means to obtain (COLUMN ratio counter 2
2, C-ROM324, ROW ratio counter 32, R-
ROM 334).
この発明の選択信号発生装置では、基準クロック信号を
複数の整数分周比を選択的に切換え可能な周波数分周手
段によって分周し、その分周出力を比率計数手段に加え
て計数し、その計数出力によって周波数分周手段に任意
の整数分周比を選択し、小数点分周を実現する。In the selection signal generating device of the present invention, a reference clock signal is frequency-divided by a frequency dividing means capable of selectively switching a plurality of integer frequency dividing ratios, and the divided output is added to a ratio counting means for counting. An arbitrary integer frequency division ratio is selected for the frequency frequency division means based on the count output, and decimal point frequency division is realized.
以下、この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は、この発明の選択信号発生装置の実施例を示す
。FIG. 1 shows an embodiment of the selection signal generator of the present invention.
第１図において、選択信号データのデータ入力手段とし
て設置されたキーボード２は、テンキーとともに付随的
な挿、＃、Ａ、Ｂ、Ｃ，Ｄキーなどの複数の記号キーか
らなり、この実施例の場合、キーボード２のキーの配列
および個数は、４行４列合計１６個で構成されている。In FIG. 1, a keyboard 2 installed as a data input means for selection signal data includes a numeric keypad and a plurality of additional symbol keys such as insertion, #, A, B, C, and D keys. In this case, the keyboard 2 has a total of 16 keys arranged in 4 rows and 4 columns.
このキーボード２において、テンキーやその他のキーは
、相手先電話番号や暗証番号などの数値入力などに用い
られる。そして、操作されたキーの入力データは、各キ
ーの横軸上の位置情報ＣＯＬＵＭＮＩ、 ２． ３．
４および縦軸上の位置情報ＲＯＷＩ、 ２． ３．
４で構成され、各位置情報ＣＯＬＵＭＮＩ、 ２．
３． ４およびＲＯＷｌ、２，３．４は、キー人力論
理回路４に加えられる。In this keyboard 2, the numeric keypad and other keys are used for inputting numerical values such as the telephone number of the other party and the password. The input data of the operated keys is the position information COLUMNI on the horizontal axis of each key; 2. 3.
4 and position information ROWI on the vertical axis, 2. 3.
4, each location information COLUMNI, 2.
3. 4 and ROWl, 2, 3.4 are added to the key human logic circuit 4.
キー人力論理回路４は、受話器などの操作に連動するフ
ックスイッチ（ＨＯＯＫ ＳＷ ）の導通の後、操作さ
れた特定のキーを表わすＤＴＭＦ信号の基礎となる指定
信号ＲＩｓ Ｒ２、Ｒ３、Ｒ４、ＣＩ、Ｃ２、’Ｃ３、
Ｃ４を出力するとともに、各種のリセット信号ＲＥＳＥ
Ｔ 、、ＲＯ賀−ＲＥＳＥＴ 、 Ｃ０Ｌ−ＲＥＳＥＴ
を出力し、これら各信号はＤＴＭＦ選択信号を形成する
選択信号形成回路６に加えられる。After the hook switch (HOOK SW) linked to the operation of the handset etc. is turned on, the key human power logic circuit 4 generates designation signals RIs R2, R3, R4, CI, which are the basis of the DTMF signal representing the specific key operated. C2, 'C3,
In addition to outputting C4, various reset signals RESE
T,, ROga-RESET, C0L-RESET
These signals are applied to a selection signal forming circuit 6 which forms a DTMF selection signal.
選択信号形成回路６は、キー人力論理回路４からの各種
信号に基づいて設定される分周比によって、発振回路８
の基準発振周波数ｆｒのクロックパルスＣＰを分周し、
その分周出力を合成することによって、操作キーに応じ
た選択信号としてのＤ Ｔ Ｍ Ｆ １を号を得るもの
である。The selection signal forming circuit 6 controls the oscillation circuit 8 according to the frequency division ratio set based on various signals from the key human logic circuit 4.
Divide the clock pulse CP of the reference oscillation frequency fr,
By combining the frequency-divided outputs, a signal D TMF 1 is obtained as a selection signal corresponding to the operation key.
この選択信号形成回路６において、発振回路８は発振子
１０によって基準発振周波数ｆｒが設定されており、キ
ー人力論理回路４からのリセット信号ＲＥＳＥＴによっ
て発振動作がリセットされる。In the selection signal forming circuit 6, the reference oscillation frequency fr of the oscillation circuit 8 is set by the oscillator 10, and the oscillation operation is reset by the reset signal RESET from the key human logic circuit 4.
この発振回路８から出力された基準発振周波数ｆｒのク
ロックパルスＣＰは、整数分周比が選択可能な高群側の
周波数分周手段を構成するＣＯＬｔ１ＭＮ分周カウンタ
１２に加えられるとともに、同様に整数分周比が選択可
能な低群側の周波数分周手段として設置されたＲＯＷ分
周カウンタ１４に加えられて選択された整数分周比によ
って分周される。The clock pulse CP of the reference oscillation frequency fr outputted from this oscillation circuit 8 is applied to the COLt1MN frequency division counter 12 constituting the high group side frequency division means from which an integer frequency division ratio can be selected, and is similarly applied to the integer frequency division counter 12. The frequency is divided by an integer frequency division ratio selected by adding it to the ROW frequency division counter 14 installed as a frequency division means on the low group side with a selectable frequency division ratio.
ＣＯＬＵＭＮ分周カウンタ１２の分周出力は、ＣＯＬＵ
ＭＮ分周カウンタ１２とともに高群側の周波数分周手段
を構成する整数分周比設定手段として設置されたＣＯＬ
ＩＪＭＮ分周比記憶回路（Ｃ−ＲＯＭｔ 、Ｃ−ＲＯＭ
２）１６．１８ に加えられる。各Ｃ−ＲＯＭ１１６、
Ｃ−ＲＯＭｚｌＢには、キー人力論理回路４から操作キ
ーに応じて得られる位置データとしての指定信号Ｃ＋
、Ｃ２、Ｃ３、Ｃ４の任意のものが続出信号として加え
られ、Ｃ−ＲＯＭ ＋１６およびＣ−ＲＯＭｚｌＢから
位置データに応じた整数分周比ＮＣ＋、ＮＣｚが読み出
される。The frequency division output of the COLUMN frequency division counter 12 is COLUMN.
A COL installed as an integer frequency division ratio setting means that constitutes a frequency division means on the high group side together with the MN frequency division counter 12.
IJMN frequency division ratio memory circuit (C-ROMt, C-ROM
2) Added on 16.18. Each C-ROM116,
The C-ROMzlB contains a designation signal C+ as position data obtained from the key human logic circuit 4 according to the operation key.
, C2, C3, and C4 are added as successive signals, and integer frequency division ratios NC+ and NCz corresponding to the position data are read out from C-ROM +16 and C-ROMzlB.
この読み出された分周比出力は、分周比選択手段として
設置されたスイッチ回路２０によって何れかの分周比が
選択されて、ＣＯＬＵＭＮ分周カウンタ１２にその選択
された整数分周比を表わす出力がリセット人力Ｒとして
加えられるとともに、この分周比出力がＣＯＬＵＭＮ比
率カウンタ２２にも加えられる。For this read frequency division ratio output, one of the frequency division ratios is selected by a switch circuit 20 installed as a frequency division ratio selection means, and the selected integer frequency division ratio is sent to the COLUMN frequency division counter 12. The output shown is added as the reset manual power R, and this frequency division ratio output is also added to the COLUMN ratio counter 22.
ＣＯＬＵＭＮ比率カウンタ２２は、分周比の比率設定手
段の一部を構成しており、ＣＯＬＵＭＮ分周カウンタ１
２の計数出力に応じてＣ−ＲＯＭ＋１６およびＣ−ＲＯ
Ｍ２１８から得られる複数の分周比、この実施例では２
つの分周比ＮＣＩ 、ＮＣ２を表わす出力を計数し、そ
の計数出力はＣＯＬＩＪＭＮ分周カウンタ１２とともに
分周比の比率設定手段の一部を構成する分周比記憶手段
を構成するＣＯＬＵＭＮ比率記憶回路（Ｃ−ＲＯＭ３
）２４に加えられる。Ｃ−Ｒ・０Ｍ３２４には、キー人
力論理回路４から操作キーに応じた位置データとしての
指定信号ＣＩ、Ｃ２、Ｃ３、Ｃ４が続出信号として加え
られる。The COLUMN ratio counter 22 constitutes a part of the ratio setting means of the frequency division ratio, and the COLUMN frequency division counter 1
C-ROM+16 and C-RO according to the count output of 2
Multiple division ratios obtained from M218, in this example 2
The COLUMN ratio storage circuit (which, together with the COLIJMN frequency division counter 12, constitutes a division ratio storage means that constitutes a part of the frequency division ratio ratio setting means) C-ROM3
) is added to 24. Designation signals CI, C2, C3, and C4 as position data corresponding to the operated keys are sequentially applied to the C-R.0M 324 from the key human logic circuit 4.
これによって、Ｃ−ＲＯＭ３２４から位置データに応じ
た分周比率ＮＣ３が読み出され、その分周比率ＮＣ３は
、スイッチ回路２０に対して分周比を選択するスイッチ
ング信号として加えられるので、スイッチ回路２０は接
点ｘ、ｙ側に交互に切り換えられるとともに、各接点ｘ
、ｙ側の導通時間が比率Ｎ Ｃ３によって変更され、Ｃ
ＯＬＵＭＮ分周カウンタ１２およびＣＯＬＵＭＮ比率カ
ウンタ２２に対して２つの分周比ＮＣ，、ＮＣ２が交互
にかつ任意の設定期間に設定される。As a result, the frequency division ratio NC3 corresponding to the position data is read from the C-ROM 324, and the frequency division ratio NC3 is applied to the switch circuit 20 as a switching signal for selecting the frequency division ratio. is alternately switched to the contact x and y side, and each contact x
, the conduction time on the y side is changed by the ratio N C3, and C
Two frequency division ratios NC, NC2 are set alternately and in arbitrary setting periods for the OLUMN frequency division counter 12 and the COLUMN ratio counter 22.
また、低群側では、ＲＯＷ分周カウンタ１４の分周出力
は、ＲＯＷ分周カウンタ１４とともに低群側の周波数分
周手段を構成する整数分周比設定手段として設置された
ＲＯ−分周比記憶回路（Ｒ−ＲＯＭ＋ 、Ｒ−ＲＯＭ２
）２６．２８ に加えられる。In addition, on the low group side, the frequency division output of the ROW frequency division counter 14 is determined by the RO-frequency division ratio installed as an integer frequency division ratio setting means that constitutes the frequency division means on the low group side together with the ROW frequency division counter 14. Memory circuit (R-ROM+, R-ROM2
) 26.28 added.
各Ｒ−ＲＯＭ＋２６、Ｒ−ＲＯＭ２２Ｂには、キー人力
論理回路４から操作キーに応じて得られる位置データと
しての指定信号Ｒ１，Ｒ２、Ｒ３、Ｒ４の任意のものが
続出信号として加えられ、Ｒ−ＲＯＭ＋２６およびＲ−
ＲＯＭ２２８から位置データに応じた整数分周比ＮＲＩ
、ＮＲ２が読み出される。この読み出された分周比出力
は、分周比選択手段として設置されたスイッチ回路３０
によって何れかの分周比が選択されて、ＲＯＷ分周カウ
ンタ１４にその選択された整数分周比を表わす出力がリ
セット人力Ｒとして加えられるとともに、この分周比出
力がＲＯＷ比率カウンタ３２にも加えられる。To each R-ROM+26 and R-ROM22B, any one of the designation signals R1, R2, R3, and R4 as position data obtained from the key human logic circuit 4 according to the operation key is added as a successive signal, ROM+26 and R-
Integer frequency division ratio NRI according to position data from ROM228
, NR2 are read out. This read frequency division ratio output is sent to a switch circuit 30 installed as frequency division ratio selection means.
One of the frequency division ratios is selected, and an output representing the selected integer frequency division ratio is applied to the ROW frequency division counter 14 as a reset manual R, and this frequency division ratio output is also applied to the ROW ratio counter 32. Added.
ＲＯＷ比率カウンタ３２は、分周比の比率設定手段の一
部を構成しており、ｌ？ＯＷ分周カウンタ１４の計数出
力に応じてＲ−ＲＯＭ＋２６およびＲ−ＲＯＭ２２８か
ら得られる複数の分周比、この実施例では２つの分周比
ＮＲ１，ＮＲｚを表わす出力を計数し、その計数出力は
ＲＯＷ分周カウンタ１４とともに分周比の比率設定手段
の一部を構成する分周比記憶手段を構成するＲＯＷ比率
記憶回路（ＲＲＯＭ３）３４に加えられる。Ｒ−ＲＯＭ
３３４には、キー人力論理回路４から操作キーに応じ
た位置データとしての指定信号Ｒ＋ 、Ｒ２、Ｒ３、Ｒ
４が読出信号として加えられる。これによって、Ｒ−Ｒ
ＯＭ３３４から位置データに応じた分周比率Ｎ Ｒ３が
読み出され、その分周比率Ｎ Ｒ３は、スイッチ回路３
０に対して分周比を選択するスイッチング信号として加
えられるので、スイッチ回路３０は接点ｘ、ｙ側に交互
に切り換えられるとともに、各接点ｘ、ｙ側の導通時間
が比率ＮＲ３によって変更され、ＲＯ−分周カウンタ１
４およびＲＯＷ比率カウンタ３２に対して２つの分周比
ＮＲ，、ＮＲ２が交互にかつ任意の設定期間に設定され
る。The ROW ratio counter 32 constitutes a part of the ratio setting means of the frequency division ratio, and the ROW ratio counter 32 constitutes a part of the ratio setting means of the frequency division ratio. According to the count output of the OW frequency division counter 14, outputs representing a plurality of frequency division ratios obtained from R-ROM+26 and R-ROM228, two frequency division ratios NR1 and NRz in this embodiment, are counted, and the count output is It is added to a ROW ratio storage circuit (RROM3) 34 which constitutes a division ratio storage means which together with the ROW frequency division counter 14 constitutes a part of the ratio setting means for the frequency division ratio. R-ROM
334, designation signals R+, R2, R3, R as position data corresponding to the operated keys are sent from the key human logic circuit 4.
4 is added as a read signal. By this, R-R
A frequency division ratio N R3 corresponding to the position data is read from the OM334, and the frequency division ratio N R3 is applied to the switch circuit 3.
Since it is applied as a switching signal to select the frequency division ratio with respect to 0, the switch circuit 30 is alternately switched to the contact x and y sides, and the conduction time of each contact x and y is changed by the ratio NR3, and the RO -Division counter 1
Two frequency division ratios NR, NR2 are set alternately for the ROW ratio counter 32 and ROW ratio counter 32 in an arbitrary setting period.
そして、スイッチ回路２０を介して得られた高群パルス
ＰＨは、ＣＯＬＩＪＭＮサイン波カウンタ３６に加えら
れて計数され、その計数出力は波形記憶手段としてのＣ
ＯＬＵＭＮサイン波記憶素子（ＲＯＭ）３８に波形続出
信号として加えられる。このＣＯＬυＭＮサイン波ＲＯ
Ｍ３８から読み出されたディジタルサイン波は、ディジ
タル・アナログ変換器（ＤＡＣ）４０によってアナログ
サイン波に変換される。同様に、スイッチ回路３０を介
して得られた低群パルスＰＬは、ＲＯＭサイン波カウン
タ４２に加えられて計数され、その計数出力は波形記憶
手段としてのＲＯＷサイン波記憶素子（ＲＯＭ）４４に
波形続出信号として加えられる。このＲＯ−サイン波Ｒ
ＯＭ４４から読み出されたディジタルサイン波は、ディ
ジタル・アナログ変換器（ＤＡＣ）４６によってアナロ
グサイン波に変換される。高群および低群側の正弦波出
力は、信号合成手段として設置された波形合成回路４８
によって合成されて、操作キ゛−を表わすＤＴＭＦ信号
が形成される。このＤＴＭＦ信号は、バッファ回路５０
を介して図示していない標準的な電話回線に対して交換
機に向けて出力端子５２から送出される。Then, the high group pulse PH obtained via the switch circuit 20 is added to the COLIJMN sine wave counter 36 and counted, and the count output is used as a waveform storage means.
The signal is applied to the OLUMN sine wave storage element (ROM) 38 as a waveform successive signal. This COLυMN sine wave RO
The digital sine wave read from M38 is converted into an analog sine wave by a digital-to-analog converter (DAC) 40. Similarly, the low group pulse PL obtained via the switch circuit 30 is applied to a ROM sine wave counter 42 for counting, and the count output is stored as a waveform in a ROW sine wave storage element (ROM) 44 as a waveform storage means. Added as a continuous signal. This RO-sine wave R
The digital sine wave read from the OM 44 is converted into an analog sine wave by a digital-to-analog converter (DAC) 46. The high group and low group side sine wave outputs are generated by a waveform synthesis circuit 48 installed as a signal synthesis means.
are combined to form a DTMF signal representing the operating key. This DTMF signal is sent to the buffer circuit 50.
The signal is sent from output terminal 52 to the exchange via a standard telephone line (not shown).
したがって、この選択信号発生装置では、複数の整数分
周比を選択的に切換え可能な周波数分周手段として設定
されたＣＯＬＵＭＮ分周カウンタ１２、Ｃ−ＲＯＭ＋１
６、ＣＲＯＭ２１８、ＲＯ−分周カウンタ１４、Ｒ−Ｒ
ＯＭ＋２６、Ｒ−ＲＯＭ ｚ２８に基準クロック信号Ｃ
Ｐを加えて分周し、その分周出力をスイッチ回路２０．
３０に加え、これらスイッチ回路２０．３０から得られ
た分周比ＮＣ＋ 、ＮＣｚ 、ＮＲ＋ 、ＮＲ２を比率
設定手段としてのＣＯＬＵＭＮ比率カウンタ２２および
Ｃ−ＲＯＭ３２４、Ｒ回圧率カウンタ３２およびＲ−Ｒ
ＯＭ３３４に設定し、これら比率設定手段から得られた
比率ＮＣ３、ＮＲ３によってスイッチ回路２０または３
０をスイッチングさせることによって、周波数分周手段
としてのＣＯＬＵＭＮ分周カウンタ１２、Ｃ−ＲＯＭ＋
１６、Ｃ−ＲＯＭ２１８、Ｒ１分周カウンタ１４、Ｒ−
ＲＯＭ＋２６、Ｒ−ＲＯＭ２２Ｂから任意の整数分周比
が選択され、小数点分周が得られている。Therefore, in this selection signal generation device, the COLUMN frequency division counter 12 and the C-ROM+1 are set as frequency division means capable of selectively switching a plurality of integer frequency division ratios.
6, CROM218, RO-divider counter 14, R-R
Reference clock signal C to OM+26, R-ROM z28
P is added and divided, and the divided output is sent to the switch circuit 20.
In addition to 30, the division ratios NC+, NCz, NR+, and NR2 obtained from these switch circuits 20.30 are used as ratio setting means for the COLUMN ratio counter 22 and C-ROM 324, the R rotation ratio counter 32 and R-R.
OM334, and switch circuit 20 or 3 according to the ratios NC3 and NR3 obtained from these ratio setting means.
By switching 0, COLUMN frequency dividing counter 12 as frequency dividing means, C-ROM+
16, C-ROM218, R1 frequency division counter 14, R-
An arbitrary integer frequency division ratio is selected from ROM+26 and R-ROM22B, and decimal point frequency division is obtained.
第２図は、第１図に示した選択信号形成回路６の前半回
路部分の具体的な回路構成例を示す。FIG. 2 shows a specific example of the circuit configuration of the first half of the selection signal forming circuit 6 shown in FIG.
（ａｌ 発振回路８
発振回路８は、発振素子として抵抗５４、キャパシタ５
６．５８および基準発振周波数ｆｒを設定する発振子１
０を備えており、リセット信号ＲＥＳＥＴの有無によっ
てＮＯＲ回路６０のゲート条件が規制されている。した
がって、リセット信号ＲＥＳＥＴ カ低レベル（Ｌ、）
のとき、クロックパルスＣＰを通過させ、インバータ６
２からそのクロックパルスＣＰ、インバータ６４からそ
の反転クロックパルス３丁を取り出している。(al Oscillation circuit 8 The oscillation circuit 8 includes a resistor 54 and a capacitor 5 as oscillation elements.
6.58 and the oscillator 1 that sets the reference oscillation frequency fr
0, and the gate conditions of the NOR circuit 60 are regulated depending on the presence or absence of the reset signal RESET. Therefore, the reset signal RESET is at low level (L,)
When , the clock pulse CP is passed and the inverter 6
The clock pulse CP is taken out from the inverter 2, and three inverted clock pulses are taken out from the inverter 64.
（ｂｌ ＣＯＬＵＭＮ分周カウンタ１２、Ｃ−ＲＯＭ
＋１６、Ｃ−ＲＯＭ２１８およびスィッチ回路２０ＣＯ
ＬＬＩＭＮ分周カウンタ１２はＴ−フリップフロップ回
路（以下Ｔ−ＦＦという）６６．６８．７０．７２で構
成されており、Ｔ−ＦＦ６６のタイミング人力Ｔに対し
てクロックパルスＣＰ、各Ｔ−ＦＦ６６．６８．７０．
７２のリセット人力Ｒに対してスイッチ回路２０の出力
側から高群パルスＰＨが加えられて、前段の反転出力百
が分周出力として次段のタイミング人力Ｔになっている
。そして、Ｔ−ＦＦ ６６．６８．７０．７２の反転出
力ておよび非反転出力Ｑは、それぞれＣ−ＲＯＭ＋１６
とＣＲＯＭ２１８に加えられている。この実施例の場合
、Ｃ−ＲＯＭ＋１６には、整数分周比として１３ （
１２）、１２ （１１）、１１（１０）、１０ （９
）を記憶させ、また、Ｃ−ＲＯＭ＋１６には、整数分周
比とし７１２（１１）。(bl COLUMN frequency division counter 12, C-ROM
+16, C-ROM218 and switch circuit 20CO
The LLIMN frequency division counter 12 is composed of T-flip-flop circuits (hereinafter referred to as T-FF) 66, 68, 70, 72, and receives a clock pulse CP, each T-FF 66. 68.70.
A high group pulse PH is added from the output side of the switch circuit 20 to the reset human power R of 72, and the inverted output 100 of the previous stage becomes the timing human power T of the next stage as a frequency divided output. The inverting output and non-inverting output Q of T-FF 66,68,70,72 are respectively connected to C-ROM+16
and has been added to CROM218. In this example, C-ROM+16 has an integer frequency division ratio of 13 (
12), 12 (11), 11 (10), 10 (9
) is stored in the C-ROM+16 as an integer frequency division ratio 712 (11).
１１ （１０）、１０ （９）、９ （８）を記憶さ
せている。括弧で示す分周比は、分周比の切換えに対応
する補助的な分周比を表わす。11 (10), 10 (9), and 9 (8) are stored. The frequency division ratio shown in parentheses represents an auxiliary frequency division ratio corresponding to switching of the frequency division ratio.
そして、Ｃ−ＲＯＭ＋１６は、第３図に示すように、各
Ｔ−ＦＦ６６．６８．７０．７２からの非反転出力Ｑｌ
−Ｑ４および反転出力百１〜百４と、キー人力論理回路
４からの指定信号ＣＩ〜Ｃ４とを選択するワイヤマトリ
クス回路７４に対してＮＡＮＤ回路７６．７８．８０．
８２を設置し、各ＮＡＮＤ回路７６〜８２の出力を負論
理０Ｒ回路８４に加えて分周比出力Ｎ Ｃ＋を得ている
。As shown in FIG.
NAND circuits 76, 78, 80 .
82 is installed, and the outputs of each NAND circuits 76 to 82 are added to a negative logic 0R circuit 84 to obtain a frequency division ratio output N C+.
また、Ｃ−ＲＯＭ２１８も、各Ｔ−ＦＦ６６〜７２から
の非反転出力Ｑ１〜Ｑ４および反転出力百１〜百４と、
キー人力論理回路４からの指定信号Ｃｌ−Ｃ４とを選択
するワイヤマトリクス回路８６に対してＮＡＮＤ回路８
８．９０．９２．９４を設置し、各ＮＡＮＤ回路８８〜
９４の出力を負論理ＯＲ回路９６に加えて分周比出力Ｎ
Ｃ２を得ている。The C-ROM 218 also has non-inverted outputs Q1 to Q4 and inverted outputs 101 to 104 from each T-FF 66 to 72,
The NAND circuit 8 is connected to the wire matrix circuit 86 that selects the specified signal Cl-C4 from the key human logic circuit 4.
8.90.92.94 is installed, and each NAND circuit 88~
94 is added to the negative logic OR circuit 96 to obtain the frequency division ratio output N.
I got C2.
そして、各分周比出力ＮＣ＋ 、ＮＣ２は、第２図に示
すように、スイッチ回路２０のＮＡＮＤ回路９８、ｉｏ
ｏに加えられ、ＮＡＮＤ回路９８側では、分周比出力Ｎ
Ｃ＋とＣ−ＲＯＭ３２４側からの比率出力Ｎ Ｃ３の
インバータ１０２による反転出力と否定論理積が取られ
、また、ＮＡＮＤ回路１００側では、分周比出力Ｎ Ｃ
２と比率出力Ｎ Ｃ３との否定論理積が取られる。この
結果、比率出力Ｎ Ｃ３によって分周比ＮＣｔ 、ＮＣ
２の選択および各分周比ＮＣ１、ＮＣ２の期間が設定さ
れる。そして、各ＮＡＮＤ回路９８．１００の出力は負
論理ＯＲ回路１０４に加えられて論理和か取られ、その
論理出力がＤ−フリップフロップ回路（以下Ｄ−ＦＦと
いう）１０６のデータ人力りになっている。このＤ−Ｆ
Ｆ１０６のクロック入力ＣＫには、インバータ６４によ
って得られた反転クロックパルス３丁が加えられており
、再入力によって成立する非反転出力ＱはＮＡＮＤ回路
ｌＯ８に加えられてインバータ６２から得られたクロッ
クパルスＣＰとの否定論理積が取られる。As shown in FIG.
o, and on the NAND circuit 98 side, the frequency division ratio output N
The ratio output N C3 from the C+ and C-ROM 324 side is NANDed with the inverted output by the inverter 102, and on the NAND circuit 100 side, the frequency division ratio output N C
2 and the ratio output N C3 are NANDed. As a result, the frequency division ratio NCt, NC
2 and the periods of each frequency division ratio NC1 and NC2 are set. Then, the outputs of each NAND circuit 98 and 100 are added to a negative logic OR circuit 104 to perform a logical sum, and the logical output becomes the data output of a D-flip-flop circuit (hereinafter referred to as D-FF) 106. There is. This D-F
Three inverted clock pulses obtained from the inverter 64 are applied to the clock input CK of F106, and the non-inverted output Q established by re-input is applied to the NAND circuit lO8 and receives the clock pulses obtained from the inverter 62. A NAND with CP is taken.
このＮＡＮＤ回路ｌＯ８の出力は、負論理ＯＲ回路１１
０に加えられてキー人力論理回路４で得られたリセット
信号Ｃ０Ｌ−ＲＥＳＥＴの反転リセット信号Ｃ０Ｌ−Ｒ
ＥＳＥＴとの論理和が取られて、高群パルスＰＨが得ら
れる。The output of this NAND circuit lO8 is the negative logic OR circuit 11
0 and the inverted reset signal C0L-R of the reset signal C0L-RESET obtained in the key human logic circuit 4.
It is logically ORed with ESET to obtain the high group pulse PH.
したがって、このようなＣＯＬｔ１ＭＮ分周カウンタ１
２およびスイッチ回路２０において、キー操作によって
キーボード２のＣｏＬ２および分周比Ｎ Ｃ＋が選択さ
れた場合、キー人力論理回路４から発振回路８に対して
第４図のＡに示すリセット信号ＲＥＳＥＴ 、負論理Ｏ
Ｒ回路１１０に対して第４図のＢに示すリセット信号Ｃ
０Ｌ−ＲＥＳＥＴの反転信号Ｃ０Ｌ−ＲＥＳＥＴが加え
られると、インバータ６２から第４図のＣに示すクロッ
クパルスＣＰが出力される。この結果、Ｔ−ＦＦ６６か
ら第４図のＤに示す非反転出力Ｑ、 、Ｔ−ＦＦ６８か
ら第４図のＥに示す非反転出力Ｑ２ 、Ｔ−ＦＦ７０か
ら第４図のＦに示す非反転出力Ｑ３ 、Ｔ−ＦＦ７２か
ら第４図のＧに示す非反転出力Ｑ４が得られ、所定のＣ
−ＲＯＭ＋１６、Ｃ−ＲＯＭ２１８に加えられる。この
場合、Ｃ−ＲＯＭ＋１６、ＣＲＯＭ２１８から得られた
分周比ＮＣ＋ 、ＮＣ２およびＣＲＯＭ３２４側から得
られた比率出力Ｎ Ｃ３から、ＮＡＮＤ回路９８．１０
０および負論理ＯＲ回路１０４を経て得られた第４図の
Ｈに示すパルスが、Ｄ−ＦＦ１０６のデータ人力りに加
えられている。そして、Ｄ−ＦＦ １０６のクロック入
力ＣＫには、反転クロックパルスＣＰが加えられている
ので、Ｄ−ＦＦ１０６は第４図の■に示す非反転出力Ｑ
を発生し、この結果、第４図のＪに示す高群パルスＰＨ
が得られる。Therefore, such COLt1MN frequency division counter 1
2 and the switch circuit 20, when CoL2 and the frequency division ratio N C+ of the keyboard 2 are selected by key operation, the reset signal RESET shown in A in FIG. logic O
A reset signal C shown in B of FIG. 4 is applied to the R circuit 110.
When the inverted signal C0L-RESET of 0L-RESET is applied, the clock pulse CP shown in C of FIG. 4 is output from the inverter 62. As a result, the non-inverted output Q from T-FF66 shown in D in FIG. 4, the non-inverted output Q2 shown in E in FIG. 4 from T-FF68, and the non-inverted output shown in F in FIG. Q3, the non-inverted output Q4 shown in G in FIG. 4 is obtained from the T-FF72, and the predetermined C
-Added to ROM+16 and C-ROM218. In this case, from the frequency division ratio NC+ obtained from C-ROM+16 and CROM218, NC2 and the ratio output NC3 obtained from CROM324 side, the NAND circuit 98.10
The pulse shown at H in FIG. 4 obtained through the 0 and negative logic OR circuit 104 is applied to the data output of the D-FF 106. Since the inverted clock pulse CP is applied to the clock input CK of the D-FF 106, the D-FF 106 outputs the non-inverted output Q shown in
As a result, the high group pulse PH shown at J in FIG.
is obtained.
（Ｃ） ＣＯＬＵＭＮ比率カウンタ２２およびＣ−Ｒ
ＯＭ３ＣＯＬＵＭＮ比率カウンタ２２はＴ−フリップフ
ロップ回路（以下Ｔ−ＦＦという）１１２．１１４．１
１６．１１８で構成されており、Ｔ−ＦＦ１１２のタイ
ミング人力Ｔに対して高群パルスＰＨ，各Ｔ−ＦＦ１１
２〜１１８のリセット人力Ｒに対してキー人力論理回路
４からリセット信号Ｃ０Ｌ−ＲＥＳＥＴが加えられて、
前段の反転出力百が分周出力として次段のタイミング人
力Ｔになっている。そして、各Ｔ−ＦＦ１１２〜１１８
の反転出力ておよび非反転出力Ｑは、Ｃ−ＲＯＭ３２４
に加えられている。この実施例の場合、ＣＲＯＭ３２４
は、２つのＲＯＭから構成されており、整数分周比ＮＣ
４としてｏ、ｏ、ｏ、ｏとともに整数分周比Ｎ Ｃｓと
して１５，１１，９．９を記憶させている。(C) COLUMN ratio counter 22 and C-R
The OM3COLUMN ratio counter 22 is a T-flip-flop circuit (hereinafter referred to as T-FF) 112.114.1
16.118, high group pulse PH, each T-FF11 for timing human power T of T-FF112
A reset signal C0L-RESET is applied from the key human power logic circuit 4 to the reset human power R of 2 to 118,
The inverted output 100 of the previous stage is used as the frequency divided output and becomes the timing manual power T of the next stage. And each T-FF112 to 118
The inverted output and non-inverted output Q of C-ROM324
has been added to. In this embodiment, CROM324
is composed of two ROMs, and has an integer frequency division ratio NC
4, o, o, o, o and 15, 11, 9.9 are stored as the integer frequency division ratio N Cs.
そして、Ｃ−ＲＯＭ３２４は、第５図に示すように、各
Ｔ−ＦＦ１１２．１１４．１１６．１１８からの非反転
出力Ｑｌ−Ｑ４および反転出力頁１〜司４と、キー人力
論理回路４からの指定信号Ｃｌ−Ｃ４とを選択するワイ
ヤマトリクス回路１２０に対してＮＡＮＤ回路１２２を
設置し、ＮＡＮＤ回路１２２の出力からインバータ１２
４を介して比率出力ＮＣ４を得ている。また、ワイヤマ
トリクス回路１２０に対してＮＡＮＤ回路１２６．１２
８．１３０、ＯＲ回路１３１および負論理ＯＲ回路１３
２を設置し、各ＮＡＮＤ回路１２６〜１３０の出力を負
論理ＯＲ回路１３２に加えて比率出力ＮＣ５を得ている
。As shown in FIG. A NAND circuit 122 is installed for the wire matrix circuit 120 that selects the specified signal Cl-C4, and the output of the NAND circuit 122 is connected to the inverter 12.
A ratio output NC4 is obtained via the output terminal NC4. Also, for the wire matrix circuit 120, the NAND circuit 126.12
8.130, OR circuit 131 and negative logic OR circuit 13
2 is installed, and the outputs of each of the NAND circuits 126 to 130 are added to a negative logic OR circuit 132 to obtain a ratio output NC5.
各比率出力ＮＣ４、ＮＣ５は、第２図に示すように、ス
イッチ回路２０を制御するために設置された論理回路１
３４のＡＮＤ回路１３６．１３８に加えられ、ＡＮＤ回
路１３６側では、比率出力ＮＣａと高群パルスＰＨのイ
ンバータ１４０による反転信号との論理積が取られ、ま
た同様に、ＡＮＤ回路１３８側でも、比率出力Ｎ Ｃｓ
と高群パルスＰＨのインバータ１４０による反転信号と
の論理積が取られ、各ＡＮＤ回路１３６．１３８の出力
は、フリップフロップ回路を構成するＮＯＲ回路１４２
．１４４に加えられている。この場合、ＮＯＲ回路１４
２には、リセット信号Ｃ０Ｌ−ＲＥＳＥＴがゲート信号
として加えられて、このＮＯＲ回路１４２から比率出力
Ｎ Ｃ３が得られる。Each ratio output NC4, NC5 is connected to a logic circuit 1 installed to control the switch circuit 20, as shown in FIG.
34 AND circuits 136 and 138, and on the AND circuit 136 side, the logical product of the ratio output NCa and the inverted signal of the high group pulse PH by the inverter 140 is taken, and similarly, on the AND circuit 138 side, the ratio Output NCs
and the inverted signal of the high group pulse PH by the inverter 140, and the outputs of the AND circuits 136 and 138 are outputted to the NOR circuit 142 constituting the flip-flop circuit.
．． It has been added to 144. In this case, the NOR circuit 14
2, a reset signal C0L-RESET is added as a gate signal, and a ratio output NC3 is obtained from this NOR circuit 142.
したがって、たとえば、キー操作によってｃ。Therefore, for example, c by key operation.
Ｌｌが選択された場合、各Ｔ−ＦＦ１１２〜１１８のリ
セット人力Ｒには、第６図のＡに示すリセット信号Ｃ０
Ｌ−ＲＥＳＥＴが加えられ、Ｔ−ＦＦ１１２のタイミン
グ人力Ｔには、第４図のＪと同一の第６図のＢに示す高
群パルスＰＨが加えられる。この結果、Ｔ−ＦＦ１１２
から第６図のＣに示す非反転出力Ｑｌ 、Ｔ−ＦＦＩ
１４から第６図のＤに示す非反転出力Ｑｚ 、 Ｔ−Ｆ
Ｆ １１６がら第６図のＥに示す非反転出力Ｑ３、Ｔ−
ＦＦ１１Ｂから第６図のＦに示す非反転出力Ｑ４が得ら
れ、これら非反転出力Ｑ１〜Ｑ４および反転比カーｄ−
言〜百４は、ＣＲＯＭ３２４に加えられる。When Ll is selected, the reset signal C0 shown in A in FIG.
L-RESET is applied, and the high group pulse PH shown in B in FIG. 6, which is the same as J in FIG. 4, is applied to the timing manual T of the T-FF 112. As a result, T-FF112
From the non-inverting output Ql shown in FIG. 6C, T-FFI
14 to non-inverting output Qz, T-F shown in D of FIG.
F 116 to non-inverting output Q3, T- shown in E of FIG.
A non-inverted output Q4 shown in F in FIG. 6 is obtained from the FF11B, and these non-inverted outputs Q1 to Q4 and the inverted ratio card d-
Words ~104 are added to the CROM 324.
そして、Ｃ−ＲＯＭ３２４から得られた第６図のＧ、Ｈ
に示す比率出力Ｎ Ｃ４、Ｎ Ｃｓおよび高群パルスＰ
Ｈから論理回路１３４によって得られた第６図のＩに示
す比率出力ＮＣ３によって、第６図のＪに示すように、
たとえば、整数１３．１２の分周比が一定の比率で設定
される。Then, G and H in FIG. 6 obtained from C-ROM324
Ratio output N C4, N Cs and high group pulse P shown in
By the ratio output NC3 shown in I in FIG. 6 obtained from H by the logic circuit 134, as shown in J in FIG.
For example, a frequency division ratio of an integer of 13.12 is set at a constant ratio.
（ｄ） ＲＯ−分周カウンタ１４、Ｒ−ＲＯＭ＋２６
、Ｒ−ＲＯＭ２２８およびスィッチ回路３０ＲＯＷ分周
カウンタ１４はＴ−ＦＦ１４６．１４８．１５０．１５
２．１５４で構成されており、Ｔ−ＦＦ１４６のタイミ
ング人力Ｔに対してクロックパルスＣＰ１各Ｔ−ＦＦ
１４６〜１５４のリセット人力Ｒに対してスイッチ回路
３０の出力側から低群パルスＰＬが加えられて、前段の
反転出力可が分周出力として次段のタイミング入力Ｔに
なっている。そして、Ｔ−ＦＦ１４６．１４８．１５０
．１５２．１５４の反転出力可および非反転出力Ｑは、
それぞれＲ−ＲＯＭ＋２６、ＲＯＭ＋２６に加えられて
いる。この実施例の場合、Ｒ−ＲＯＭ１２６には、整数
分周比として２３ （２２）、 ２１ （２０）、 １
９ （１８）。(d) RO-divider counter 14, R-ROM+26
, R-ROM 228 and switch circuit 30 ROW frequency dividing counter 14 is T-FF 146.148.150.15
2.154 clock pulses CP1 for each T-FF for the timing T of T-FF146
A low group pulse PL is applied from the output side of the switch circuit 30 to the reset manual power R of 146 to 154, and the inverted output of the previous stage becomes the timing input T of the next stage as a frequency divided output. And T-FF146.148.150
．． 152.154 inverting output possible and non-inverting output Q are:
They are added to R-ROM+26 and ROM+26, respectively. In this embodiment, the R-ROM 126 contains 23 (22), 21 (20), 1 as integer frequency division ratios.
9 (18).
１６（１，５）を記憶させ、また、ＲＲＯＭ２２８には
、整数分周比として２２ （２１）、２０（１９）、
１８ （１７）、１７ （１６）を記憶させている。16 (1, 5), and the RROM 228 stores 22 (21), 20 (19),
18 (17) and 17 (16) are stored.
括弧で示す分周比は、分周比の切換えに対応する補助的
な分周比を表わす。The frequency division ratio shown in parentheses represents an auxiliary frequency division ratio corresponding to switching of the frequency division ratio.
そして、Ｒ−ＲＯＭ＋２６、Ｒ−ＲＯＭ＋２６は、第７
図に示すように、各Ｔ−ＦＦ １４６．１４８．１５０
．１５２．１５４からの非反転出力Ｑ１〜Ｑ５および反
転出力量１〜百５と、キー人力論理回路４からの指定信
号Ｒ１〜Ｒ４とを選択するワイヤマトリクス回路１５６
に対してＮＡＮＤ回路１５８．１６０，１６２．１６４
を設置し、各ＮＡＮＤ回路１５８〜１６４の出力を負論
理ＯＲ回路１６６に加えて分周比出力ＮＲ，を得ている
。また、Ｒ−ＲＯＭ２２８も、各Ｔ−ＦＦ１４６〜１５
４からの非反転出力Ｑ１〜Ｑ５および反転出力Ｑｌ 〜
Ｑ５と、キー人力論理回路４からの指定信号Ｒ１〜Ｒ４
とを選択するワイヤマトリクス回路１６８に対してＮＡ
ＮＤ回路１７０．１７２．１７４．１７６を設置し、各
ＮＡＮＤ回路１７０〜１７６の出力を負論理ＯＲ回路１
７８に加えて分周比出力ＮＲ２を得ている。Then, R-ROM+26 and R-ROM+26 are the seventh
As shown in the figure, each T-FF 146.148.150
．． Wire matrix circuit 156 that selects non-inverted outputs Q1 to Q5 and inverted output amounts 1 to 105 from 152.154 and specified signals R1 to R4 from key human logic circuit 4.
For NAND circuit 158.160, 162.164
The outputs of the NAND circuits 158 to 164 are added to a negative logic OR circuit 166 to obtain a frequency division ratio output NR. In addition, R-ROM228 also has each T-FF146 to 15
4 non-inverting outputs Q1 to Q5 and inverting outputs Ql to
Q5 and designated signals R1 to R4 from the key human logic circuit 4
NA for the wire matrix circuit 168 that selects
ND circuits 170, 172, 174, and 176 are installed, and the output of each NAND circuit 170 to 176 is connected to negative logic OR circuit 1.
In addition to 78, a frequency division ratio output NR2 is obtained.
各分周比出力ＮＲＩ 、ＮＲ２は、第２図に示すように
、スイッチ回路３０のＮＡＮＤ回路１８０．１８２に加
えられ、ＮＡＮＤ回路１８０側では、分周比出力ＮＲ＋
とＲ−ＲＯＭ３３４側からの比率出力Ｎ Ｒ３のインバ
ータ１８４による反転出力と否定論理積が取られ、また
、ＮＡＮＤ回路１８２側では、分周比出力Ｎ Ｒｚと比
率出力Ｎ Ｒ３との否定論理積が取られる。この結果、
比率出力Ｎ Ｒ３によって分周比ＮＲ＋ 、ＮＲ２の選
択および各分周比ＮＲ＋ 、ＮＲ２の期間が設定される
。そして、各ＮＡＮＤ回路１８０．１８２の出力は負論
理ＯＲ回路１８６に加えられて論理和が取られ、その論
理出力がＤ−ＦＦ１８８のデータ人力りになっている。As shown in FIG. 2, each frequency division ratio output NRI, NR2 is applied to the NAND circuits 180 and 182 of the switch circuit 30, and on the NAND circuit 180 side, the frequency division ratio output NR+
and the inverted output by the inverter 184 of the ratio output N R3 from the R-ROM 334 side, and on the NAND circuit 182 side, the NAND of the frequency division ratio output N Rz and the ratio output N R3 is performed. taken. As a result,
The selection of frequency division ratios NR+ and NR2 and the period of each frequency division ratio NR+ and NR2 are set by the ratio output NR3. The outputs of each NAND circuit 180 and 182 are added to a negative logic OR circuit 186 to perform a logical sum, and the logical output becomes the data output of the D-FF 188.
このＤ−ＦＦ １８８のクロック入力ＣＫには、インバ
ータ６４によって得られた反転クロックパルス３丁が加
えられており、両人力によって成立する非反転出力Ｑは
ＮＡＮＤ回路１９０に加えられてインバークロ２から得
られたクロックパルスＣＰとの否定論理積が取られる。Three inverted clock pulses obtained by the inverter 64 are applied to the clock input CK of this D-FF 188, and the non-inverted output Q established by both inputs is applied to the NAND circuit 190 and obtained from the inverter clock 2. A NAND operation is performed with the clock pulse CP obtained by the clock pulse CP.
このＮＡＮＤ回路１９０の出力は、負論理０Ｒ回路１９
２に加えられてキー人力論理回路４で得られたリセット
信号ＲＯＷ−ＲＥＳＥＴの反転リセット信号ＲＯＷ−Ｒ
ＥＳＥＴとの否定論理和が取られて、低群パルスＰＬが
得られる。The output of this NAND circuit 190 is the negative logic 0R circuit 19
2 and the inverted reset signal ROW-R of the reset signal ROW-RESET obtained by the key human logic circuit 4.
It is NORed with ESET to obtain the low group pulse PL.
したがって、このようなＲＯＷ分周カウンタ１４および
スイッチ回路３０の構成において、キー操作によってキ
ーボード２のＲＯＷ ＋および分周比Ｎ Ｒ＋が選択さ
れた場合、キー人力論理回路４から発振回路８に対して
第８図のＡに示すリセット信号ＲＥＳＥＴ 、負論理Ｏ
Ｒ回路１９２に対して第８図のＢに示すリセット信号Ｒ
ＯＷ−ＲＥＳＥＴの反転信号ＲＯＷ−ＲＥＳＥＴが加え
られると、インバータ６２から第８図のＣに示すクロッ
クパルスＣＰが出力される。この結果、Ｔ−ＦＦ １４
６から第８図のＤに示す非反転出力Ｑ＋、Ｔ−ＦＦＩ４
８から第８図のＥに示す非反転出力Ｑ２ 、Ｔ−ＦＦ
１５０から第８図のＦに示す非反転出力Ｑ３、ＴＦＦ１
５２から第８図のＧに示す非反転出力Ｑ４ 、Ｔ−ＦＦ
１５４から第８図のＨに示す非反転出力Ｑ５が得られ
、各出力はＲ−ＲＯＭ＋２６、Ｒ−ＲＯＭ２２８に加え
られる。この場合、Ｒ−ＲＯＭ１２６、Ｒ−ＲＯＭ２２
８から得られた分周比ＮＲ＋ 、ＮＲ２およびＲ−ＲＯ
Ｍ３３４側から得られた比率出力Ｎ Ｒ３から、ＮＡＮ
Ｄ回路１８０．１８２および負論理ＯＲ回路１８６を経
て得られた第８図のＩに示すパルスが、Ｄ−ＦＦ１８８
のデータ人力りに加えられている。そして、Ｄ−ＦＦ１
８８のクロック入力ＣＫには、反転クロックパルスＣＰ
が加えられているので、Ｄ−ＦＦ１８８は第８図のＪに
示す非反転出力Ｑを発生し、この結果、第８図のＫに示
す低群パルスＰＬが得られる。Therefore, in such a configuration of the ROW frequency division counter 14 and the switch circuit 30, when ROW + and frequency division ratio N R+ of the keyboard 2 are selected by key operation, the key input logic circuit 4 sends a signal to the oscillation circuit 8 Reset signal RESET shown in A of FIG. 8, negative logic O
A reset signal R shown in B of FIG. 8 is applied to the R circuit 192.
When the inverted signal ROW-RESET of OW-RESET is applied, the clock pulse CP shown in C of FIG. 8 is output from the inverter 62. As a result, T-FF 14
Non-inverting output Q+, T-FFI4 shown from 6 to D in FIG.
8 to non-inverting output Q2 shown in E of FIG. 8, T-FF
150 to non-inverting output Q3, TFF1 shown in F in FIG.
52 to non-inverting output Q4 shown in G in FIG. 8, T-FF
A non-inverted output Q5 shown at H in FIG. 8 is obtained from 154, and each output is applied to R-ROM+26 and R-ROM228. In this case, R-ROM126, R-ROM22
The division ratios NR+, NR2 and R-RO obtained from 8
From the ratio output N R3 obtained from the M334 side, NAN
The pulse shown in I in FIG.
The data has been added to human resources. And D-FF1
The clock input CK of 88 has an inverted clock pulse CP.
is added, the D-FF 188 generates a non-inverted output Q shown at J in FIG. 8, and as a result, a low group pulse PL shown at K in FIG. 8 is obtained.
（ｅｌ ＲＯＷ比率カウンタ３２およびＲ−ＲＯＭ
３ＲＯ騙比率カウンタ３２はＴ−ＦＦ １９４．１９６
．１９８で構成されており、Ｔ−ＦＦ１９４のタイミン
グ人力Ｔに対して低群パルスＰＬ、各Ｔ−ＦＦ １９４
．１９６．１９８のリセット人力Ｒに対してキー人力論
理回路４からリセット信号ＲＯＷ−ＲＥＳＥＴが加えら
れて、前段の反転出力頁が分周出力として次段のタイミ
ング人力Ｔになっている。そして、Ｔ−ＦＦ １９４〜
１９８の反転出力百および非反転出力Ｑは、Ｒ−ＲＯＭ
３３４に加えられている。この実施例の場合、Ｒ−Ｒ
ＯＭ３３４には、整数分周比として０，０，０゜０およ
び整数分周比として３，２，３．３を記憶させている。(el ROW ratio counter 32 and R-ROM
3RO fraud ratio counter 32 is T-FF 194.196
．． 198, low group pulse PL for each T-FF 194 timing manual T
．． A reset signal ROW-RESET is applied from the key human power logic circuit 4 to the reset human power R of 196.198, and the inverted output page of the previous stage becomes the timing human power T of the next stage as a frequency divided output. And T-FF 194~
198's inverting output 100 and non-inverting output Q are R-ROM
It has been added to 334. In this example, R-R
The OM 334 stores 0, 0, 0° 0 as an integer frequency division ratio and 3, 2, 3.3 as an integer frequency division ratio.
また、ＲＯＭ３３４は、第９図に示すように、各Ｔ−Ｆ
Ｆ １９４〜１９８からの非反転出力Ｑ１〜Ｑ３および
反転出力−Ｑｌ〜Ｗ３と、キー人力論理回路４からの指
定信号Ｒ１〜Ｒ４とを選択するワイヤマトリクス回路２
００に対してＮＡＮＤ回路２０２を設置し、Ｎ Ａ Ｎ
Ｄ回路２０２の出力からインバータ２０３を介して比
率出力Ｎ Ｒ４を得ている。また、ワイヤマトリクス回
路２００に対してＮＡＮＤ回路２０４．２０６およびＯ
Ｒ回路２０８を設置し、各ＮＡＮＤ回路２０４．２０６
の出力を負論理ＯＲ回路２１０に加えて比率出力Ｎ Ｒ
ｓを得ている。In addition, the ROM 334 has each T-F
Wire matrix circuit 2 that selects non-inverted outputs Q1 to Q3 and inverted outputs -Ql to W3 from F 194 to 198 and designated signals R1 to R4 from key human logic circuit 4
A NAND circuit 202 is installed for NAND
A ratio output NR4 is obtained from the output of the D circuit 202 via an inverter 203. Also, for the wire matrix circuit 200, NAND circuits 204 and 206 and O
An R circuit 208 is installed, and each NAND circuit 204.206
The output of N R is added to the negative logic OR circuit 210 to produce a ratio output N R
I am getting s.
そして、各比率出力ＮＲ４、’ＮＲｓは、第２図に示す
ように、スイッチ回路３０を制御するために設置された
論理回路２１２のＡＮＤ回路２１４．２１６に加えられ
、ＡＮＤ回路２１４側では、比率出力ＮＲ４と低群パル
スＰＬのインバータ２１８による反転信号と論理積が取
られ、また同様に、ＡＮＤ回路２１６側でも、比率出力
Ｎ Ｒｓと低群パルスＰＬのインバータ２１８による反
転信号と論理積が取られ、各ＡＮＤ回路２１４．２１６
の出力は、フリップフロップ回路を構成するＮＯＲ回路
２２０．２２２に加えられている。As shown in FIG. The output NR4 and the inverted signal of the low group pulse PL by the inverter 218 are logically ANDed, and similarly, on the AND circuit 216 side, the ratio output NR4 and the inverted signal of the low group pulse PL by the inverter 218 are logically ANDed. and each AND circuit 214.216
The outputs of are applied to NOR circuits 220 and 222 forming a flip-flop circuit.
この場合、ＮＯＲ回路２２０には、リセット信号ＲＯＷ
−ＲＥＳＥＴがゲート信号として加えられて、このＮＯ
Ｒ回路２２０から比率出力Ｎ Ｒ３が得られる。In this case, the NOR circuit 220 has a reset signal ROW
-RESET is added as a gate signal to this NO
R circuit 220 provides a ratio output N R3.
したがって、たとえば、キー操作によってＲＯＷｌが選
択された場合、各Ｔ−ＦＦ１９４〜１９８のリセット人
力Ｒには、第１０図のＡに示すリセット信号ＲＯＷ−Ｒ
ＥＳＥＴが加えられ、Ｔ−ＦＦ１９４のタイミング人力
Ｔには、第８図のＫと同一の第１０図のＢに示す低群パ
ルスＰＬが加えられる。この結果、Ｔ−ＦＦ１９４から
第１０図のＣに示す非反転出力Ｑ＋、Ｔ−ＦＦ１９６か
ら第１０図のＤに示す非反転出力Ｑ２、ＴＦＦ１９８か
ら第１０図のＥに示す非反転出力Ｑ３が得られ、これら
非反転出力Ｑ１〜Ｑ３および反転出力百ｌ−百３は、Ｒ
ＲＯＭ３３４に加えられている。そして、ＲＲＯＭ３３
４から得られた第１０図のＦ、Ｇに示す比率出力ＮＲ４
、ＮＲ５および低群パルスＰＬから論理回路２１２によ
って、第１０図のＨに示す比率出力ＮＲ３が得られ、第
１０図の■に示すように、たとえば、整数２２．２３の
分周比が交互に設定される。Therefore, for example, when ROWl is selected by key operation, the reset signal ROW-R shown in A of FIG.
ESET is applied, and the low group pulse PL shown in B in FIG. 10, which is the same as K in FIG. 8, is applied to the timing manual T of the T-FF 194. As a result, a non-inverted output Q+ shown in C in FIG. 10 is obtained from the T-FF 194, a non-inverted output Q2 shown in D in FIG. 10 from the T-FF 196, and a non-inverted output Q3 shown in E in FIG. 10 from the TFF 198. and these non-inverted outputs Q1 to Q3 and inverted outputs 101-103 are R
It has been added to ROM334. And RROM33
Ratio output NR4 shown in F and G of FIG. 10 obtained from 4
, NR5 and the low group pulse PL by the logic circuit 212, the ratio output NR3 shown in H in FIG. 10 is obtained, and as shown in ■ in FIG. Set.
（ｆ） 第１図に示す選択信号形成回路６のスイッチ
回路２０．３０の出力側回路
第１１図は、ＣＯＬＵＭＮサイン波カウンタ３６、ＲＯ
Ｗサイン波カウンタ４２ 、ＣＯＬＵＭＮサイン波ＲＯ
Ｍ３８、 ＲＯＷサイン波ＲＯＭ４４、ＤＡＣ４０゜４
６、波形合成回路４８およびバッファ回路５０の具体的
な回路構成例を示す。(f) The output side circuit of the switch circuit 20.30 of the selection signal forming circuit 6 shown in FIG. 1 shows the COLUMN sine wave counter 36, RO
W sine wave counter 42, COLUMN sine wave RO
M38, ROW sine wave ROM44, DAC40°4
6. A specific circuit configuration example of the waveform synthesis circuit 48 and the buffer circuit 50 is shown.
第１１図において、ＣＯＬＵＭＮサイン波カウンタ３６
はＴ−ＦＦ２２４．２２６．２２８．２３０．２３２で
構成されており、Ｔ−ＦＦ２２４のタイミング人力Ｔに
対してスイッチ回路２０で得られた高群パルスＰＨ１各
Ｔ−ＦＦ２２４〜２３２のリセット人力Ｒに対してリセ
ット信号Ｃ０Ｌ−ＲＥＳＥＴが加えられて、前段の反転
出力百が分周出力として次段のタイミング人力Ｔとなっ
ている。そして、各Ｔ−ＦＦ２２４〜２３２の反転出力
百１〜百５が、ＣＯＬＵＭＮサイン波データを記憶して
いるＣＯ［、ＵＩＩＮサイン波ＲＯＭ３８に続出信号と
して加えられている。各反転出力Ｑｌ 〜Ｑ５によって
、ＣＯＬＵＭＮサイン波ＲＯＭ３８から読み出されたサ
イン波データＤｏ−Ｄ４は、Ｄ−ＦＦ２３４．２３６．
２３８．２４０．２４２に対してデータ人力りとして加
えられている。各Ｄ−ＦＦ２３４〜２４２には、高群パ
ルスＰＨがインバータ２４４を介して反転された後、ク
ロック人力Ｃとして加えられている。したがって、各Ｄ
−ＦＦ２３４〜２４２の非反転出力Ｑで得られるサイン
波データは、ＤＡ Ｃ４０，に加えられてアナログ量で
表されるサイン波信号に変換される。In FIG. 11, COLUMN sine wave counter 36
is composed of T-FF224.226.228.230.232, and the high group pulse PH1 obtained by the switch circuit 20 is generated by the timing human power T of T-FF224 and the reset human power R of each T-FF224 to 232. In contrast, a reset signal C0L-RESET is added, and the inverted output 100 of the previous stage becomes the timing input T of the next stage as a frequency-divided output. The inverted outputs 101 to 105 of the T-FFs 224 to 232 are added as successive signals to the CO[, UIIN sine wave ROM 38 that stores the COLUMN sine wave data. The sine wave data Do-D4 read from the COLUMN sine wave ROM 38 by the respective inverted outputs Ql to Q5 are generated by the D-FFs 234, 236, .
238.240.242 as a data addition. The high group pulse PH is inverted via an inverter 244 and then applied as a clock power C to each of the D-FFs 234 to 242. Therefore, each D
The sine wave data obtained from the non-inverted outputs Q of -FFs 234 to 242 is added to the DAC 40 and converted into a sine wave signal expressed as an analog quantity.
この実施例の場合、ＤＡＣ４０は、電界効果トランジス
タ（ＦＥＴ）２４６．２４８対によって構成されるアナ
ログスイッチをＤ−ＦＦ２３４〜２４２に対応して設置
し、各ＦＥＴ２４６．２４８対のゲートにＤ−ＦＦ２３
４〜２４２の非反転出力Ｑを加えている。そして、各Ｆ
ＥＴ２４６．２４８の中点から得られるスイッチング出
力を複数の抵抗２５０．２５２からなる抵抗回路２５４
に加えて、ＣＯＬＵＭＮサイン波電流ｉ ｃｏｔに変換
する。この場合、各ＦＥＴ２４６．２４８対に対しては
、第１２図に示す基準電圧設定回路２５６から基準電圧
ＶＲＥＦＩ、Ｖ ＲｔＦ３が設定され、また、抵抗回路
２５４において、各抵抗２５０の抵抗値をＲ１とすると
、各抵抗２５２の抵抗値は２Ｒ＋に設定されている。た
だし、ＣＯＬＵＭＮサイン波のプリエンファシス補正の
ため、ＲＯＷサイン波発生側のＤＡＣ４６の抵抗２５０
．２５２の各抵抗値は、ＣＯＬＵＭＮ側のＤＡＣ４０の
抵抗２５０１２５２に対して１．２６倍の値になるよう
に設定する。In the case of this embodiment, the DAC 40 has an analog switch constituted by 246.248 pairs of field effect transistors (FETs) installed corresponding to D-FFs 234 to 242, and a D-FF 23 connected to the gate of each 246.248 pairs of FETs.
4 to 242 non-inverted outputs Q are added. And each F
The switching output obtained from the midpoint of ET246.248 is connected to a resistance circuit 254 consisting of a plurality of resistors 250.252.
In addition, COLUMN is converted into a sine wave current i cot. In this case, the reference voltages VREFI and V RtF3 are set for each pair of FETs 246 and 248 from the reference voltage setting circuit 256 shown in FIG. Then, the resistance value of each resistor 252 is set to 2R+. However, in order to correct the pre-emphasis of the COLUMN sine wave, the resistor 250 of the DAC 46 on the ROW sine wave generation side
．． The resistance value of each resistor 252 is set to be 1.26 times the value of the resistor 2501252 of the DAC 40 on the COLUMN side.
また、ＲＯＷサイン波“カウンタ４２、Ｄ−ＦＦ２３４
〜２４２およびＤＡＣ４６は、ＣＯＬＵＭＮ側の回路と
全く同一構成であるので、共通の符号を付して構成説明
を省略する。In addition, ROW sine wave “counter 42, D-FF234
242 and the DAC 46 have exactly the same configuration as the circuit on the COLUMN side, so the common reference numerals are given to them and a description of the configuration will be omitted.
そして、ＤＡＣ４０で得られたＣＯＬＵＭＮサイン波電
流ｉ ＣＯＬおよびＤＡＣ４６で得られたＲＯＷサイン
波電流ｉ ＲＯＩＩ＋は、電流路の結合によって形成さ
れた信号合成回路４８によって合成された後、バッファ
回路５０を構成する演算増幅器２５７の反転入力端子（
−）に加えられる。この場合、演算増幅器２５７の非反
転入力端子（＋）には、第１２図に示す基準電圧設定回
路２５６から基準電圧Ｖ ＲＥＦ！が加えられ、その出
力端および反転入力端子（−）には、抵抗２５８による
帰還回路が構成され、演算増幅器２５７および抵抗２５
８によって負帰還増幅器が構成されている。したがって
、各サイン波電流ＩＣ０Ｌ％ＩＲＱ□は、波形合成回路
４８で合成された後、バッファ回路５０によってアナロ
グ量で表されたＤＴＭＦ信号が出力端子５２から取り出
される。Then, the COLUMN sine wave current i COL obtained by the DAC 40 and the ROW sine wave current i ROII+ obtained by the DAC 46 are synthesized by a signal synthesis circuit 48 formed by combining the current paths, and then a buffer circuit 50 is configured. The inverting input terminal of the operational amplifier 257 (
−) is added to In this case, the reference voltage V REF! is supplied to the non-inverting input terminal (+) of the operational amplifier 257 from the reference voltage setting circuit 256 shown in FIG. A feedback circuit is formed by a resistor 258 at its output terminal and an inverting input terminal (-), and an operational amplifier 257 and a resistor 25
8 constitutes a negative feedback amplifier. Therefore, after each sine wave current IC0L%IRQ□ is synthesized by the waveform synthesis circuit 48, a DTMF signal expressed as an analog quantity is taken out from the output terminal 52 by the buffer circuit 50.
そして、この実施例の場合、基準電圧設定回路２５６は
第１２図に示すように、トランジスタ２６０のエミッタ
側に抵抗２６２を接続するとともに、そのベース・エミ
ッタ間にダイオード電圧を分割する抵抗２６４．２６６
．２６８を接続し、かつ、そのベース・コレクタ間に抵
抗２７０を介してＦＥＴ２７２を接続したものである。In this embodiment, as shown in FIG. 12, the reference voltage setting circuit 256 includes a resistor 262 connected to the emitter side of a transistor 260, and resistors 264 and 266 that divide the diode voltage between the base and emitter of the transistor 260.
．． 268, and an FET 272 is connected between the base and collector of the FET 268 via a resistor 270.
そこで、キー人力論理回路４から得られたリセット信号
Ｉ？ＥＳＥＴの反転リセット信号ＲＥＳＥＴをインバー
タ２７４で反転した後、ＦＥＴ２７２のゲートに対して
加え、トランジスタ２６０のベースから抵抗２６８によ
って設定される基準電圧Ｖｌ１１！□、トランジスタ２
６０のベース・エミッタ間のダイオード電圧を抵抗２６
４．２６６で分割してその接続点から基準電圧■□Ｆ２
、抵抗２６２によって設定されてトランジスタ２６０の
エミッタから基準電圧Ｖ ＲＥＦ３が取り出される。Therefore, the reset signal I? obtained from the key human logic circuit 4? After the inverted reset signal RESET of ESET is inverted by the inverter 274, it is applied to the gate of the FET 272, and the reference voltage Vl11! set by the resistor 268 is applied from the base of the transistor 260! □, transistor 2
The diode voltage between the base and emitter of 60 is connected to resistor 26.
Divide by 4.266 and apply the reference voltage from the connection point ■□F2
, a reference voltage V REF3 is taken from the emitter of transistor 260 as set by resistor 262 .
したがって、第１１図において、各Ｔ−ＦＦ２２４〜２
３２のリセット人力Ｒに、第１３図のＡに示すリセット
信号Ｃ０Ｌ−１？ＨｓＥＴまたはＲＯＷ−ＲＥＳＥＴが
加えられ、Ｔ−ＦＦ２２４のタイミング入力Ｔに、第１
３図のＢに示す高群パルスＰＨまたは低群パルスＰＬが
加えられると、Ｔ−ＦＦ２２４から第１３図のＣに示す
非反転出力Ｑ１、Ｔ−ＦＦ２２６から第１３図のＤに示
す非反転出力Ｑ２、Ｔ−ＦＦ２２８から第１３図のＥに
示す非反転出力Ｑ３、Ｔ−ＦＦ２３０から第１３図のＦ
に示す非反転出力Ｑ４、Ｔ−ＦＦ２３２から第１３図の
Ｇに示す非反転出力Ｑ５が得られる。これら非反転出力
Ｑ１〜Ｑ５のそれぞれの反転出力Ｑ １〜Ｑ ５ ニよ
ッテ、ＣＯＬＵＭＮサイン波ＲＯＭ３８またはＲＯＷサ
イン波ＲＯＭ４４から第１３図のＨ１■、Ｊ、に、Ｌに
示すように、反転出力百１〜百、に対応したディジタル
サイン波データＤＯ１Ｄ＋ 、Ｄ２ 、Ｄ３ 、Ｄ４が
読み出される。これらディジタルサイン波データＤ ｏ
ｗ Ｄ ４は、各ＦＥＴ２４６．２４８対のゲートに
加えられるので、各ディジタルサイン波データＤｏ−０
４のレベルに応じて各ＦＥＴ２４６．２４８対は選択的
にスイッチングして、抵抗回路２５４から第１３図のＭ
に示すＣＯＬＵＭＮサイン波電流ｉ ＣＱＬまたはＲＯ
Ｗサイン波電流ｉｉｏ□が得られる。Therefore, in FIG. 11, each T-FF 224 to 2
32, the reset signal C0L-1? shown at A in FIG. HsET or ROW-RESET is applied to the timing input T of the T-FF 224, and the first
When the high group pulse PH or the low group pulse PL shown in B in FIG. 3 is applied, the non-inverted output Q1 shown in C in FIG. 13 is generated from the T-FF 224, and the non-inverted output shown in D in FIG. Q2, non-inverting output shown in E of FIG. 13 from T-FF228, Q3, F of FIG. 13 from T-FF230
The non-inverted output Q4 shown in FIG. 13 and the non-inverted output Q5 shown in G in FIG. 13 are obtained from the T-FF 232. The inverted outputs Q1 to Q5 of these non-inverted outputs Q1 to Q5 are inverted as shown in H1, J, and L in FIG. Digital sine wave data DO1D+, D2, D3, and D4 corresponding to outputs 101 to 100 are read out. These digital sine wave data Do
w D 4 is applied to the gate of each FET 246.248 pair, so each digital sine wave data Do-0
Each pair of FETs 246 and 248 is selectively switched depending on the level of M in FIG. 13 from the resistor circuit 254.
COLUMN sine wave current i CQL or RO shown in
W sine wave current iio□ is obtained.
これらＣＯＬＵＭＮサイン波電流ｉ ｃｏｔおよびＲＯ
Ｗサイン波電流ｉ Ｒｏｗは、合成されてＤＴＭＦ信号
としてバッファ回路５０から出力される。These COLUMN sine wave currents i cot and RO
The W sine wave current i Row is combined and output from the buffer circuit 50 as a DTMF signal.
そして、第１４図はキーボード２の位置情報ＣＯＬ＋〜
Ｃ０Ｌ４に対応して得られるＣＯＬＵＭＮ比率カウンタ
出力Ｎ Ｃ３の波形およびＣＯＬＵＭＮサイン波信号、
第１５図はキーボード２の位置情報ＲＯＷ １〜ＲＯＷ
４に対応して得られるＲＯＷ比率カウンタ出力Ｎ Ｒ３
の波形およびＲＯ−サイン波信号を表わす。FIG. 14 shows the position information COL+ of the keyboard 2.
COLUMN ratio counter output N C3 waveform and COLUMN sine wave signal obtained corresponding to C0L4,
Figure 15 shows the position information of the keyboard 2 ROW 1 to ROW
ROW ratio counter output N R3 obtained corresponding to 4
waveform and the RO-sine wave signal.
この場合、発振子１０で設定される基準発振周波数ｆｒ
を５００ｋＨｚに設定した場合、第１４図のＡに示すＣ
ＯＬＵＭＮサイン波信号に対し、第１４図のＢに示すＣ
ＯＬ＋ではＣＯＬＵＭＮ分周カウンタ１２に分周比１２
．１３、第１４図のＣに示すＣ０ＬｚではＣＯＬＵＭＮ
分周カウンタ１２に分周比１１．１２、第１４図のＤに
示すＣ０Ｌ３ではＣＯＬＬＩＭＮ分周カウンタ１２に分
周比１０．１１、第１４図のＥに示すＣ０Ｌ４ではＣＯ
ＬＵＭＮ分周カウンタ１２に分周比９．１０が一定の時
間間隔で設定される。In this case, the reference oscillation frequency fr set in the oscillator 10
When set to 500kHz, C shown in A in Figure 14
For the OLUMN sine wave signal, C shown in B in FIG.
In OL+, the COLUMN frequency division counter 12 has a frequency division ratio of 12.
．． 13. In C0Lz shown in C of Fig. 14, COLUMN
The frequency division counter 12 has a frequency division ratio of 11.12, the COLLIMN frequency division counter 12 has a frequency division ratio of 10.11 in C0L3 shown in D in FIG.
A frequency division ratio of 9.10 is set in the LUMN frequency division counter 12 at regular time intervals.
また、第１５図のＡに示すＲＯＷサイン波信号に対し、
第１５図のＢに示すＲＯＷ ＋ではＲＯＷ分周カウンタ
１４に分周比２２．２３、第１５図のＣに示すＲＯＷ
２ではＲＯＷ分周カウンタ１４に分周比２０．２Ｌ第１
５図のＤに示すＲＯＭ３ではＲＯＷ分周カウンタ１４に
分周比１８．１９、第１５図のＥに示すＲＯＭ４ではＲ
〇−分周カウンタ１４に分周比１６．１７が一定の時間
間隔で設定される。Moreover, for the ROW sine wave signal shown in A of FIG.
At ROW + shown in B of FIG. 15, the ROW frequency division counter 14 has a frequency division ratio of 22.23,
2, the ROW frequency division counter 14 has a frequency division ratio of 20.2L first.
In ROM3 shown in D in Figure 5, the ROW frequency division counter 14 has a frequency division ratio of 18.19, and in ROM4 shown in E in Figure 15, R
- A frequency division ratio of 16.17 is set in the frequency division counter 14 at regular time intervals.
そこで、高群周波数ｆ ＣＯＬおよび低群周波数ｆ Ｒ
ＯＭは、
ｆ ＣＯＬ ＝ ５ ｘｉｏ’ ／３２・Ｎｃｏ、・・
・（１）ｆ ｌｌｏｗ ＝ ５ ｘｌＯ’ ／３２−
Ｎｌｌ０ＩＩ＋ ・・・（２）となる。ただし、
５Ｘ１０５は基準発振周波数ｆｒ（＝ ５００ｋ Ｈｚ
） 、ＮｃｏｔはＣＯＬＵＭＮ分周カウンタ１２に設定
される平均分周比、ＮＲＯＷはＲ〇−分周カウンタ１４
に設定される平均分周比、３２はサイン波信号のステッ
プ数を表わす。Therefore, the high group frequency f COL and the low group frequency f R
OM is f COL = 5 xio' /32・Nco,...
・(1) f low = 5 xlO' /32-
Nll0II+...(2). however,
5X105 is the reference oscillation frequency fr (= 500kHz
), Ncot is the average frequency division ratio set in the COLUMN frequency division counter 12, and NROW is the R〇-frequency division counter 14.
The average frequency division ratio set to 32 represents the number of steps of the sine wave signal.
平均分周比ＮＣ０Ｌ ％ ＮＲＯＷは、ＮＣ０Ｌ ＝
（ＮＣ１・ ｎＩ ＋ＮＣ２・ ｎ２）／３２
・ ・ ・（３）Ｎｉｏｗ
＝ （ＮＲ１・ ｎ３ ＋ＮＲ２−ｎ４）７３２
′ ・ ・ ・（４）とな
る。The average frequency division ratio NC0L % NROW is NC0L =
(NC1・nI +NC2・n2)/32
・ ・ ・(3) Niow
= (NR1・n3 +NR2−n4)732
' ・ ・ ・(4)
ただし、ＮＣＩ、ＮＣ２は、それぞれＣＯＬＵＭＮ分周
カウンタ１２のＣ−ＲＯＭ＋ １６、Ｃ−ＲＯＭ ２
１８に設定された分周比を示し、ｎｌ 、ｎ２は、それ
ぞれＮＣ１、ＮＣ２のサイン波−周期に出現する回数を
示す。同様に、ＮＲＩ、ＮＲ２は、それぞれＲＯＷ分周
カウンタ１４のＲ−ＲＯＭ１２６、ＲＲＯＭｚ２Ｂに設
定された分周比を示し、ｎ ３ 、ｎ ４は、それぞれ
ＮＲＩ 、ＮＲ２のサイン波−周期に出現する回数を示
す。例として、ＲＯＷｌが選択された場合、第１５図の
Ｂの波形からｎｚ＝１２、ｎ４＝２０であるから、
ＮＲＯＷ −（２３Ｘ１２＋２２Ｘ２０） ／３２＝２
２．３７５ ・・・（５）したがっ
て、
ｆ Ｒｏｗ ＝ ５ ｘ１０５／２２．３７５ｘ３２−
６９８．３２ （ｔｌｚ） ・
・・（６）となる。However, NCI and NC2 are C-ROM+16 and C-ROM2 of COLUMN frequency division counter 12, respectively.
The frequency division ratio is set to 18, and nl and n2 indicate the number of times NC1 and NC2 appear in the sine wave-period, respectively. Similarly, NRI and NR2 indicate the frequency division ratios set in the R-ROM 126 and RROMz2B of the ROW frequency division counter 14, respectively, and n3 and n4 indicate the number of times NRI and NR2 appear in the sine wave period, respectively. shows. For example, when ROWl is selected, nz=12 and n4=20 from the waveform B in Figure 15, so NROW - (23X12+22X20) /32=2
2.375...(5) Therefore, f Row = 5 x105/22.375x32-
698.32 (tlz) ・
...(6).
弐（１１および（２）による計算によって得られた周波
数およびその標準周波数に対する周波数偏差（％）を第
１表に示す。Table 1 shows the frequencies obtained by the calculations using 2(11 and (2)) and their frequency deviations (%) from the standard frequency.
第 １ 表
第１表から明らかなように、原発振周波数（発振子１０
で設定される基準発振周波＃！Ｉｆ ｒ ）を５００ｋ
Ｈｚと低い周波数に設定し、Ｃ０Ｌ１〜Ｃ０Ｌ４および
ＲＯＷＩ〜ＲＯＷ４について、各標準周波数に対して周
波数偏差をほぼ±０．２％以内に抑制でき、周波数精度
の高いＤＴＭＦ信号が得られることが判る。Table 1 As is clear from Table 1, the original oscillation frequency (oscillator 10
Reference oscillation frequency set by #! If r) 500k
It can be seen that by setting a low frequency of Hz, the frequency deviation can be suppressed to approximately within ±0.2% with respect to each standard frequency for C0L1 to C0L4 and ROWI to ROW4, and a DTMF signal with high frequency accuracy can be obtained.
以上説明したように、この発明によれば、基準クロック
信号を複数の整数分周比を選択的に切換え可能な周波数
分周手段によって分周し、その分周出力を比率計数手段
に加えて計数し、その計数出力によって周波数分周手段
に加えて任意の整数分周比を選択し、小数点分周を実現
しているので、標準周波数に対応した精度の高いＤＴＭ
Ｆ信号を得ることができるので標準周波数に対するＤＴ
ＭＦ信号の周波数偏差を従来のものに比較してほぼ１／
２程度に低減でき、しかも、基準発振周波数を低くでき
るので低消費電流化が実現でき、また、分周誤差が少な
いため、安価なセラミック発振子などの比較的ばらつき
の大きい発振子を用いることができる。As explained above, according to the present invention, a reference clock signal is frequency-divided by a frequency dividing means capable of selectively switching a plurality of integer frequency division ratios, and the divided output is added to a ratio counting means for counting. Then, in addition to the frequency dividing means, an arbitrary integer frequency division ratio is selected based on the counting output to realize decimal point frequency division, so it is possible to achieve highly accurate DTM corresponding to standard frequencies.
Since the F signal can be obtained, the DT for the standard frequency
The frequency deviation of the MF signal is approximately 1/1 compared to the conventional one.
Furthermore, since the reference oscillation frequency can be lowered, current consumption can be reduced.Furthermore, since the frequency division error is small, it is possible to use an oscillator with relatively large variations such as an inexpensive ceramic oscillator. can.
第１図はこの発明の選択信号発生装置の実施例を示すブ
ロック図、
第２図は第１図に示した選択信号発生装置における選択
信号形成回路の前半回路部を示すブロック図、
第３図は第２図に示した選択信号形成回路におけるＣＯ
ＬＵＭＮ分周比記憶回路の具体的な回路構成例を示す回
路図、
第４図は第２図に示した選択信号形成回路におけるＣＯ
ＬＵＭＮ分周カウンタの動作を示すタイミングチャート
、
第５図は第２図に示した選択信号形成回路におけるＣＯ
ＬＵＭＮ比率記憶回路の具体的な回路構成例を示す回路
図、
第６図は第２図に示した選択信号形成回路におけるＣＯ
ＬＵＭＮ比率カウンタの動作を示すタイミングチャート
、
第７図は第２図に示した選択信号形成回路におけるＲＯ
Ｗ分周比記憶回路の具体的な回路構成例を示す回路図、
第８図は第２図に示した選択信号形成回路におけるＲＯ
Ｍ比率カウンタの動作を示すタイミングチャート、
第９図は第２図に示した選択信号形成回路におけるＲ〇
−比率記憶回路の具体的な回路構成例を示す回路図、
第１０図は第２図に示した選択信号形成回路におけるＲ
ＯＷ分周カウンタの動作を示すタイミングチャート、
第１１図は第１図に示した選択信号発生装置における選
択信号形成回路の後半回路部を示すブロック図、
第１２図は第１１図に示した選択信号形成回路の後半回
路部の基準電圧設定回路を示す回路図、第１３図は第１
１図に示した選択信号形成回路の後半回路部の動作を示
すタイミングチャート、第１４図および第１５図は第１
図および第２図に示した選択信号形成回路の総合的な動
作を示すタイミングチャート、
第１６図および第１７図は従来の選択信号発生装置にお
けるＤＴＭＦ信号の形成を表わす図である。
１２・・・周波数分周手段としてのＣＯＬＵＭＮ分周カ
ウンタ、１４・・・周波数分周手段としてのＲ叶分周カ
ウンタ、１６・・・Ｃ−ＲＯＭ＋。
１８・・・ＣＲＯＭ２．２２・・・比率設定手段として
のＣＯＬＵＭＮ比率カウンタ、２６・・・Ｒ−ＲＯＭ＋
、２８・・・ＲＲＯＭ２．３２・・・比率設定手段とし
てのＲＯＭ比率カウンタ、３４・・ ・ ＲＲＯＭ３
。
第３図
Ａ （ＲＥＳＥＴ）
（３（Ｑ４）
第７図
第１２図FIG. 1 is a block diagram showing an embodiment of the selection signal generation device of the present invention, FIG. 2 is a block diagram showing the first half of the selection signal forming circuit in the selection signal generation device shown in FIG. 1, and FIG. is CO in the selection signal forming circuit shown in Figure 2.
A circuit diagram showing a specific circuit configuration example of the LUMN frequency division ratio storage circuit.
A timing chart showing the operation of the LUMN frequency division counter, Figure 5 shows the CO in the selection signal forming circuit shown in Figure 2
A circuit diagram showing a specific circuit configuration example of the LUMN ratio storage circuit, FIG. 6 is a CO in the selection signal forming circuit shown in FIG.
A timing chart showing the operation of the LUMN ratio counter, Figure 7 shows the RO in the selection signal forming circuit shown in Figure 2.
A circuit diagram showing a specific example of the circuit configuration of the W frequency division ratio storage circuit.
9 is a timing chart showing the operation of the M ratio counter, FIG. 9 is a circuit diagram showing a specific circuit configuration example of the R〇-ratio storage circuit in the selection signal forming circuit shown in FIG. 2, and FIG. 10 is a circuit diagram shown in FIG. R in the selection signal forming circuit shown in
A timing chart showing the operation of the OW frequency division counter, FIG. 11 is a block diagram showing the latter half of the selection signal forming circuit in the selection signal generation device shown in FIG. 1, and FIG. 12 shows the selection shown in FIG. A circuit diagram showing the reference voltage setting circuit in the latter half of the signal forming circuit, FIG.
The timing chart showing the operation of the latter half of the selection signal forming circuit shown in Fig. 1, and Figs.
FIGS. 16 and 17 are diagrams showing the formation of a DTMF signal in a conventional selection signal generating device. 12... COLUMN frequency dividing counter as frequency dividing means, 14... R leaf frequency dividing counter as frequency dividing means, 16... C-ROM+. 18...CROM2.22...COLUMN ratio counter as ratio setting means, 26...R-ROM+
, 28...RROM2.32...ROM ratio counter as ratio setting means, 34...RROM3
. Figure 3 A (RESET) (3 (Q4) Figure 7 Figure 12
Claims (1)
段と、 この周波数分周手段の出力を計数し、特定の整数分周比
出力を発生して前記周波数分周手段の整数分周比を選択
して小数点分周出力を得る比率設定手段とを備えたこと
を特徴とする選択信号発生装置。[Scope of Claims] Frequency dividing means capable of selectively switching a plurality of integer frequency dividing ratios, and counting the output of the frequency dividing means to generate a specific integer frequency dividing ratio output to divide the frequency. 1. A selection signal generating device comprising ratio setting means for selecting an integer frequency division ratio of the frequency means to obtain a decimal point frequency division output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296700A JP2659361B2 (en) | 1985-12-26 | 1985-12-26 | DTMF type dialer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296700A JP2659361B2 (en) | 1985-12-26 | 1985-12-26 | DTMF type dialer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154836A true JPS62154836A (en) | 1987-07-09 |
| JP2659361B2 JP2659361B2 (en) | 1997-09-30 |
Family
ID=17836953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296700A Expired - Lifetime JP2659361B2 (en) | 1985-12-26 | 1985-12-26 | DTMF type dialer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659361B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275859U (en) * | 1988-11-29 | 1990-06-11 | ||
| JPH02294145A (en) * | 1989-04-04 | 1990-12-05 | Ind Technol Res Inst | Method and equipment for generating dtmf |
| JPH0360255A (en) * | 1989-07-28 | 1991-03-15 | Rohm Co Ltd | Selective signal generating circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121560A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Variable divider circuit |
| JPS60500593A (en) * | 1983-02-24 | 1985-04-25 | モトロ−ラ・インコ−ポレ−テツド | Fractional programmable counter |
-
1985
- 1985-12-26 JP JP60296700A patent/JP2659361B2/en not_active Expired - Lifetime
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| JPH0413868Y2 (en) * | 1988-11-29 | 1992-03-30 | ||
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| JPH0360255A (en) * | 1989-07-28 | 1991-03-15 | Rohm Co Ltd | Selective signal generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659361B2 (en) | 1997-09-30 |
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