JPS62153996A - Panel unit for electronic musical apparatus - Google Patents
Panel unit for electronic musical apparatusInfo
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- JPS62153996A JPS62153996A JP60294703A JP29470385A JPS62153996A JP S62153996 A JPS62153996 A JP S62153996A JP 60294703 A JP60294703 A JP 60294703A JP 29470385 A JP29470385 A JP 29470385A JP S62153996 A JPS62153996 A JP S62153996A
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- switch
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- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
[産業上の利用分野−j
この発明は、特に照光式スイッチを用いた電r楽器のパ
ネル装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application-j] This invention particularly relates to a panel device for an electric musical instrument using an illuminated switch.
「従来の技術」
電子楽器の操作パネルには、音色設定スイッチあるいは
効果設定スイッチ等の各種スイッチとして、照光式スイ
ッチが用いられろ場合がある。そして、この照光式スイ
ッチを用いたパネル装置においては、各スイッチのオン
/オフ状態を検出する回路が必要であると同時に、各ス
イッチのオン/オフ状態に応じて、ランプ、 L E
I) (発光ダイオード)等からなる照光手段を駆動す
る回路が必要となる。``Prior Art'' On the operation panel of an electronic musical instrument, illuminated switches may be used as various switches such as a tone setting switch or an effect setting switch. In a panel device using this illuminated switch, a circuit for detecting the on/off state of each switch is required, and at the same time, a circuit for detecting the on/off state of each switch is required.
I) A circuit for driving the illumination means consisting of (light emitting diode) or the like is required.
[発明が解決しようとずろ問題点j
ところで、従来の照光式スイッチを用いたパネル装置に
おいては、スイッチのオン/オフ状態を検出する回路と
、照光手段を駆動4゛ろ回路とが仝く別個に設(fられ
ており(例えば、特開昭59−104696号公報参照
)、このため、パネル装置の構成が複雑になり、また価
格ら高価になる問題かぁ−)た。[Problems that the invention cannot solve] By the way, in a conventional panel device using an illuminated switch, the circuit for detecting the on/off state of the switch and the circuit for driving the illumination means are separate. (For example, see Japanese Unexamined Patent Publication No. 59-104696), which makes the structure of the panel device complicated and increases the price.
そこでこの発明は、回路構成の簡11′!化を図った電
r楽器のパネル装置を提供ケろことを[1的としている
。Therefore, this invention has a simplified circuit configuration! Our first objective is to provide a panel device for electric musical instruments that is designed to be used as an electronic instrument.
なお、この明細吉において[−照光式スイッチ−1とJ
iう場合は、スイッチに照光手段が内蔵されているもの
たけでなく、スイッチの近傍にL E D等の表示素子
を設(またものも含むものと一4゛ろ。In addition, in this specification, [-Illuminated switch-1 and J
In this case, it is not only necessary to have a switch with a built-in illumination device, but also to have a display element such as an LED near the switch.
「問題点を解決するための手段1
ごの発明は、複数のスイッチと、これらのスイッチの各
々に対応し7て設けらイ1、ごれらのスイッチの操作状
態を表示する表示手段と、複数の列線および複数の行線
を有するマトリックス回路であって、前記列線および行
線の交差点にi′iij記スイ・ソチおよび同スイッチ
に対応する前記表示手段が介挿さイまたマトリックス回
路と、前記7トリツクス回路の列線(または打線)を駆
動4る第1 (、・) !、lに動T段と、nij記7
トリノ′lス回路のi+線(」′八(flll線)に得
られろデータを 貼記憶べろ記憶L段と、前記マトリッ
クス回路の打線(」゛ノー(b列線) 4) 1iii
、i凸ic! iQ手段に記憶されたデータに応(−
1で駆動4/、第20)駆動手段とを具備4′ろごとを
特徴と1.− (、O7i +1[作用1
この発明は、各スイッチの」ン/ t−/状態4検出”
4゛ろための7トリソクス回路を、表小丁段のドライブ
に共用し、ごれに、j、−)て構成の筒中化を図・・た
ものである。``Means for Solving the Problem 1'' The invention provides a plurality of switches, a display means provided corresponding to each of these switches 1, and display means for displaying the operating status of the switches; A matrix circuit having a plurality of column lines and a plurality of row lines, wherein the display means corresponding to the switches described in i'iij are inserted at the intersections of the column lines and the row lines. , the first (, ·) !, which drives the column line (or batting line) of the 7-trix circuit, and a dynamic T stage at l, and nij 7
Paste the data obtained on the i+ line ('8 (full line)) of the Torino base circuit to the memory L stage and the line of the matrix circuit ('' no (b line) 4) 1iii
, i convex ic! Depending on the data stored in the iQ means (-
1. Drive 4/, 20th) drive means; − (, O7i +1 [Action 1 This invention detects the state 4 of each switch.
The 7-trisock circuit for 4-digit storage is shared by the drive for the front and small stages, and the configuration is in-cylinder.
]実施例1
以上、図面を参照(、てこの発明の 実施例に−7いて
説明4−ろ。第1図はごの発明の一実施例に、)、るパ
ネル装置P Sを適用しへ市r楽器の構成を示七ブ〔!
ツク図である。この図において、I tJ、 CI)U
(中央処理装置)、2はCI)[11において用いられ
るプ(bグラムが記憶されたIj(’IM、3はデータ
記憶用の1?ΔMである。ごのIt A M 3内には
、第2図に示4−ように1ハイドのエリアE1〜ト〕3
゜8ハイドのスイッチデータエリアS W E 、 8
バイトのバ・ソフγJ、リアB丁C,ワーギングエリア
WO1? Kが各々設けられている。4.5は各々デー
タバスおよびアドレスバス、6はタイマであり、このタ
イマ6は、一定時間が経過する毎に割り込み信号′r
IM l (第3図(ハ)参照)をCP U Iへ出力
する。7は1/4分周回路であり、割り込み信号i’
l M Iをl/41.:分周し、割り込み信号TrM
2(第3図(イ)参照)としてCI) U Iへ出力す
る。] Embodiment 1 As described above, referring to the drawings (Explanation 4-7 in Embodiment 4 of the present invention), a panel device PS is applied to the market. rShows the structure of the musical instrument!
This is a diagram. In this figure, I tJ, CI)U
(Central processing unit), 2 is CI) [Ij('IM, 3 is 1?ΔM for data storage) in which the program (b-gram used in 11 is stored. As shown in Figure 2, the area of 1 hide E1~3
゜8 Hyde switch data area SW E, 8
Part-time job Ba Sofu γJ, rear B-C, warging area WO1? K is provided respectively. 4.5 is a data bus and an address bus, 6 is a timer, and this timer 6 generates an interrupt signal 'r' every time a certain period of time elapses.
IM l (see FIG. 3 (c)) is output to CPU I. 7 is a 1/4 frequency divider circuit, and interrupt signal i'
l M I l/41. : Frequency division and interrupt signal TrM
2 (see Figure 3 (a)) and output to CI) UI.
なお、割り込み信号1” I M Iおよび′I″IM
2が同時に発生した時は、割り込み信号TIM2が優先
処理され、割り込み信号T I M Iの処理は行なイ
つれない。8はトーンジェネレータ(楽音形成回路)で
あり、CP LJ lから供給される鍵盤ギーのオン/
オフ操作に対応−4゛るギー情報およびパネルスイッチ
のオン/オフ情報に基づいて楽音信号を形成し、サウン
ドノステム9へ出力する。サウンドノステノ、9は、ト
ーンジェネレータ8から出力される楽音信号を楽音とし
て発音する。Note that the interrupt signals 1" I M I and 'I" IM
2 occur at the same time, the interrupt signal TIM2 is prioritized and the interrupt signal TIM2 is not processed. 8 is a tone generator (musical tone forming circuit), which turns on/off the keyboard guitar supplied from CP LJ l.
A musical tone signal is formed based on the on/off information of the panel switch and the on/off information of the panel switch corresponding to the off operation, and is output to the sound nostem 9. A sound no steno 9 generates a musical tone signal outputted from the tone generator 8 as a musical tone.
次に、この発明の−・実施例にJ−ろパネル装置1)S
に一ノいて説明する。ま4゛、11(fマトリックス回
路であ1凧8本の列線RI〜It 8と、8本の行線L
a l 〜l、a8と、これらの行線Cal〜La8
の各々に並行に配置された8本の行線L b I〜1.
1)8と、列線R1−R8および行線1al−1、a8
の交差点に介挿されたパネルスイッチ13a、13a、
・と、列線RI〜R8および行線1 b l〜Lb8の
交差点に介挿された照光用のLEI)I 3b、l 3
1+、・と、これらのT、 E D I 3 bにンリ
ーズに挿入さイ]た抵抗15とから構成されている。ご
の場合、パネルスイッチ13alJ、ブソシクオン/リ
リースオフ型のスイッチである。また、1、I> I)
I 311は、図において並列配置されているパネル
スイッチ13aの操作状態を表示するためのものである
。デコーダ&ラッチ16は、そのC7−1:端子I7へ
信号S1が供給された時データバス4のデータを読み込
むラッチと、このラッチの出力をデ:1−ドするデコー
ダとから構成されており、デコーダの各出力端が各々列
線r?+−118の各一端に接続されていろ。、アドレ
スデコーダI7は、アドレスバス5を介1,7てアト1
/スアータl) Iか供給された時、1゜述しノニ偕り
Slを出力オろデコーダである。L r>I)+・−ノ
イブ回路I5)は、トランジスタ2 (] −1〜20
−8と、ラッチ22とから構成され、トランジスタ20
−1〜20−8の各=ルクタが各々行線L b l〜L
b 8の各−・端に接続されている。アドレスデー1
−ダ23は、アドレスバス5を介してアドレスデータ1
)2か供給された時、信号S2をラッチ220)o
l” 3iW rL ヘ出力4− ロ。こノ信号S2に
よりデータバス4のデータがラッチ22に読み込まれる
。入力ボート25は、8ヒツトのラッチによって構成さ
れており、その入力端か行線L a1〜La8の各一端
に接続され、その出力データかデータバス4へ供給され
る。アドレスデコーダ26は、アドレスバス5を介して
アドレスデータII) 3が供給された時、信″rS3
を人力ボート25の1ノード端了17へ出力する。この
信号S3によって、行線L a l〜La8に得られろ
データが入カポ1、25に読み込まれる。Next, an embodiment of the present invention will be described.
I'll take a look and explain. 4゛, 11 (f In a matrix circuit, one kite has eight column lines RI to It8 and eight row lines L.
a l ~ l, a8 and these row lines Cal ~ La8
Eight row lines L b I to 1. are arranged in parallel to each other.
1) 8, column lines R1-R8 and row lines 1al-1, a8
Panel switches 13a, 13a, inserted at the intersections of
- LEI for illumination inserted at the intersection of column lines RI to R8 and row lines 1 b l to Lb8) I 3b, l 3
1+, . . . and a resistor 15 inserted in the lead between these T and E D I 3 b. In this case, the panel switch 13alJ is a switch-on/release-off type switch. Also, 1, I> I)
I 311 is for displaying the operating states of the panel switches 13a arranged in parallel in the figure. The decoder & latch 16 is composed of a latch that reads data on the data bus 4 when a signal S1 is supplied to its C7-1 terminal I7, and a decoder that decodes the output of this latch. Each output end of the decoder corresponds to the column line r? +-118 should be connected to one end of each. , the address decoder I7 connects the address decoder I7 to the address decoder I7 via the address bus 5.
/suata l) When I is supplied, it is an Oro decoder that outputs 1 and SL. L r>I)+・− noise circuit I5) is transistor 2 (] −1 to 20
-8 and a latch 22, the transistor 20
Each of -1 to 20-8 = Lucta is each row line L b l to L
b Connected to each end of 8. address day 1
- The address data 1 is sent to the address data 1 via the address bus 5.
)2 is supplied, latches the signal S2220)o
l" 3iW rL Output 4-B. This signal S2 causes the data on the data bus 4 to be read into the latch 22. The input port 25 is composed of 8-hit latches, and its input end is connected to the row line La1. ~ La8, and the output data thereof is supplied to the data bus 4. When the address decoder 26 is supplied with the address data II) 3 via the address bus 5, the address decoder 26 outputs the signal "rS3".
is output to the 1-node terminal 17 of the human-powered boat 25. The data obtained on the row lines La1 to La8 are read into the input capos 1 and 25 by this signal S3.
次ニ、l記+M ++k ニJ、’:l 市r%’、:
’ 2:i (7’)動1′1を第3図に小4′波杉図
および第4図〜第7図に小4’ (: I’ Illの
動作)vl−チャートを参jjjj L、て説明4′ろ
。Next d, l+M ++k d J,':l city r%',:
' 2: i (7') Refer to the movement 1'1 in Figure 3, small 4' Hasugi diagram, and figures 4 to 7, small 4' (: I'Ill's movement) vl-chart jjjj L , Please explain 4'.
上4−、タイマ6から割り込z+、 (、j fシー’
I” I M lか出力さA]だ場合についで説明4ろ
。この場i”i、C1)Ulけ、第4図のステップSa
tへ進み、アドレスバス5ヘア]・し・スl) 2を、
データバス4ヘデータl−0,1(0、(] 、−0)
を古々出力i゛ろ。アドレスバス5ヘアトレスフ5−タ
I)2か出力さイ]ろと、ア1、レスデコーダ2:(か
らIl、< TI、 (q 2が出力さバ]、この信号
S2によ−)で、データバス4へ出力されたデータ[0
1がラッチ22に読み込まれろ。ごイ]にJ、す、トラ
ンジスタ20−1〜20−8かカットオフされる。4−
なイ′)#)、谷1,1・: l’) I 3 hの駆
動が時停庄、される。次に、CI’ ml I tJ、
ステップSa2のスイッチスキャン処理を行う。第5図
にこのスイッチスキャン処理の過程を>1< t o
このスイッチスキャン処理へ進むと、上4゛、第2図の
」−リアE 3内のデータIとして、]01か設シi−
′さイ1ろ(ステップS b I )。次に、ステップ
Sb2へ進むと、アドレスデータDIがアドレスバス5
へ、エリアト〕2内のデータS C’I’ R(第2図
)がデータバス4へ古々出力さイする。ごイ1により、
アドレスデコーダ17から信号S1が出力され、この信
号S+によってデニ1−ダ&ラッチ16にデータS C
T Rが読み込まれ、このデータS C’l’ Itに
対応する出力端から“ド信号(IIレベルの信号)が出
力される。Upper 4-, interrupt z+ from timer 6, (,j fcy'
If the output is A], then we will explain step 4. In this case, i"i, C1), step Sa in Fig. 4.
Go to t, address bus 5 hair]・shi・sl) 2,
Data to data bus 4 l-0,1 (0, (], -0)
I will output it from time to time. Address bus 5 hair tresf 5-ta 2 or output S), A1, response decoder 2: (from Il, < TI, (q2 outputs), according to this signal S2), Data output to data bus 4 [0
1 is loaded into latch 22. Then, the transistors 20-1 to 20-8 are cut off. 4-
I') #), Valley 1, 1.: l') I 3 The drive of h is stopped. Next, CI' ml I tJ,
The switch scan process of step Sa2 is performed. Figure 5 shows the process of this switch scanning process >1< to
Proceeding to this switch scan process, as the data I in the top 4, rear E3 in Figure 2, ]01 or setting i-
'Roll 1 (Step S b I ). Next, when the process proceeds to step Sb2, the address data DI is transferred to the address bus 5.
The data S C'I' R (FIG. 2) in Eliato] 2 is output to the data bus 4 from time to time. According to Goi 1,
A signal S1 is output from the address decoder 17, and this signal S+ causes the data S C
T R is read, and a "do" signal (II level signal) is output from the output terminal corresponding to this data S C'l' It.
いま、データS CT 11が[11であったとすると
(以下、この場合を例にとり説明A゛ろ)、デコーダ&
ラッチ16の出力端〈1〉から列線R1へ“1”信号が
出力される。次にステップSb3へ進むと、アドレスデ
ータl) 3がアドレスバス5へ出力される。Now, if the data S CT 11 is [11 (hereinafter, this case will be explained as an example), the decoder &
A "1" signal is output from the output terminal <1> of the latch 16 to the column line R1. Next, when the process advances to step Sb3, address data l)3 is output to the address bus 5.
こイ]により、アドレスデコーダ26から信号S3が出
力され、この信号S3によって、列線R1に接続されて
いる各パネルスイッチ13aのオン/オフ状態に対応上
ろデータが人力ボート25に並列的に読み込まれる。例
えば、行線L a Iと列線It +との間に接続され
ているスイッチ13aのみがオン状態であった時は、デ
ータ“1,0.・・、0”(8ヒツト)が入力ボート2
5に読み込まイ1、また、行線L a Iと列線RIと
の間、行線1、a2と列線1(bとの間のスイッチ13
aかJ(にオン状態てあ−・た時は、データ“1,1.
0.・、0”(8ヒヅト)か読み込まれる。そして、読
み込」;4またが−タが一2′−タハス4へ出力さイ1
ろ。次に、スフ−ツブ!Eb41へ進むと、人カポ−)
・25内のデータか−だ一夕SCn ’r’に対応する
バッファエリア111i: (第2図)内の領域に書き
込まイする。例えば、データS CRi’か111の場
合は、バッファエリアl(I>内のf(i ++戊S
W1’)(+)内に書き込まイ1ろ。次にステップ81
15へ進むと、エリアI・〕2内のデータS Ci’
Rかインクリメントされ、これにより同う・−夕S (
’ i’ +7か12」となる。次にステップ51)6
へ進むと、データSC’T’ Rが「9」か否かか判断
されろ3.そして、この判断結果がrYl−C8Iの場
合(fステップSb7へ進み、データS Ci’ Iえ
とじて111かエリ″I′l・〕2内にPIき込まれ、
また、1−N(jlの場合はステ・ツブS h7をジャ
ンプしてステップSb8へ進む。この場合、判断結果は
1N01であり、ステップ51)8へ進む。ステップS
b8では、データ1がインクリメントさイ1、これによ
りデータ1か111となる。This causes the address decoder 26 to output a signal S3, and this signal S3 causes the input data to be sent to the manual boat 25 in parallel according to the on/off state of each panel switch 13a connected to the column line R1. Loaded. For example, when only the switch 13a connected between the row line L a I and the column line It + is in the on state, data "1, 0..., 0" (8 hits) is input to the input board. 2
5, and switch 13 between row line L a I and column line RI, and between row line 1, a2 and column line 1 (b).
When a or J( is on, the data “1, 1.
0.・, 0" (8 hzu) is read. Then, 4 or -ta is output to 12'-tahas4.
reactor. Next, Sfu-tsubu! If you go to Eb41, there will be a human capo)
- The data in 25 is written in the buffer area 111i corresponding to SCn 'r': (FIG. 2). For example, in the case of data S CRi' or 111, f(i ++ 戊S
Write in W1') (+). Next step 81
Proceeding to step 15, data S Ci' in area I.
R is incremented, which results in the same result.
``i'' + 7 or 12''. Next step 51)6
Proceeding to step 3, it is determined whether the data SC'T' R is "9" or not. If the result of this judgment is rYl-C8I (proceeds to f step Sb7, the data S Ci'I, for example, 111 or PI is written into the area "I'l.]2,
Further, in the case of 1-N (jl), the step Sb7 is jumped and the process proceeds to step Sb8. In this case, the determination result is 1N01, and the process proceeds to step 51)8. Step S
At b8, data 1 is incremented by 1, and thus becomes data 1 or 111.
次にステーlプSh9へ進むと、テーク1が141か否
かか判断されろ。この場合、判断結果は「NO」となく
)、ステップ5))2へがろ。Next, proceeding to step Sh9, it is determined whether take 1 is 141 or not. In this case, the judgment result is not "NO"), and go to step 5))2.
次に、ステップSl]2の処理が行なわイ1ろと、この
場合データS Ci” ljが[21であることから、
デーI−タ&ラッチ16の出力端〈2〉から“I゛信け
か出力さA1ろ。次にステップSh3へ進ムと、列線R
2に接続されている各パネルスイッチ13aのオン/オ
フ状態が入力ボート25に一丁き込まれ、次いでステッ
プSb4へ進むと、入力ボート25内のデータがバッフ
ァJ、すTl(l>に書き込まれろ。Next, the process of step Sl]2 is performed, and in this case, since the data S Ci''lj is [21,
``I'' is output from the output terminal <2> of the data I-data & latch 16 (A1).Next, proceeding to step Sh3, the column line R
The on/off state of each panel switch 13a connected to 2 is written into the input port 25, and then when the process proceeds to step Sb4, the data in the input port 25 is written to the buffer J, Tl(l>). Let's go.
次にステップS b [iへ進むと、データS Ci’
Rが131となり、次にステップSb6を介してステ
ップSb8へ進むと、データIが[2jとなり、次いで
ステップSh9を介して再びステップSb2へ戻る。Next, proceeding to step S b [i, data S Ci'
When R becomes 131 and the process then proceeds to step Sb8 via step Sb6, data I becomes [2j, and then the process returns to step Sb2 again via step Sh9.
以下、同様の過程か繰り返され、これにより、列線11
1−114に接続されている各パネルスイッチ13aの
オン/オフ状態がバッファエリアBE内の領域S W
D (b)〜SwDc4)に順次書き込まれろ。次に、
ステップ51)5の処理にj、−(−t’−タ8C′1
冒(か151となC)、次い\′ス−7−・・ノブ’、
’r 1+ 8 Lノ少処狸によって7・−夕Iが1.
4:とGろと、スフ−ノーjS1)9の’l’−111
1’li結里がl YE ’、S魅ら0、第4図(7)
If・−チンへ戻る。Thereafter, the same process is repeated, and as a result, the column line 11
The on/off state of each panel switch 13a connected to 1-114 is determined by the area SW in the buffer area BE.
Write sequentially to D (b) to SwDc4). next,
Step 51) j, -(-t'-ta8C'1)
blasphemy (ka151 and na C), then \'su-7-...knob',
'r 1+ 8 L no Shojo Tanuki makes 7・-Yu I 1.
4: To Groto, Sufu-NojS1) 9's 'l'-111
1'li Yuri ga l YE', S mira 0, Figure 4 (7)
If・- Return to Chin.
第4図のルーチンへ[mlろと、スフ−・・lプSa:
(α)処理か行なわれろ。4゛なイ′)1バアトレスー
ン゛−91〕lがアドレスバス5へ、土ノニ、J、リア
I・]1内α)−71−タI? Ci’ I? (第2
図)がデータノ翫ス4へ古々出勾され、これにより、デ
ータ!? CI” Rかデフl−ダ&ラッチ16内にセ
ットされろ。次にステ・ノブSa4へ進むと、アドレス
データ1〕2かアドレスバス5へ、また、データ11
に T旧こ対応4゛るデータSWMII、M(b1C1
″Iえ)かデータノくス4−\各々出力されろ。例えば
、データl? Ci” rえか1−+1σ)時(」、デ
ータSWMEM(b)かデータノくス4へ出力されろ。Go to the routine in Figure 4 [ml, step...lpSa:
(α) Do something. 4゛ na i') 1 Baatressune ゛-91〕l to address bus 5, soil noni, J, rear I.]1 inside α)-71-ta I? Ci' I? (Second
) has been sent to Data No. 4 for a long time, and as a result, Data! ? Set in CI"R or differential latch 16. Next, proceed to steering knob Sa4, address data 1]2 or address bus 5, and data 11.
4 data SWMII, M (b1C1
For example, when data l?
このステップSa4の処111!によ−)て、ラノザ゛
22にデータS W M E M ((< Ci’ I
え)か読l奔込土イ1、ステップSalの処理によって
一時停止1j、てL)八17F、 D I 3 bの駆
動が111開されろ。そ1.て、メインルーチンへ戻る
。This step Sa4 is 111! ), the data SW MEM ((<Ci' I
E) 1) Read 1, temporarily stop 1j by processing step Sal, and 111 open L) 8 17F, DI 3 b drive. Part 1. and return to the main routine.
次に、割り込み信号T I M Iが再び出力されろと
、1〕記と同様にL E l) I 311の駆動が−
「j停止さイ1、そして列線R5,R6,R7,R8に
各々接続されている各パネルスイッチ13aのオン/オ
フ状態がバッファエリアT3 Eの領域S W E(5
) 。Next, in order to output the interrupt signal TIM I again, the driving of L E I 311 is -
The on/off state of each panel switch 13a connected to the column lines R5, R6, R7, and R8 is the area S W E (5
).
5WE(6)、S〜■E(7)、swtr、(8)内に
順次書き込まれろ。以ド、割り込み信号′I″IM+が
出力される毎に、)−記の処理か繰り返えされろ。Write sequentially into 5WE(6), S~E(7), swtr, and (8). Thereafter, each time the interrupt signal 'I'' IM+ is output, the process described in )-- is repeated.
次に、割り込み信号’I’ I M 2が分周回路7か
ら出力された場合について説明Wる。この場合、CP
[11の処理は、まず、第6図のステ・ツブSclへ進
み、データRCT I’?がインクリメントされる。Next, the case where the interrupt signal 'I' I M 2 is output from the frequency dividing circuit 7 will be explained. In this case, C.P.
[Processing in step 11 first proceeds to step Scl in FIG. 6, where data RCT I'? is incremented.
この処理により、データRC’T’ Tlか、例えば「
2」になったとずろ。次にステップSc2へ進むと、デ
ータRC’I’ Rが[9」か否かが判断される。そし
て、この判断結果か1−YES、1の場合は、ステ・ツ
ブSc3へ進み、データIt CT Itか1−11と
され、また、ステップSc2の判断結果かrNOJの場
合は、ステップSc3をノヤンブしてステ・ツブSc4
へ進む。l−記例の場合、ステップSc2の判断結果か
[N01となり、ステップSc4へ進む。ステ・ツブS
c4では、アドレスデータDlかアドレスノくス5へ、
また、データ11 C’I” Rl 2−1がデータバ
ス4へ各々出力されろ。これにより、データ1tcT1
1r21かデコーダ&ラッチ16に読み込まイ1、この
結果、列線R2へ“ド信号が出力されろ。次にステップ
Sc5へ進むと、アドレスデータ[)2がアドレスバス
5へ、また、第2図のデータSWMEM(RC”r”
lj )(コ(7)場合データSWMI’>M(2))
がデータバス4へ各々出力され、そして、メインルーチ
ンへ戻る。このステップSc5の処理が行なわれると、
ラッチ22にデータSWMEM(2)が読り込まれ、読
み込まれたデータSW M E M (2)にJim;
づいて、列線R2に接続されているLEDI3hが駆動
される。すなわち、例えばデータSWMEM(2)が“
1,1,0.・ 、0″であったとすると、トランジス
タ20−1.20−2か各々オンとな()、この結果、
列線R2と行線Lhlとの間、列線1え2と行線Lb2
との間に各々介挿されているl l>I)l :(hか
点灯4ろ。なお、データIt e l’ Rか[21〔
・)場合は、列線1り2にのみ“ド信1(か出力さ1+
、タリ線1(b、R:(〜Iで8はいLI〜イ]ム“0
°′信す゛にあり、し八か・ζ、+ll線Ill、R3
〜Iマ8に接続さイ1ているL E D I 3 bか
駆動さイ1ろごとはない。Through this process, the data RC'T' Tl or, for example, "
2” and Zuro. Next, when the process advances to step Sc2, it is determined whether the data RC'I'R is [9]. If the result of this judgment is 1-YES or 1, the process advances to step Sc3 and the data It CT It is set to 1-11. If the result of judgment in step Sc2 is rNOJ, step Sc3 is skipped. Ste Tsubu Sc4
Proceed to. In the case of the l-notation example, the determination result in step Sc2 is [N01], and the process advances to step Sc4. Ste Tsubu S
At c4, go to address data Dl or address number 5,
Also, output the data 11 C'I" Rl 2-1 to the data bus 4. As a result, the data 1tcT1
1r21 is read into the decoder & latch 16, and as a result, a "do" signal is output to the column line R2.Next, when the process advances to step Sc5, the address data [)2 is transferred to the address bus 5, and as shown in FIG. Data SWMEM (RC"r"
lj ) (if ko(7), data SWMI'>M(2))
are output to the data bus 4, and then the process returns to the main routine. When the process of step Sc5 is performed,
Data SWMEM (2) is read into the latch 22, and Jim;
Then, LEDI3h connected to column line R2 is driven. That is, for example, data SWMEM (2) is “
1, 1, 0.・If it is 0'', transistors 20-1 and 20-2 are each turned on (), and as a result,
Between column line R2 and row line Lhl, column line 1e2 and row line Lb2
l l>I) l : (h or lit 4). Furthermore, the data It e l' R or [21 [
), the output signal 1 (or output signal 1 +
, Tari line 1 (b, R: (~I is 8 yes LI~I] m "0
°'Believe in ゛, Shi8ka・ζ, +ll line Ill, R3
~ There is no LED I3b connected to I1 or drive I1.
この、j、うに、割り込み信i、H′1゛INi 2か
分周回路7か1′フ出勾さイ1ろと、よす、−?゛−タ
RCi’ +7がインタリメン!・さイ1、次いc1そ
のデータRc’I” Rが、1ぐ4−列線171〜1(
8に接続さイlてぃろL E l’l +3 hかデー
タS W M l−: M (b? CI’ !? )
に基づいて駆動さイ]ろ。いま、割り込み信i、71’
l M 2を第3図(イ)に示4−ものと4゛ると、
列線R1〜R8は谷々同図(ロ)に示l゛タイミンクで
駆動される。4゛なわt′)、各L I・: 1)I
3 hは列線毎に間欠駆動されろ。This, j, interrupt signal i, H'1゛INi 2, frequency divider circuit 7, 1', slope 1, OK, -?゛-ta RCi' +7 is an inter-member!・Sai 1, then c1 The data Rc'I''R is 1-4-column lines 171 to 1 (
Connect to 8 terminal L E l'l +3 h or data S W M l-: M (b? CI'!?)
Driven on the basis of Now, interrupt signal i, 71'
If l M 2 is shown in Figure 3 (a) and 4-mono and 4゛, then
The column lines R1 to R8 are driven at the timing shown in FIG. 4゛rope t'), each L I: 1) I
3h should be driven intermittently for each column line.
なお、1、IE I)I 3 bの駆動周期′1゛は例
えば125 m5ec(l 00 It z)である。Note that the driving period '1' of 1, IE I) I 3 b is, for example, 125 m5ec (l 00 It z).
一方、前述したように、割り込み信号T I M +
かタイマ6から出力されると、−・Il、 L E I
) l 3 bの駆動か停庄、され、パネルスイッチ1
3aのオン/オフ状態の読み込みが行なわれろ。ごこて
、割り込み信号1’ I M Iは第3図(ハ)に示4
′タイミンクご発ノILIろご51二が・“2、列線I
t Iの駆動クィミンタ(f、実際には同図(b)に小
4′9ノ、うになる。列線1セ2〜1(8に−)L)て
し同様である。 なお、パネルスイッチl 、’(aO
)−4ン/オフ状態の読み込〆jlJ、短時1jl−c
行・tごとができるので、割り込み(b□−)′1′1
N11())発’l: f+jに・1夕1jのデータ読
み込みを行う」、−)にしでぃろ(第5図参l!()。On the other hand, as mentioned above, the interrupt signal TIM+
or is output from timer 6, -・Il, L E I
) l 3 b is activated or deactivated, and panel switch 1
The on/off state of 3a is read. The interrupt signal 1' I M I is shown in Figure 3 (c).
'2, line line I
The driving quiminter (f) of tI is actually 4'9 in FIG. Note that the panel switch l,'(aO
)-4 ON/OFF state reading〆jlJ, short time 1jl-c
Since each line/t can be done, interrupt (b□-)'1'1
N11 ()) 'l: Read data of 1/1j to f+j', -) Nishijiro (see Figure 5 l! ().
割り込ノ多信+s ’r + h4+の介ノ11+jに
何列のデータを読み込むように4′ろか(」、L I・
:rz3bの/(小かt′)ら−ンくか否かにJ、I、
’ −j (ビ(7決めねばよい。How many columns of data should be read into the interrupt node 11+j of the interrupt signal +s 'r + h4+?
: rz3b's / (small or t') rank or not J, I,
' -j (bi(7 must be decided.
また、111j迂した。Lうに、割10込73信+;
′l” l M 1お4]、ひi’ l M 2が同時
に発ノ1した時は、割り込み信号1’ l M +の処
理か行なわれ/Jい(第3図に小°4′時刻t1参照)
。Also, I detoured to 111j. L sea urchin, 73 trusts including discount 10+;
'l'' l M 1 and 4], and i' l M 2 generate 1 at the same time, the interrupt signal 1' l M + is processed. (see t1)
.
次に、第7図に示4゛メインルーチンにすいζ1悦11
114−ろ。CI) jl I +J、1.述しまた割
C)込ノブ処理を行う時を除き、図に小4〜ステツプ5
(b1〜5(b4の処理を繰り返し実?14′ろ。ま4
−、ステップ8(b1では、鍵盤の古ギーに設(jられ
たキースイッチを走査して、オン/オフ状態を検出し、
次しビC、オフ−1さ−
/オフ状態に変化があったキーのキーコードおよびオン
/オフの別を示すデータをワーキングエリアW(−1t
t +< (第2図)に書き込む。次にステップ5(b
2へ進むと、バッファエリアr3E内に書き込まれてい
るパネルスイッチ13aのオン/オフ状態を示すデータ
が、前回ごのステップ5(b2を実行した時に比較して
変化しているか否かをビット毎にチJツクWる。そして
、“0°′−“1”に変化しているビットがあった場合
に、スイッチデータエリアS W E内の対応するデー
タSWIVIEM(+)〜SWMEM(8)の書き換え
を行う(ステップ5d3)。Next, as shown in FIG.
114-ro. CI) jl I +J, 1. Steps 4 to 5 are shown in the diagram, except when performing the above-mentioned C) included knob processing.
(b1-5 (Repeat the process of b4?14'Ro.Ma4
-, Step 8 (In b1, scan the key switch installed in the old keyboard of the keyboard to detect the on/off state,
Next, in the working area W (-1t
Write t +< (Figure 2). Next step 5 (b
When proceeding to step 2, it is checked bit by bit whether the data indicating the on/off state of the panel switch 13a written in the buffer area r3E has changed compared to the previous execution of step 5 (b2). Then, if there is a bit changing from "0°' to "1", the corresponding data SWIVIEM(+) to SWMEM(8) in the switch data area SWE is checked. Rewriting is performed (step 5d3).
例えば、列線R1に接続された各スイッチ13aのオン
/オフ状態を示すデータの第2ピッドが“0−・“1”
に変化し、ていたとする。このことは、第1図に示すパ
ネルスイッチ13a−1がオンとさイ]たことを意味4
゛る。この場合、ステップS (b3に43いて、デー
タSWMEM(+)の第2ビツトが反転される。これに
より、第1図のL E D l 3b−1がいままで点
灯していた場合は消灯され、また消灯していた場合は点
灯される。次に、第7図のステップ5(b4へ進むと、
ワーキングエリア〜’I OIt K内のキーに関する
情+Ijわよひ」、リアS wト〕内のデータSWME
M(+ )〜SWMICM(8)が各々l・−ンノエネ
レータ8へ出力される。そし、て、ステップSdlへ戻
る。For example, the second pid of the data indicating the on/off state of each switch 13a connected to the column line R1 is "0-"1.
Suppose that it changes to . This means that the panel switch 13a-1 shown in FIG. 1 is turned on.
It's true. In this case, the second bit of the data SWMEM(+) is inverted in step S (b3).As a result, if L E D l 3b-1 in FIG. 1 has been on, it is turned off. , and if it is off, it will be turned on.Next, if you proceed to step 5 (b4) in Figure 7,
Data SWME in the working area ~ Information about the keys in I
M(+) to SWMICM(8) are each output to the l·-nnoenerator 8. Then, the process returns to step Sdl.
なお、上記実施例はプ[ノクラ!、処理にj、ろが、ハ
ードウェアで処理4゛ろようにしてしよい。また、オン
/オフスイッチ13aに代えて、多段照光式スイッチを
用いてらよい。また、L紀実施例においては、行線La
l 〜La8と行線L h I −L b8とを別個に
設けているが、行線L b I〜L b 8を設置」ず
、行線L a I〜La8を共通にしてしよい。Note that the above embodiment is based on Pu[Nokura! , the processing may be performed by hardware. Further, a multistage illuminated switch may be used instead of the on/off switch 13a. In addition, in the L period embodiment, the row line La
Although the row lines LhI-Lb8 and the row lines LhI-Lb8 are provided separately, the row lines LbI-Lb8 may not be provided and the row lines LaI-La8 may be made common.
「発明の効果」
以1、説明したように、ごの発明によれば、スイッチの
オン/オフ状態を検出4−ろための7トリツクス回路を
、表示手段のドライブに共用1またので、回路構成が筒
中になり、したか−)で、価格ら安価になる効果がある
。"Effects of the Invention" As explained in Section 1, according to the invention, the 7-tricks circuit for detecting the on/off state of the switch is shared by the drive of the display means, so that the circuit configuration is improved. is placed inside the cylinder, which has the effect of lowering the price.
第1図はこの発明の一実施例の構成を示ずゾ[lツり図
、第2図は同実施例にお(トろI(ΔM3内の記憶上リ
アを示4〜図、第3図はI、 E +’) I 311
の表示タイミングを説明するための波形図、第4図〜第
7図は呂々同実施例の動作を説明するためのフローチャ
ー1・である。
11 ・・・7トリツクス回路、13a・・ パネルス
イッチ、131)・ ・L r> I)、16・・デコ
ーダ&ラッヂ、19 ・・・・L ED l’ライブ回
路、25・ ・・人力ボート。
出願人 1]本楽器製造株式会社
RAM3内グi乙゛境1))了
第2区
胆」」L−+ −
;皮形図
第3図
第5図
第6因
第7図Figure 1 does not show the configuration of one embodiment of the present invention; Figure 2 shows the same embodiment; The figure is I, E +') I 311
4 to 7 are flowcharts 1 for explaining the operation of the same embodiment. 11...7 trix circuit, 13a... panel switch, 131)... L r> I), 16... decoder & ludge, 19... L ED l' live circuit, 25... human powered boat. Applicant 1] This Musical Instrument Manufacturing Co., Ltd.
Claims (1)
れらのスイッチの操作状態を表示する表示手段と、 (c)複数の列線および複数の行線を有するマトリック
ス回路であって、前記列線および行線の交差点に前記ス
イッチおよび同スイッチに対応する前記表示手段が介挿
されたマトリックス回路と、(d)前記マトリックス回
路の列線(または行線)を駆動する第1の駆動手段と、 (e)前記マトリックス回路の行線(または列線)に得
られるデータを一時記憶する記憶手段と、(f)前記マ
トリックス回路の行線(または列線)を前記記憶手段に
記憶されたデータに応じて駆動する第2の駆動手段と、 を具備してなる電子楽器のパネル装置。[Claims] (a) a plurality of switches; (b) display means provided corresponding to each of these switches to display the operating status of these switches; (c) a plurality of column lines and a matrix circuit having a plurality of row lines, wherein the switch and the display means corresponding to the switch are inserted at the intersections of the column lines and the row lines; (d) column lines of the matrix circuit; (e) a storage means for temporarily storing data obtained on the row lines (or column lines) of the matrix circuit; (f) first driving means for driving the row lines (or column lines) of the matrix circuit; A panel device for an electronic musical instrument, comprising: second driving means for driving (or column lines) according to data stored in the storage means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60294703A JP2542574B2 (en) | 1985-12-27 | 1985-12-27 | Electronic musical instrument panel device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60294703A JP2542574B2 (en) | 1985-12-27 | 1985-12-27 | Electronic musical instrument panel device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62153996A true JPS62153996A (en) | 1987-07-08 |
JP2542574B2 JP2542574B2 (en) | 1996-10-09 |
Family
ID=17811204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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1985
- 1985-12-27 JP JP60294703A patent/JP2542574B2/en not_active Expired - Fee Related
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JP2542574B2 (en) | 1996-10-09 |
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