JPH07319426A - Method and device for display control - Google Patents
Method and device for display controlInfo
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- JPH07319426A JPH07319426A JP6116651A JP11665194A JPH07319426A JP H07319426 A JPH07319426 A JP H07319426A JP 6116651 A JP6116651 A JP 6116651A JP 11665194 A JP11665194 A JP 11665194A JP H07319426 A JPH07319426 A JP H07319426A
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- 230000009977 dual effect Effects 0.000 claims abstract description 26
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多量のＬＥＤ等の発光
素子を用いた表示装置を表示可能とする表示制御方法及
び装置に係り、特にメモリマップを使用し、メモリにデ
ータを書き込むことによって発光素子表示を実施するこ
とができるデュアルポートＲＡＭを使用した表示制御方
法及び装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control method and device capable of displaying a display device using a large number of light emitting elements such as LEDs, and more particularly, by using a memory map and writing data in a memory. The present invention relates to a display control method and device using a dual port RAM capable of displaying light emitting elements.
【０００２】[0002]
【従来の技術】従来、多量のＬＥＤの表示制御方法に関
しては、Ｉ／Ｏレジスタを多数設定して表示させなけれ
ばならないため、結果としてデコードＩＣ、ラッチＩ
Ｃ、ドライバＩＣなど多数使用している。2. Description of the Related Art Conventionally, regarding a display control method for a large number of LEDs, a large number of I / O registers have to be set and displayed, resulting in a decode IC and a latch I.
Many C, driver ICs, etc. are used.
【０００３】[0003]
【発明が解決しようとする課題】上記従来にあっては、
デコードＩＣ、ラッチＩＣ、ドライバＩＣなど多数のＩ
Ｃ部品を使用しているので、発光素子１個を表示させる
ためのビット単価が高くなり、安価に実施できないとい
う課題がある。In the above prior art,
Many ICs such as decode ICs, latch ICs, driver ICs
Since the C component is used, there is a problem that the bit unit price for displaying one light emitting element becomes high and it cannot be implemented at low cost.
【０００４】[0004]
【課題を解決するための手段】本発明方法は、上記の課
題を解決するため、タイミングジェネレータ部１に基本
クロック信号を入力してこれよりデュアルポートＲＡＭ
２の表示側タイミングアドレスを出力し、処理装置３
は、表示のためのデータをデュアルポートＲＡＭ２の処
理側アドレスに書き込み、該アドレスにあるデータを上
記表示側タイミングアドレスから読み出してシフトレジ
スタ４へ出力し、シフトレジスタ４はタイミングジェネ
レータ部１によるタイミング信号で入力したパラレルデ
ータをシリアルデータに変換してシフトレジスタ付き発
光素子ドライバ５へ出力し、該ドライバ５は入力したデ
ータをタイミングジェネレータ部１によるタイミング信
号で、順次シフトさせ、所定ビットシフトするタイミン
グで上記ドライバ５内のデータをラッチさせ、ドライブ
信号として多数の発光素子による表示装置６に出力する
と共に、ドライブ側タイミングジェネレータ７はタイミ
ングジェネレータ部１によるタイミング信号を入力して
シリアル信号からパラレル信号に変換し、上記ドライブ
信号に合せてディスプレイスキャン信号を表示装置６に
出力することを特徴とする。According to the method of the present invention, in order to solve the above-mentioned problems, a basic clock signal is input to the timing generator unit 1 and a dual port RAM is supplied from the basic clock signal.
The display side timing address of 2 is output, and the processing device 3
Writes the data for display to the processing side address of the dual port RAM 2, reads the data at the address from the display side timing address and outputs it to the shift register 4, and the shift register 4 outputs the timing signal from the timing generator unit 1. The parallel data input in (1) is converted into serial data and output to the light emitting element driver 5 with a shift register, and the driver 5 sequentially shifts the input data by a timing signal from the timing generator unit 1 at a timing of shifting a predetermined bit. The data in the driver 5 is latched and output as a drive signal to the display device 6 having a large number of light emitting elements, and the drive side timing generator 7 inputs the timing signal from the timing generator unit 1 to convert it from the serial signal. Into a Parallel signal, and outputs to the display device 6 a display scan signals in conformity with the drive signal.
【０００５】又、本発明装置は、同じ課題を解決するた
め、多量の発光素子による表示装置６の表示制御を処理
装置３により実施するためのデュアルポートＲＡＭ２
と、表示実施時のデュアルポートＲＡＭ２の表示側タイ
ミングアドレスを生成するタイミングジェネレータ部１
と、表示のためのデータをデュアルポートＲＡＭ２の処
理側アドレスに書き込む処理装置３と、その表示側タイ
ミングアドレスから読み出したパラレルデータをシリア
ルデータに変換するシフトレジスタ４と、該シフトレジ
スタ４からのデータを表示駆動のためのパラレルデータ
に変換し、表示を行うシフトレジスタ付き発光素子ドラ
イバ５と、タイミングジェネレータ部１からのタイミン
グ信号から表示実施のためのパラレルデータを生成する
ドライブ側タイミングジェネレータ７から構成され、処
理装置３から表示装置６の制御を行うときは、デュアル
ポートＲＡＭ２の処理側アドレスにデータの書き込みの
みで可能とすることを特徴とする。In order to solve the same problem, the device of the present invention uses the dual port RAM 2 for executing the display control of the display device 6 by a large number of light emitting elements by the processing device 3.
And a timing generator unit 1 for generating a display side timing address of the dual port RAM 2 at the time of displaying.
A processing device 3 for writing display data to a processing side address of the dual port RAM 2, a shift register 4 for converting parallel data read from the display side timing address into serial data, and data from the shift register 4. Is composed of a light emitting element driver 5 with a shift register for converting and converting into parallel data for display driving, and a drive side timing generator 7 for generating parallel data for display execution from a timing signal from the timing generator unit 1. When the processing device 3 controls the display device 6, it is possible to write the data only to the processing side address of the dual port RAM 2.
【０００６】[0006]
【作 用】本発明は、上記のような構成であるから、表
示のためのデータが処理装置３によりデュアルポートＲ
ＡＭ２の処理側アドレスに書き込まれ、該アドレスに書
き込まれたデータは、タイミングジェネレータ部１より
出力するデュアルポートＲＡＭ２の表示側タイミングア
ドレス信号により読み出されてシフトレジスタ４に出力
される。このシフトレジスタ４に入力されたパラレルデ
ータは、タイミングジェネレータ部１によるタイミング
信号でシリアルデータに変換されてシフトレジスタ付き
発光素子ドライバ５に出力され、該ドライバ５に入力さ
れたデータは、タイミングジェネレータ部１によるタイ
ミング信号で順次シフトされる。上記ドライバ５内のデ
ータは所定ビットシフトするタイミングでラッチされ、
表示装置６にドライブ信号として出力される。一方、タ
イミングジェネレータ部１によるタイミング信号がドラ
イブ側タイミングジェネレータ７に入力されてシリアル
信号からパラレル信号に変換され、上記ドライブ信号に
合せてディスプレイスキャン信号が該ドライブ側タイミ
ングジェネレータ７より表示装置６に出力され、データ
表示がなされることになる。[Operation] Since the present invention has the above-mentioned configuration, the data for display is processed by the processor 3 in the dual port R.
The data written in the processing side address of AM2 and the data written in the address is read by the display side timing address signal of the dual port RAM 2 output from the timing generator unit 1 and output to the shift register 4. The parallel data input to the shift register 4 is converted into serial data by the timing signal from the timing generator unit 1 and output to the shift register-equipped light emitting element driver 5, and the data input to the driver 5 is the timing generator unit. It is sequentially shifted by the timing signal of 1. The data in the driver 5 is latched at the timing of shifting a predetermined bit,
It is output to the display device 6 as a drive signal. On the other hand, the timing signal from the timing generator unit 1 is input to the drive side timing generator 7 and converted from a serial signal to a parallel signal, and a display scan signal is output from the drive side timing generator 7 to the display device 6 in accordance with the drive signal. The data will be displayed.
【０００７】[0007]
【実施例】図１は本発明方法及び装置の１実施例の構成
を示すブロック図である。図１において１は基本ブロッ
ク信号を入力し表示実施時のデュアルポートＲＡＭ２の
表示側、例えばＬＥＤ側タイミングアドレスを生成する
タイミングジェネレータ部、２は多量の発光素子、例え
ばＬＥＤ（発光ダイオード）による表示装置６の表示制
御を処理装置、例えばＭＰＵ（マイクロプロセッサユニ
ット）により実施するためのデュアルポートＲＡＭ、３
は表示のためのデータをデュアルポートＲＡＭ２の処理
側、例えばＭＰＵ側アドレスに書き込むＭＰＵ、４はそ
のＬＥＤ側タイミングアドレスから読み出したパラレル
データを，タイミングジェネレータ部１によるタイミン
グ信号でシリアルデータに変換するシフトレジスタ、５
はシフトレジスタ４から入力したデータを，タイミング
ジェネレータ部１によるタイミング信号で順次シフトさ
せ、所定ビット、例えば６４ビットシフトするタイミン
グで該データをラッチさせ、ＬＥＤ表示駆動のためのパ
ラレルデータ、即ち例えば、６４ビットのＬＥＤドライ
ブ信号に変換し、ＬＥＤ表示を行うシフトレジスタ付き
ＬＥＤドライバ、７はタイミングジェネレータ部１によ
るタイミング信号を入力してシリアル信号からパラレル
信号に変換し、上記ＬＥＤドライブ信号に合せて例えば
１６ビットのＬＥＤディスプレイスキャン信号をＬＥＤ
ドライバ８を介して最大１０２４個のＬＥＤよりなる表
示装置６に出力するドライブ側タイミングジェネレータ
である。1 is a block diagram showing the construction of an embodiment of the method and apparatus of the present invention. In FIG. 1, reference numeral 1 is a timing generator unit for inputting a basic block signal and generating a timing address on a display side of a dual port RAM 2, for example, an LED side, and 2 is a display device using a large number of light emitting elements, for example, LEDs (light emitting diodes). Dual port RAM for performing display control of 6 by a processing device, for example, MPU (microprocessor unit), 3
Is a shift for converting parallel data read from the LED side timing address into serial data by a timing signal from the timing generator unit 1 for writing data for display to a processing side of the dual port RAM 2, for example, MPU side address Register, 5
Shifts the data input from the shift register 4 sequentially by the timing signal from the timing generator unit 1, latches the data at a timing of shifting a predetermined bit, for example, 64 bits, and parallel data for driving the LED display, that is, for example, An LED driver with a shift register for converting to a 64-bit LED drive signal and performing LED display, 7 receives a timing signal from the timing generator unit 1 and converts it from a serial signal to a parallel signal, and according to the LED drive signal, for example, LED 16-bit LED display scan signal
It is a drive side timing generator that outputs to a display device 6 composed of a maximum of 1024 LEDs via a driver 8.
【０００８】上記の構成においてタイミングジェネレー
タ部１に基本クロック信号が入力されてこれよりデュア
ルポートＲＡＭ２のＬＥＤ側タイミングアドレスが出力
される。表示のためのデータがＭＰＵ３によりデュアル
ポートＲＡＭ２のＭＰＵ側アドレスに書き込まれ、該ア
ドレスに書き込まれたデータは、タイミングジェネレー
タ部１より出力するデュアルポートＲＡＭ２のＬＥＤ側
タイミングアドレス信号により処理側とは非周期で読み
出されてシフトレジスタ４に出力される。このシフトレ
ジスタ４に入力された８ビットパラレルデータは、タイ
ミングジェネレータ部１によるタイミング信号でシリア
ルデータに変換されてシフトレジスタ付きＬＥＤドライ
バ５に出力され、該ドライバ５に入力されたデータは、
タイミングジェネレータ部１によるタイミング信号で順
次シフトされる。上記ドライバ５内のデータは６４ビッ
トシフトするタイミングでラッチされ、表示装置６にＬ
ＥＤドライブ信号として出力される。一方、タイミング
ジェネレータ部１によるタイミング信号がドライブ側タ
イミングジェネレータ７に入力されてシリアル信号から
パラレル信号に変換され、上記６４ビットのＬＥＤドラ
イブ信号に合せてＬＥＤディスプレイスキャン信号が該
ドライブ側タイミングジェネレータ７より表示装置６に
出力され、１６ビットのＬＥＤディスプレイスキャン信
号と６４ビットのＬＥＤ駆動ドライブ信号で最大１０２
４個のＬＥＤによる表示が可能となる。In the above configuration, the basic clock signal is input to the timing generator section 1 and the LED side timing address of the dual port RAM 2 is output from this. Data for display is written by the MPU 3 to an address on the MPU side of the dual port RAM 2, and the data written at the address is different from that on the processing side due to the LED side timing address signal of the dual port RAM 2 output from the timing generator unit 1. It is read out in a cycle and output to the shift register 4. The 8-bit parallel data input to the shift register 4 is converted into serial data by a timing signal from the timing generator unit 1 and output to the LED driver 5 with a shift register, and the data input to the driver 5 is
The timing signal from the timing generator unit 1 is sequentially shifted. The data in the driver 5 is latched at the timing of shifting by 64 bits, and is displayed on the display device 6 as L
It is output as an ED drive signal. On the other hand, a timing signal from the timing generator unit 1 is input to the drive side timing generator 7 and converted from a serial signal to a parallel signal, and an LED display scan signal is output from the drive side timing generator 7 in accordance with the 64-bit LED drive signal. It is output to the display device 6 and the maximum of 102 is 16-bit LED display scan signal and 64-bit LED drive drive signal.
It is possible to display with four LEDs.
【０００９】本実施例においては、多量のＬＥＤ表示の
ため、デコードＩＣ、ラッチＩＣなどを多数実装し、Ｉ
／Ｏレジスタを使用してＬＥＤ表示を実施するのではな
く、デュアルポートＲＡＭを使用することで、ＭＰＵか
らのデータ書き込みのみで多量のＬＥＤによる表示を行
うことができると共にデュアルポートＲＡＭ１個で、ラ
ッチＩＣ等１２８個分を代用することができるので、部
品点数の低減化、基板面積の縮小などコストの削減を図
ることができる。In this embodiment, a large number of decode ICs, latch ICs, etc. are mounted to display a large amount of LEDs, and I
By using the dual port RAM instead of using the / O register for LED display, it is possible to display with a large number of LEDs only by writing data from the MPU and latch with one dual port RAM. Since 128 ICs or the like can be substituted, cost reductions such as reduction of the number of parts and reduction of the board area can be achieved.
【００１０】[0010]
【発明の効果】以上詳細に説明したことから明らかなよ
うに本発明によれば、デュアルポートＲＡＭを使用する
ことで、ＩＣ部品の使用数を低減でき、安価に実施する
ことができる。As is apparent from the above description, according to the present invention, by using the dual port RAM, the number of IC parts used can be reduced and the cost can be reduced.
【図１】本発明方法及び装置の１実施例の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing the configuration of an embodiment of a method and apparatus of the present invention.
１ タイミングジェネレータ部 ２ デュアルポートＲＡＭ ３ 処理装置（ＭＰＵ） ４ シフトレジスタ ５ シフトレジスタ付き表示装置（ＬＥＤ）ドライバ ６ 表示装置 ７ ドライブ側タイミングジェネレータ ８ ＬＥＤドライバ 1 Timing Generator 2 Dual Port RAM 3 Processing Unit (MPU) 4 Shift Register 5 Display Device (LED) Driver with Shift Register 6 Display Device 7 Timing Generator on Drive Side 8 LED Driver
Claims (2)
クロック信号を入力してこれよりデュアルポートＲＡＭ
（２）の表示例タイミングアドレスを出力し、処理装置
（３）は、表示のためのデータをデュアルポートＲＡＭ
（２）の処理側アドレスに書き込み、該アドレスにある
データを上記表示側タイミングアドレスから読み出して
シフトレジスタ（４）へ出力し、シフトレジスタ（４）
はタイミングジェネレータ部（１）によるタイミング信
号で入力したパラレルデータをシリアルデータに変換し
てシフトレジスタ付き発光素子ドライバ（５）へ出力
し、該ドライバ（５）は入力したデータをタイミングジ
ェネレータ部（１）によるタイミング信号で、順次シフ
トさせ、所定ビットシフトするタイミングで上記ドライ
バ（５）内のデータをラッチさせ、ドライブ信号として
多数の発光素子による表示装置（６）に出力すると共
に、ドライブ側タイミングジェネレータ（７）はタイミ
ングジェネレータ部（１）によるタイミング信号を入力
してシリアル信号からパラレル信号に変換し、上記ドラ
イブ信号に合せてディスプレイスキャン信号を表示装置
（６）に出力することを特徴とする表示制御方法。1. A dual port RAM from which a basic clock signal is input to a timing generator section (1)
Display example of (2) The timing address is output, and the processing device (3) outputs the data for display to the dual port RAM.
Write to the processing side address of (2), read the data at the address from the display side timing address, output to the shift register (4), and shift register (4)
Converts the parallel data input by the timing generator section (1) with the timing signal into serial data and outputs the serial data to the light emitting element driver (5) with a shift register, and the driver (5) outputs the input data to the timing generator section (1). ), The data in the driver (5) is latched at a timing of a predetermined bit shift, and the data is output as a drive signal to the display device (6) having a large number of light emitting elements, and at the same time, the drive side timing generator. (7) A display characterized by inputting a timing signal from the timing generator section (1), converting a serial signal into a parallel signal, and outputting a display scan signal to a display device (6) in accordance with the drive signal. Control method.
表示制御を処理装置（３）により実施するためのデュア
ルポートＲＡＭ（２）と、表示実施時のデュアルポート
ＲＡＭ（２）の表示側タイミングアドレスを生成するタ
イミングジェネレータ部（１）と、表示のためのデータ
をデュアルポートＲＡＭ（２）の処理側アドレスに書き
込む処理装置（３）と、その表示側タイミングアドレス
から読み出したパラレルデータをシリアルデータに変換
するシフトレジスタ（４）と、該シフトレジスタ（４）
からのデータを表示駆動のためのパラレルデータに変換
し、表示を行うシフトレジスタ付き発光素子ドライバ
（５）と、タイミングジェネレータ部（１）からのタイ
ミング信号から表示実施のためのパラレルデータを生成
するドライブ側タイミングジェネレータ（７）から構成
され、処理装置（３）から表示装置（６）の制御を行う
ときは、デュアルポートＲＡＭ（２）の処理側アドレス
にデータの書き込みのみで可能とすることを特徴とする
表示制御装置。2. A dual port RAM (2) for performing display control of a display device (6) by a large number of light emitting elements by a processing device (3), and a display side of the dual port RAM (2) when performing display. A timing generator section (1) for generating a timing address, a processing unit (3) for writing display data to a processing side address of a dual port RAM (2), and parallel data read from the display side timing address are serialized. Shift register (4) for converting into data, and the shift register (4)
From the light emitting element driver (5) with a shift register for converting the data from the display to parallel data for driving the display and the timing signal from the timing generator unit (1) to generate the parallel data for performing the display. It is composed of a drive side timing generator (7), and when the display device (6) is controlled from the processing device (3), it is possible to write the data only to the processing side address of the dual port RAM (2). Characteristic display control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116651A JPH07319426A (en) | 1994-05-30 | 1994-05-30 | Method and device for display control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116651A JPH07319426A (en) | 1994-05-30 | 1994-05-30 | Method and device for display control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319426A true JPH07319426A (en) | 1995-12-08 |
Family
ID=14692514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116651A Pending JPH07319426A (en) | 1994-05-30 | 1994-05-30 | Method and device for display control |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07319426A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463465B1 (en) * | 1998-10-16 | 2004-12-29 | 세이코 엡슨 가부시키가이샤 | Electro-optical device drive circuit, electro-optical device and electronic equipment using the same |
-
1994
- 1994-05-30 JP JP6116651A patent/JPH07319426A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463465B1 (en) * | 1998-10-16 | 2004-12-29 | 세이코 엡슨 가부시키가이샤 | Electro-optical device drive circuit, electro-optical device and electronic equipment using the same |
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