KR950009237B1 - Method of data processing of synchronous semiconductor memory device - Google Patents
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Abstract
Description
제1도는 종래의 동기식 반도체 메모리 장치의 블럭도를 나타내는 것이다.1 is a block diagram of a conventional synchronous semiconductor memory device.
제2도는 제1도에 나타낸 멀티플렉서와 데이터 출력버퍼의 상세한 회로를 나타내는 것이다.FIG. 2 shows a detailed circuit of the multiplexer and data output buffer shown in FIG.
제3도는 본 발명의 동기식 반도체 메모리 장치의 블럭도를 나타내는 것이다.3 shows a block diagram of a synchronous semiconductor memory device of the present invention.
제4도는 제3도에 나타낸 데이터 출력버퍼의 상세한 회로를 나타내는 것이다.4 shows a detailed circuit of the data output buffer shown in FIG.
제5a도는 본 발명의 동기식 반도체 메모리 장치의 패스-스루우 동작시의 일실시예의 데이터의 흐름을 나타내기 위한 블럭도이다.FIG. 5A is a block diagram showing the flow of data in one embodiment during pass-through operation of the synchronous semiconductor memory device of the present invention.
제5b도는 본 발명의 동기식 반도체 메모리 장치의 패스-스루우 동작시의 다른 실시예의 데이터의 흐름을 나타내기 위한 블럭도이다.FIG. 5B is a block diagram showing the flow of data in another embodiment in pass-through operation of the synchronous semiconductor memory device of the present invention.
제5c도는 본 발명의 동기식 반도체 메모리 장치의 라이트 앤드 패스-스루우 동작시에 데이터의 흐름을 나타내기 위한 블럭도이다.FIG. 5C is a block diagram showing the flow of data during the write and pass-through operation of the synchronous semiconductor memory device of the present invention.
제5a-c도는 본 발명의 동기식 반도체 메모리 장치의 데이터 처리방법의 실시예를 나타내는 것이다.5A-C show an embodiment of a data processing method of a synchronous semiconductor memory device of the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동기식 반도체 메모리 장치의 데이터 처리방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a data processing method of a synchronous semiconductor memory device.
반도체 메모리 장치는 외부에서 입력되는 클럭에 의해서 동작을 수행하느냐 아니면 내부에서 클럭을 만들어서 동작하느냐에 따라서 동기식 반도에 메모리 장치와 비동기식 반도체 메모리 장치로 분류되어 질 수 있다. 그 중에서 본 발명과 관련되는 동기식 반도체 메모리 장치의 동작모드에 대하여 알아보면, 리드 모드, 라이트 모드, 패스-스루우 모드, 및 라이트 앤드 패스-스루우 모드등이 있다. 리드 모드는 메모리 셀에 저장된 데이터를 독출하는 것이고, 라이트 모드는 외부로부터 메모리 셀에 데이터를 저장하는 것이고, 패스-스루우는 외부로부터의 데이터를 메모리 셀에 저장함이 없이 바로 출력하는 것이고, 라이트 패스-스루우모드는 외부로 부터의 데이터를 메모리 셀에 저장함과 동시에 외부로 출력시키는 것을 말한다. 그런데, 종래 동기식 반도체 메모리 장치에서 패스-스루우동작을 수행하기 위하여 별도의 추가적인 회로가 필요하였다. 그러면, 종래의 동기식 반도체 메모리 장치의 구성과 데이터 처리방법에 대하여 알아보기로 하자.The semiconductor memory device may be classified into a memory device and an asynchronous semiconductor memory device on a synchronous peninsula according to whether the operation is performed by an external clock or an internal clock. Among the operation modes of the synchronous semiconductor memory device according to the present invention, there are a read mode, a write mode, a pass-through mode, a write-and-pass-through mode, and the like. The read mode reads data stored in the memory cell, the write mode stores data in the memory cell from the outside, and the pass-through outputs data directly from the outside without storing the data in the memory cell, -Through mode means to save the data from the outside to the memory cell and output it at the same time. However, in order to perform the pass-through operation in the conventional synchronous semiconductor memory device, an additional circuit is required. Next, a configuration and data processing method of a conventional synchronous semiconductor memory device will be described.
제1도는 종래의 패스-스루우 동작 모드를 가지는 반도체 메모리 장치의 블럭도를 나타내는 것이다.1 shows a block diagram of a semiconductor memory device having a conventional pass-through operation mode.
제1도에 있어서, 메모리 셀 어레이(10), 외부로부터의 어드레스를 버퍼하는 어드레스 입력버퍼(20), 상기 어드레스 입력버퍼(20)로부터의 신호를 디코드하여 상기 메모리 셀 어레이(10)중의 메모리 셀을 선택하기 위한 어드레스 디코더(30), 외부로부터의 데이터를 입력하기 위한 데이터 입력버퍼(40), 상기 데이터 입력버퍼(40)의 출력신호를 상기 메모리 셀에 입력하기 위한 라이트 드라이버(50), 상기 메모리 셀로 부터의 출력신호를 증폭하기 위한 센스증폭기(60), 상기 센스증폭기(60) 또는 상기 데이터 입력버퍼(40)의 출력신호를 선택적으로 출력하기 위한 멀티플렉서(70), 상기 멀티플렉서(70)로 부터의 신호를 출력하기 위한 데이터 출력버퍼(80), 상기 멀티플렉서(70)가 패스-스루우동작을 수행하도록 하는 패스-스루우 수단(90), 상기 라이트 드라이버(50), 상기 센스증폭기(60), 및 상기 패스-스루우 수단(90)을 인에이블하기 위한 라이트 인에이블신호 발생수단(100), 상기 패스-스루우 수단(90)을 제어하기 위한 칩선택신호 발생수단(110), 상기 데이터 출력버퍼(80)를 인에이블하기 위한 출력 인에이블신호 발생수단(120)으로 구성되어 있다. 상기 구성된 모든 블럭들은 외부로부터의 클럭신호에 동기되어 동작하게 되어 있다.1, a memory cell array 10, an address input buffer 20 for buffering an address from the outside, and a signal from the address input buffer 20 are decoded to decode memory cells in the memory cell array 10. As shown in FIG. An address decoder 30 for selecting a signal, a data input buffer 40 for inputting data from the outside, a write driver 50 for inputting an output signal of the data input buffer 40 to the memory cell, and A sense amplifier 60 for amplifying an output signal from a memory cell, a multiplexer 70 for selectively outputting an output signal of the sense amplifier 60 or the data input buffer 40, and the multiplexer 70 A data output buffer 80 for outputting a signal from the apparatus, a pass-through means 90 for causing the multiplexer 70 to perform a pass-through operation, the write driver 50, the Chip select signal generating means for controlling the amplifier 60, the write enable signal generating means 100 for enabling the pass-through means 90, and the pass-through means 90 ( 110, an output enable signal generating means 120 for enabling the data output buffer 80. All the configured blocks are operated in synchronization with a clock signal from the outside.
제2도는 제1도에 나타낸 멀티플렉서와 데이터 출력버퍼의 상세회로를 나타내는 것이다.FIG. 2 shows a detailed circuit of the multiplexer and data output buffer shown in FIG.
제2도에 있어서, 제어신호들(PT, PTB)은 패스-스루우수단(90)으로부터 출력된다. 제어신호(PT)의 로우레벨에 응답하여 상기 센스증폭기(60)의 반전 출력신호와 출력신호를 상기 데이터 출력버퍼(80)로 전송하기 위한 전송 게이트(200, 201), 제어신호(PT)의 하이레벨에 응답하여 상기 데이터 입력버퍼(40)의 반전 출력신호와 출력신호를 상기 데이터 출력버퍼(80)로 전송하기 위한 전송 게이트(202, 203), 상기 전송 게이트(200, 201, 202, 203)의 출력신호를 래치하기 위한 래치수단(204), 데이터 클럭신호의 로우레벨에 응답하여 상기 래치수단(204)에 저장된 신호를 반전하여 출력하기 위한 버퍼수단들(205, 206), 상기 버퍼수단들(205, 206)의 출력신호들을 래치하기 위한 래치수단(207), 상기 출력 인에이블신호(OE)의 하이레벨에 응답하여 상기 래치수단(207)의 출력신호를 논리곱하기 위한 논리곱수단들(208, 209), 상기 논리곱수단들(208, 209)의 출력신호에 응답하여 하이 또는 로우레벨의 신호를 출력하기 위한 출력드라이버(210)으로 구성되어 있다.In FIG. 2, control signals PT and PTB are output from the pass-through means 90. As shown in FIG. In response to the low level of the control signal PT, the transmission gates 200 and 201 and the control signals PT for transmitting the inverted output signal and the output signal of the sense amplifier 60 to the data output buffer 80 are provided. Transfer gates 202 and 203 and the transfer gates 200, 201, 202 and 203 for transmitting the inverted output signal and the output signal of the data input buffer 40 to the data output buffer 80 in response to a high level. A latch means 204 for latching an output signal of the circuit), buffer means 205 and 206 for inverting and outputting a signal stored in the latch means 204 in response to a low level of the data clock signal, and the buffer means. Latch means 207 for latching the output signals of the signals 205 and 206, and logical multiplication means for ANDing the output signal of the latch means 207 in response to the high level of the output enable signal OE. 208, 209, in response to the output signal of the logical multiplication means 208, 209 It consists of a high or open the output driver 210 for outputting a low level signal.
제1도와 제2도를 이용하여 종래의 동기식 반도체 메모리 장치의 데이터 처리방법을 설명하면 다음과 같다.A data processing method of a conventional synchronous semiconductor memory device will be described with reference to FIGS. 1 and 2 as follows.
리드 동작시에는 제1도에 나타낸 메모리 셀 어레이(10)로부터 독출된 데이터가 데이터 라인을 통하여 센스증폭기(60)를 거쳐 멀티플렉서(70)로 입력된다. 패스-스루우 수단(90)은 리드 동작을 수행하기 위하여 로우레벨의 제어신호(PT)를 출력한다. 제2도에 나타낸 전송게이트들(200, 201)은 상기 센스증폭기(60)의 출력신호를 전송하게 된다. 이때 전송게이트들(202, 203)은 오프되어 있으므로 데이터 입력버퍼(40)으로 부터의 데이터는 전송되지 않게 된다. 상기 전송게이트들(200, 201)로 부터의 데이터는 래치수단(204)에 래치된다. 상기 래치된 신호는 데이터 클럭신호가 로우레벨이 되면 버퍼수단들(205, 206)을 통하여 출력된다. 상기 버퍼수단들(205, 206)의 출력신호는 래치수단(207)에 래치된다. 상기 래치수단(207)에 래치된 신호는 출력 인에이블신호(OE)가 하이레벨이되면 상기 논리곱수단(208, 209)을 통하여 출력된다. 출력드라이버(210)은 상기 논리곱수단들(208, 209)의 출력신호에 응답하여 하이레벨 또는 로우레벨의 신호를 출력하게 된다.In the read operation, data read from the memory cell array 10 shown in FIG. 1 is input to the multiplexer 70 through the sense amplifier 60 through the data line. The pass-through means 90 outputs a low level control signal PT to perform a read operation. The transmission gates 200 and 201 shown in FIG. 2 transmit the output signal of the sense amplifier 60. At this time, since the transfer gates 202 and 203 are off, data from the data input buffer 40 is not transmitted. Data from the transfer gates 200 and 201 is latched to the latch means 204. The latched signal is output through the buffer means 205 and 206 when the data clock signal reaches a low level. The output signal of the buffer means 205, 206 is latched to the latch means 207. The signal latched to the latch means 207 is output through the logical multiplication means 208 and 209 when the output enable signal OE becomes high level. The output driver 210 outputs a high level or low level signal in response to an output signal of the logical multiplication means 208 and 209.
패스 스루우 동작시는 전송게이트들(202, 203)이 온되고 전송게이트들(200, 201)이 오프되어 데이터 입력버퍼(40)로 부터의 출력신호가 멀티플렉서(70)와 데이터 출력버퍼(80)를 통하여 출력되게 된다.In the pass-through operation, the transmission gates 202 and 203 are turned on and the transmission gates 200 and 201 are turned off so that the output signal from the data input buffer 40 is multiplexer 70 and the data output buffer 80. Will be output through
따라서, 종래의 동기식 반도체 메모리 장치의 데이터 처리방법은 리드 동작시와 패스-스루우 동작시에 데이터 입력버퍼로 부터의 데이터와 메모리 셀로부터의 데이터를 선택하여 출력하기 위하여 멀티플렉서를 더 구비하여야만 한다. 그래서 종래의 동기식 반도체 메모리 장치는 패스-스루우 동작을 수행하기 위하여 멀티플렉서와 패스-스루우 수단을 더 구비하여야 하므로 레이아웃 면적이 커지고 데이터가 지연되어 출력된다는 문제점이 있었다.Accordingly, the data processing method of the conventional synchronous semiconductor memory device must further include a multiplexer for selecting and outputting data from the data input buffer and data from the memory cell during the read operation and the pass-through operation. Therefore, the conventional synchronous semiconductor memory device has a problem in that the layout area is increased and the data is delayed and output because the multiplexer and the pass-through means must be further provided to perform the pass-through operation.
본 발명의 목적은 패스-스루우 동작을 수행하기 위해 별도의 회로를 구비하지 않는 동기식 반도체 메모리 장치의 데이터 처리방법을 제공하는데 있다.An object of the present invention is to provide a data processing method of a synchronous semiconductor memory device which does not include a separate circuit for performing a pass-through operation.
이와같은 목적을 달성하기 위하여 본 발명의 동기식 반도체 메모리 장치의 데이터 처리방법은 메모리 셀 어레이, 상기 메모리 셀 어레이에 데이터를 입력하기 위한 데이터 입력버퍼, 상기 데이터 입력버퍼의 출력신호를 데이터 라인에 전송하기 위한 라이트 드라이버, 상기 데이터 라인에 전송된 신호를 증폭하기 위한 센스증폭기, 상기 센스증폭기의 출력신호를 외부로 출력하기 위한 데이터 출력버퍼를 구비한 동기식 반도체 메모리 장치의 데이터 처리방법에 있어서, 패스-스루우 모드시에 입력 데이터가 상기 데이터 입력버퍼, 상기 라이트 드라이버, 상기 센스증폭기, 상기 데이터 출력버퍼를 통하여 출력되는 방법과 입력 데이터가 상기 데이터 입력버퍼, 상기 센스증폭기, 상기 데이터 출력버퍼를 통하여 출력되는 방법이고, 라이드 앤드 패스-스루우 모드시에 입력 데이터가 상기 데이터 입력버퍼, 상기 라이트 드라이버를 통하여 상기 메모리 셀에 라이트되는 동시에 상기 데이터 입력버퍼, 상기 센스증폭기, 상기 데이터 출력버퍼를 통해 출력되는 방법이다.In order to achieve the above object, a data processing method of a synchronous semiconductor memory device of the present invention includes a memory cell array, a data input buffer for inputting data into the memory cell array, and an output signal of the data input buffer to a data line. A data processing method of a synchronous semiconductor memory device having a write driver, a sense amplifier for amplifying a signal transmitted to the data line, and a data output buffer for outputting an output signal of the sense amplifier to the outside. In the right mode, input data is output through the data input buffer, the write driver, the sense amplifier, and the data output buffer, and input data is output through the data input buffer, the sense amplifier, and the data output buffer. Way, ride and pass A RIGHT mode when the input data is the data input buffer, at the same time that the light in the memory cell through the write driver output through the data input buffer and said sense amplifier, said data output buffer.
첨부된 도면을 참고로하여 본 발명의 동기식 반도체 메모리 장치의 데이터 처리방법을 설명하면 다음과 같다.Referring to the accompanying drawings, a data processing method of a synchronous semiconductor memory device of the present invention will be described.
제3도는 본 발명의 동기식 반도체 메모리 장치의 블럭도를 나타내는 것이다.3 shows a block diagram of a synchronous semiconductor memory device of the present invention.
제3도는 메모리 셀 어레이(10), 어드레스 입력버퍼(20), 어드레스 디코더(30), 데이터 입력버퍼(40), 라이트 드라이버(50), 센스증폭기(60), 데이터 출력버퍼(80), 라이트 인에이블 신호 발생수단(100), 칩 선택신호 발생수단(110), 출력 인에이블 신호 발생수단(120)로 구성되고 멀티플렉서(70)와 패스 스루우 수단(90)은 제거가 되어 구성되어 있다.3 illustrates a memory cell array 10, an address input buffer 20, an address decoder 30, a data input buffer 40, a write driver 50, a sense amplifier 60, a data output buffer 80, and a write. The enable signal generating means 100, the chip select signal generating means 110, the output enable signal generating means 120, and the multiplexer 70 and the pass-through means 90 are removed.
제4도는 제3도에 나타낸 데이터 출력버퍼의 상세한 회로를 나타내는 것이다.4 shows a detailed circuit of the data output buffer shown in FIG.
제4도에 나타낸 회로는 제2도에 나타낸 래치수단(204), 버퍼수단들(205, 206), 래치수단(207), 논리곱수단(208, 209), 출력드라이버(210)으로 구성되고 멀티플렉서인 전송게이트들(200, 201, 202, 203)은 제거되어 구성되어 있다.The circuit shown in FIG. 4 is composed of the latch means 204, the buffer means 205 and 206, the latch means 207, the logical product means 208 and 209, and the output driver 210 shown in FIG. The multiplexer transmission gates 200, 201, 202, and 203 are removed.
제3도와 제4도를 이용하여 본 발명의 동기식 반도체 메모리 장치의 데이터 처리방법을 설명하면 다음과 같다.The data processing method of the synchronous semiconductor memory device of the present invention will be described with reference to FIGS. 3 and 4 as follows.
리드동작시에 메모리 셀 어레이(10)에 저장된 데이터가 데이터 라인을 통하여 센스증폭기(60)를 통하여 제4도에 나타낸 래치수단(204)에 저장된다. 데이터 클럭신호가 인에이블되면 래치수단(204)의 데이터는 버퍼수단들(205, 206)을 통하여 래치수단(207)의 데이터는 버퍼수단들(205, 206)을 통하여 래치수단(207)에 저장된다. 래치수단(207)에 저장된 데이터는 출력 인에이블신호(OE)에 의해서 논리곱수단들(208, 209)와 출력드라이버(210)을 통하여 외부로 출력된다.In the read operation, data stored in the memory cell array 10 is stored in the latch means 204 shown in FIG. 4 through the sense amplifier 60 via the data line. When the data clock signal is enabled, the data of the latch means 204 is stored in the latch means 207 through the buffer means 205, 206 through the buffer means 205, 206. do. The data stored in the latch means 207 is output to the outside through the logical multiplication means 208 and 209 and the output driver 210 by the output enable signal OE.
패스-스루우 동작시에 데이터가 데이터 입력버퍼(40)를 통하여 라이트 드라이버(50)로 입력된다. 라이트 드라이버(50)는 상기 데이터 입력버퍼(40)의 출력신호를 데이터 출력버(80)를 통하여 출력한다. 이때 메모리 셀 어레이(10)로 부터의 데이터는 차단된다.In pass-through operation, data is input to the write driver 50 through the data input buffer 40. The write driver 50 outputs the output signal of the data input buffer 40 through the data output buffer 80. At this time, data from the memory cell array 10 is blocked.
패스-스루우 동작시에 셀이 선택되었을 경우는 라이트 드라이버(50)를 통과한 데이터 메모리 셀 어레이(10)에 라이트되면서 동시에 센스증폭기(60)와 데이터 출력버퍼(80)를 통하여 데이터를 출력하게 된다.When a cell is selected during the pass-through operation, the data is written to the data memory cell array 10 passing through the write driver 50 and simultaneously outputs data through the sense amplifier 60 and the data output buffer 80. do.
이와같이 본 발명의 동기식 반도체 메모리 장치의 데이터 처리방법은 별도의 추가적인 회로가 없이도 패스-스루우 동작을 수행할 수 있다.As described above, the data processing method of the synchronous semiconductor memory device of the present invention can perform a pass-through operation without additional circuitry.
제5a도는 본 발명의 동기식 반도체 메모리 장치의 패스-스루우 동작시의 일실시예의 데이터의 흐름을 나타내기 위한 블럭도이다.FIG. 5A is a block diagram showing the flow of data in one embodiment during pass-through operation of the synchronous semiconductor memory device of the present invention.
제5a도는 입력 데이터가 데이터 입력버퍼, 라이트 드라이버, 센스증폭기, 데이터 출력버퍼를 통하여 출력되는 것을 나타내는 것이다.5A shows that input data is output through a data input buffer, a write driver, a sense amplifier, and a data output buffer.
제5b도는 본 발명이 동기식 반도체 메모리 장치의 패스-스루우 동작시의 다른 실시예의 데이터의 흐름을 나타내기 위한 블럭도이다.FIG. 5B is a block diagram showing the flow of data in another embodiment in the pass-through operation of the synchronous semiconductor memory device.
제5b도는 입력 데이터가 데이터 입력버퍼, 센스증폭기, 데이터 출력버퍼를 통하여 출력되는 것을 나타내는 것이다.5B illustrates that input data is output through a data input buffer, a sense amplifier, and a data output buffer.
제5c도는 본 발명의 동기식 반도체 메모리 장치의 라이트 앤드 패스-스루우 동작시에 데이터의 흐름을 나타내기 위한 블럭도이다.FIG. 5C is a block diagram showing the flow of data during the write and pass-through operation of the synchronous semiconductor memory device of the present invention.
제5c도는 라이트 모드인 경우에는 입력 데이터가 데이터 입력버퍼, 라이트 드라이버를 통하여 메모리 셀에 라이트를 하고, 패스-스루우 모드인 경우에는 데이터 입력버퍼, 라이트 드라이버, 센스증폭기, 데이터 출력버퍼를 통하여 출력되는 것을 나타내는 것이다.5C shows that the input data is written to the memory cell through the data input buffer and the write driver in the write mode, and is output through the data input buffer, the write driver, the sense amplifier, and the data output buffer in the pass-through mode. It is to indicate that.
본 발명의 동기식 반도체 메모리 장치의 데이터 처리방법은 리드 모드, 라이트 모드, 패스-스루우 모드, 라이트 앤드 패스-스루우 모드의 동작모드를 모두 수행하기 위하여 패스-스루우 수단, 멀티플렉서와 같은 별도의 추가적인 회로가 필요없게 된다.In the data processing method of the synchronous semiconductor memory device of the present invention, a separate method such as pass-through means and multiplexer may be used to perform all operation modes of read mode, write mode, pass-through mode, and write-and-pass-through mode. No additional circuitry is needed.
따라서, 본 발명에 따른 반도체 메모리 장치의 데이터 처리방법은 첫째, 별도의 추가적인 회로가 필요없으므로 레이아웃면에서 유리하다. 둘째, 별도의 추가적인 회로를 통과할 필요가 없으므로 동작속도가 빨라지게 된다.Therefore, the data processing method of the semiconductor memory device according to the present invention is advantageous in terms of layout since, firstly, an additional circuit is not required. Secondly, there is no need to go through additional circuitry, which increases the operating speed.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060728 Year of fee payment: 12 |
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| LAPS | Lapse due to unpaid annual fee |