KR100407989B1

KR100407989B1 - Circuit for Generating High Voltage

Info

Publication number: KR100407989B1
Application number: KR10-2001-0015899A
Authority: KR
Inventors: 전춘우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-03-27
Filing date: 2001-03-27
Publication date: 2003-12-01
Also published as: KR20020075674A

Abstract

본 발명은 트랜지스터의 게이트 전압을 높이면 전압 전달시 전압을 풀(full)로 전달하는 성질을 이용하여, 전달 트랜지스터의 게이트에 마지막 펌핑 유닛의 출력단에 다이오드 연결한 앤모스 트랜지스터를 추가함으로써 전압 손실을 줄이도록 하여, 고전압을 고속으로 발생시킬 수 있도록 한 고전압 발생 회로에 관한 것으로, 고전압 발생을 위한 N개의 입력 신호를 출력하는 입력 신호 제어부와, 상기 각각의 입력 신호 단자와 N개의 노드 사이에 구성되는 N개의 커패시터와, N번째 노드를 제외하고 Vdd 단자와 노드들 사이에 각각 연결 구성되고 게이트는 앞단의 노드에 연결되는 N-1개의 트랜지스터와, 게이트는 N번째 노드에 연결되고 소오스/드레인은 N-1번째 노드와 고전압 출력단에 연결되는 N번째 트랜지스터와, 상기 N-1번째 노드와 N번째 노드에 소오스/드레인이 연결되고, 게이트에 N-1번째 노드의 전압이 인가되어 순방향 바이어스에 의해서만 턴온되는 N+1번째 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.The present invention utilizes the property of transferring a voltage to a full voltage during voltage transfer when the gate voltage of the transistor is increased, thereby reducing voltage loss by adding a diode-connected NMOS transistor to the output terminal of the last pumping unit at the gate of the transfer transistor. The present invention relates to a high voltage generation circuit capable of generating high voltage at a high speed, the input signal controller outputting N input signals for high voltage generation, and N configured between the respective input signal terminals and N nodes. N capacitors, N-1 transistors, except for the Nth node, are respectively connected between the Vdd terminal and the nodes, and the gate is connected to the front node, the gate is connected to the Nth node, and the source / drain is N−. An Nth transistor connected to a first node and a high voltage output terminal, and a source of the N-1th node and the Nth node It is characterized in that it comprises a N + 1-th transistor is connected to / drain, the voltage is applied to the gate of the N- 1 th node is turned on only by the forward bias.

Description

고전압 발생 회로{Circuit for Generating High Voltage}Circuit for Generating High Voltage

본 발명은 반도체 기억 소자의 전원 공급 회로에 관한 것으로 특히, 트랜지스터의 게이트 전압을 높이면 전압 전달시 전압을 풀(full)로 전달하는 성질을 이용하여, 전달 트랜지스터의 게이트에 마지막 펌핑 유닛의 출력단에 다이오드 연결한 앤모스 트랜지스터를 추가함으로써 전압 손실을 줄이도록 하여, 고전압을 고속으로 발생시킬 수 있도록 한 고전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply circuit of a semiconductor memory device. In particular, a diode at the output terminal of the last pumping unit is transferred to the gate of the transfer transistor by using a property of increasing the gate voltage of the transistor to transfer the voltage full when the voltage is transferred. The present invention relates to a high voltage generation circuit that can generate high voltage at high speed by reducing voltage loss by adding connected NMOS transistors.

일반적으로 반도체 기억 소자는 저전력화 및 고집적화의 방향으로 그 발전이 이루어져 왔다.In general, semiconductor memory devices have been developed in the direction of low power consumption and high integration.

그러나, 반도체 기억 소자의 동작 특성상 소자의 내부 전원 전압보다 높은 전원 전압이 인가되어야 하는 경우가 있다. 예를 들어, DRAM 또는 Flash ROM과 같이, 데이터의 반복적인 읽기(read)/쓰기(write) 및 소거(erase)의 동작시 전원 전압보다 높은 고전압이 인가되어야 한다.However, there is a case where a power supply voltage higher than the internal power supply voltage of the device must be applied due to the operation characteristics of the semiconductor memory device. For example, a high voltage higher than the power supply voltage should be applied during the operation of repetitive read / write and erase of data, such as DRAM or Flash ROM.

따라서, 고전압 발생 회로가 기억 소자 내에 추가되는 데, 이러한 고전압 발생 회로로서 전하 전송 펌프(Charge Transfer Pump)와 같이 순차적으로 출력 전압을 상승시키는 회로를 사용한다.Therefore, a high voltage generating circuit is added in the memory element, and as such a high voltage generating circuit, a circuit for sequentially raising the output voltage, such as a charge transfer pump, is used.

이하, 첨부된 도면을 참조하여 종래의 고전압 발생 회로에 대해 설명하면 다음과 같다.Hereinafter, a conventional high voltage generation circuit will be described with reference to the accompanying drawings.

도 1은 일반적인 전하 전송 펌프 회로를 나타낸 회로도이다.1 is a circuit diagram showing a general charge transfer pump circuit.

도 2는 도 1에 인가하는 입력 신호를 나타낸 타이밍도이다.2 is a timing diagram illustrating an input signal applied to FIG. 1.

일반적인 전하 전송 펌프 회로는 전원 전압보다 높은 전압을 일시적으로 공급하기 위해 사용되는 회로이다. 외부 전원전압과 출력단 사이에 직렬로 연결된 앤모스 트랜지스터들과 상기 앤모스 트랜지스터들의 소오스 단에 연결된 캐패시터로 이루어져 있다. 상기 각 앤모스 트랜지스터는 다이오드 연결(드레인과 게이트가 연결)되어 있다.A typical charge transfer pump circuit is a circuit used to temporarily supply a voltage higher than the supply voltage. It is composed of NMOS transistors connected in series between an external power supply voltage and an output terminal and a capacitor connected to a source terminal of the NMOS transistors. Each NMOS transistor is diode-connected (drain and gate connected).

이 때, 제공하는 전원 전압으로부터 차례로 충전된 전압 신호를 전달하는 상기 앤모스 트랜지스터를 소오싱 트랜지스터(sourcing transistor)라 하고, 상기 소오싱 트랜지스터의 소오스 단과 클럭 신호의 입력단 사이에 연결되어 전달되는 전압 신호에 의한 전하량을 충전하는 상기 캐패시터를 결합 캐패시터(coupling transistor)라 한다.In this case, the NMOS transistor which sequentially transfers the charged voltage signal from the provided power supply voltage is referred to as a sourcing transistor, and is connected between a source terminal of the sourcing transistor and an input terminal of a clock signal and transmitted. The capacitor that charges the amount of charge by is called a coupling capacitor.

또한, 상기 소오싱 트랜지스터와, 캐패시터가 한 개씩 결합한 것을 펌핑 유닛(pumping unit)이라 한다.In addition, a combination of the sourcing transistor and the capacitor one by one is called a pumping unit.

도 1과 같이, 전하 전송 펌프 회로는 제 1, 제 2, 제 3, 제 4, 제 5의 앤모스 트랜지스터(T1, T2, T3, T4, T5)와 제 1, 제 2, 제 3, 제 4의 캐패시터(C1, C2, C3, C4)로 이루어져 있다. 상기 제 1 내지 제 5의 앤모스 트랜지스터(T1, T2, T3, T4, T5)는 다이오드 연결되어 있으며, 제 1, 제 3 캐패시터(C1, C3)는 PHI 클럭이 입력되며, 제 2, 제 4 캐패시터(C2, C4)는 PHINOT 클럭이 입력된다.As shown in FIG. 1, the charge transfer pump circuit includes the first, second, third, fourth, and fifth NMOS transistors T1, T2, T3, T4, and T5, and the first, second, third, and third transistors. 4 capacitors C1, C2, C3, C4. The first to fifth NMOS transistors T1, T2, T3, T4, and T5 are diode-connected, and the first and third capacitors C1 and C3 receive PHI clocks, and the second and fourth The capacitors C2 and C4 are inputted with a PHINOT clock.

즉, 소오싱 트랜지스터와 커플링 캐패시터가 페어(pair)로 동작하는 4개의 펌핑 유닛이 있으며. 제 5 앤모스 트랜지스터(T5)는 상기 4개의 펌핑 유닛에 의해 상승한 출력 전압을 고전압 출력단에 발생시키는 역할을 한다.That is, there are four pumping units in which the sourcing transistor and the coupling capacitor operate in pairs. The fifth NMOS transistor T5 serves to generate an output voltage that is increased by the four pumping units to the high voltage output terminal.

이 때, 앤모스 트랜지스터를 사용하는 이유는 반도체 기억 소자 내 상기 전하 전송 펌프가 차지하는 면적을 줄이기 위해서다.At this time, the reason for using the NMOS transistor is to reduce the area occupied by the charge transfer pump in the semiconductor memory device.

여기서 각 앤모스 트랜지스터들이 다이오드 연결되었다는 것은 드레인과 게이트에 전압이 동일 전압으로 인가된다는 것이다. 이 때 항상 순방향으로만 전류가 흐르게 된다.Here, the NMOS transistors are diode-connected, which means that the voltage is applied to the drain and the gate with the same voltage. At this time, current flows only in the forward direction.

도 2와 같이, 상기 PHI 클럭과 상기 PHINOT 클럭은 서로 역전된 모양이다. 즉, PHI 클럭이 하이 레벨로 들어오게 되면, 상기 PHINOT 클럭은 로우 레벨로, 반대로, PHI 클럭이 로우 레벨로 들어오게 되면, 상기 PHINOT 클럭은 하이 레벨로 들어오게 된다.As shown in FIG. 2, the PHI clock and the PHINOT clock are inverted with each other. That is, when the PHI clock enters the high level, the PHINOT clock goes to the low level, and conversely, when the PHI clock enters the low level, the PHINOT clock enters the high level.

상기 클럭 신호, PHI와 PHINOT 신호를 받는 전하 전송 펌프 회로의 동작은 다음과 같다.The operation of the charge transfer pump circuit receiving the clock signal, PHI and PHINOT signals is as follows.

상기 클럭 신호 PHI 가 로우 레벨일 때, 제 1, 제 2, 제 3, 제 4, 제 5 트랜지스터(T1, T2, T3, T4, T5)는 턴온된 상태에서 상기 제 1, 제 3 커패시터(C1, C3)에는 전원 전압(Vdd)이 충전된다.When the clock signal PHI is at the low level, the first, second, third, fourth, and fifth transistors T1, T2, T3, T4, and T5 are turned on and the first and third capacitors C1 are turned on. , C3) is charged with the power supply voltage Vdd.

이어서, 상기 PHI 신호가 하이 레벨 상태로 천이되고, PHINOT 신호는 로우 레벨 상태인 시점이 되면, 상기 충전된 제 1, 제 3 커패시터(C1, C3)는 방전을 시작하여 펌핑 노드(K1, K3)의 전위는 상승되고, 이 때 충전을 시작하는 제 2, 제 4 캐패시터(C2, C4)에는 상기 노드(K1, K3)로부터 전달되는 전압 및 전원 전압이 충전된다. 이와 같은 펌핑 동작이 클럭에 따라 진행되기 때문에 클럭의 횟수가 증가될수록, 상기 제 5 앤모스 트랜지스터(N5)의 소오스, 즉, 고전압 출력단에는 일시적인 전압 상승이 전달된다.Subsequently, when the PHI signal transitions to the high level state and the PHINOT signal reaches the low level state, the charged first and third capacitors C1 and C3 start discharging to pump the nodes K1 and K3. The potential of is increased, and at this time, the second and fourth capacitors C2 and C4, which start charging, are charged with voltages and power supply voltages transmitted from the nodes K1 and K3. Since the pumping operation proceeds according to the clock, as the number of clocks increases, a temporary voltage increase is transmitted to the source of the fifth NMOS transistor N5, that is, the high voltage output terminal.

즉, 앞단에서 그 다음단으로 충전을 계속해서 전달하는 것이다. 따라서 펌핑 시간의 증가에 따라 각 펌핑 노드들의 전위도 상승할 뿐만 아니라. 첫 단으로부터 최종단으로 갈수록 높은 전위를 갖게 된다. 앞단과 그 다음 단의 전위 사이에는 일정량의 전위차가 존재하게 되는 것이다. 그러므로 주어진 시간 내에 특정한 출력 전압을 얻기 위해서는 특정한 개수의 펌핑 유닛이 필요하다.In other words, the charge is continuously transferred from the front stage to the next stage. Thus, as the pumping time increases, the potential of each pumping node also increases. The higher the potential is from the first stage to the final stage. There is a certain amount of potential difference between the front end and the next end potential. Therefore, a certain number of pumping units are required to obtain a specific output voltage within a given time.

이 때, 각각의 앤모스 트랜지스터를 통과하면서 문턱 전압(Vt)만큼의 전압손실이 발생한다. 따라서, 원하는 레벨을 고전압을 구하기 위해서는 상기 문턱 전압만큼의 전압 손실을 감안하여야 한다.At this time, a voltage loss equal to the threshold voltage Vt is generated while passing through each NMOS transistor. Therefore, in order to obtain a high voltage at a desired level, a voltage loss equal to the threshold voltage must be taken into account.

도 3은 종래의 SDRAM의 고전압 발생 회로를 나타낸 회로도이다.3 is a circuit diagram showing a high voltage generation circuit of a conventional SDRAM.

도 4는 도 3의 입력신호를 나타낸 타이밍도이다.4 is a timing diagram illustrating an input signal of FIG. 3.

도 3과 같이, 고전압 발생 회로는 내부 클럭 신호(iclk) 인가받아 제 1, 제 2, 제 3 입력 신호(IN1, IN2, IN3)를 발생시키는 입력 신호 제어부(100)와, 상기 입력 신호 제어부(100)와 한쪽 극이 연결된 제 1, 제 2, 제 3 캐패시터(C1, C2, C3)와, 전원 전압(Vdd)과 상기 제 1 캐패시터(C1)의 다른 한쪽 극 사이에 연결되며 전원 전압에 의해 제어되는 제 1 트랜지스터(T1)와, 전원 전압(Vdd)과 제 2 캐패시터(C2)의 다른 한쪽 극 사이에 연결되며, 상기 제 1 트랜지스터(T1)와 상기 제 1 캐패시터(C1)와의 연결 노드(K1) 전압에 의해 제어되는 제 2 트랜지스터(T2)와, 상기 제 2 트랜지스터(T2) 및 상기 제 2 캐패시터(C2)와의 연결 노드(K2)와 고전압 출력단 사이에 연결되며, 제 3 캐패시터(C3)의 다른 한쪽 극의 전압에 의해 제어되는 제 3 트랜지스터(T3)로 구성된다.As shown in FIG. 3, the high voltage generator circuit receives an internal clock signal iclk and generates first, second, and third input signals IN1, IN2, and IN3, and the input signal controller ( 100 is connected between the first, second, and third capacitors C1, C2, and C3 connected to one pole, and the power supply voltage Vdd and the other pole of the first capacitor C1. A connection node connected between the controlled first transistor T1, the power supply voltage Vdd and the other pole of the second capacitor C2, and a connection node between the first transistor T1 and the first capacitor C1 ( K1) is connected between the second transistor T2 controlled by the voltage, the connection node K2 of the second transistor T2 and the second capacitor C2, and the high voltage output terminal, and the third capacitor C3. The third transistor T3 is controlled by the voltage of the other pole of the.

상기 고전압 발생 회로의 트랜지스터는 앤모스 트랜지스터를 사용한다. 앞서 기술한 바와 같이, 피모스 트랜지스터는 웨이퍼 내 면적을 많이 차지하기 때문이다.The transistor of the high voltage generation circuit uses an NMOS transistor. As described above, the PMOS transistor occupies a large area in the wafer.

도 4와 같이, 상기 입력 신호 제어부(100)에서는 내부 클럭 신호(iclk)를 입력하여 서로 위상과 펄스폭이 다른 제 1, 제 2, 제 3 입력 신호(IN1, IN2, IN3)를 발생시킨다.As illustrated in FIG. 4, the input signal controller 100 inputs an internal clock signal iclk to generate first, second, and third input signals IN1, IN2, and IN3 having different phases and pulse widths from each other.

상기 내부 신호 제어부는 입력으로 들어오는 내부 클럭 신호를 다음과 같이 세 가지 클럭 신호로 변환한다.The internal signal controller converts an internal clock signal input to an input into three clock signals as follows.

상기 제 1 입력 신호(IN1)는 상기 내부 클럭 신호(iclk)를 지연시키고, 펄스 폭을 줄여, 제 2 입력 신호(IN2)는 상기 내부 클럭 신호(iclk)를 리딩(leading:내부 클럭 신호보다 앞서게)하고 펄스 폭은 같게하여, 제 3 입력 신호(IN3)는 내부 클럭 신호(iclk)를 상기 제 2 입력 신호(IN2)보다 더 리딩하고 펄스 폭은 넓게 하여 발생시킨다.The first input signal IN1 delays the internal clock signal iclk and reduces the pulse width, so that the second input signal IN2 leads the internal clock signal iclk ahead of the internal clock signal. The third input signal IN3 is generated by reading the internal clock signal iclk more than the second input signal IN2 and making the pulse width wider.

동작을 시작하면서 상기 제 1, 제 2 트랜지스터(T1, T2)가 턴온되어 노드 K1, K2 및 고전압 출력단이 초기값 Vdd로 셋팅된다.In operation, the first and second transistors T1 and T2 are turned on to set the nodes K1, K2 and the high voltage output terminal to an initial value Vdd.

t1이후 상기 제 3 입력 신호(IN3)가 로우 레벨이 되면, 상기 제 3 캐패시터(C3)가 방전을 하면서 상기 제 3 트랜지스터(T3)는 오프상태가 된다.When the third input signal IN3 becomes low after t1, the third capacitor C3 is discharged and the third transistor T3 is turned off.

다음, 상기 제 2 입력 신호(IN2)가 로우 레벨이 되면 상기 제 2 캐패시터(C2)가 방전을 하게 되어 노드 K2의 전압이 낮아진다.Next, when the second input signal IN2 is at the low level, the second capacitor C2 discharges, thereby lowering the voltage of the node K2.

이어, 상기 제 1 입력 신호(IN1)가 하이 레벨이 되면서, 상기 제 1 캐패시터(C1)의 충전 효과로 노드 K1의 전압을 2Vdd로 상승시키게 된다.Subsequently, as the first input signal IN1 becomes high, the voltage of the node K1 is increased to 2Vdd due to the charging effect of the first capacitor C1.

상승한 노드 K1의 전압은 제 2 트랜지스터를 온시켜 완전 Vdd(문턱 전압의 영향을 받지않은 Vdd)를 노드 K2로 전달하게 된다. 이러한 이유는 게이트의 인가된 전압이 드레인에 인가된 전압보다 약 2배로 큰 값이기 때문에 문턱전압에 의한 전압 손실없이 노드 K2에 인가할 수 있는 것이다.The rising voltage of the node K1 turns on the second transistor to transfer the complete Vdd (Vdd unaffected by the threshold voltage) to the node K2. This is because the applied voltage of the gate is about twice as large as the voltage applied to the drain, and thus can be applied to the node K2 without voltage loss due to the threshold voltage.

t2 시간을 지나면서 제 1 입력 신호(IN1)는 로우 레벨로 변하고, 노드 K2는Vdd로 고정된다.As time passes t2, the first input signal IN1 changes to a low level, and the node K2 is fixed to Vdd.

제 2 입력 신호(IN2)가 하이 레벨로 변하면서 노드 K2는 2Vdd로 상승하고, 제 3 입력 신호(IN3)가 입력되면서 제 3 트랜지스터(T3)가 온되므로, 노드 K2의 2Vdd 전압은 고전압 출력단으로 전달된다. 이 때, 상기 제 3 트랜지스터(T3)의 드레인에 인가되는 전압이 상기 게이트에 인가되는 전압보다 높기 때문에, 고전압 출력단으로 노드 K2의 전압 신호를 출력함에 있어서, 문턱 전압의 차이만큼의 손실이 발생한다.As the second input signal IN2 changes to a high level, the node K2 rises to 2Vdd, and the third transistor T3 is turned on while the third input signal IN3 is input, so that the 2Vdd voltage of the node K2 goes to the high voltage output terminal. Delivered. At this time, since the voltage applied to the drain of the third transistor T3 is higher than the voltage applied to the gate, a loss equal to the difference of the threshold voltage occurs in outputting the voltage signal of the node K2 to the high voltage output terminal. .

따라서, 상기 전압 손실을 감안하여 입력 신호 제어부는 원하는 전압 레벨 신호가 나올 때까지 계속적으로 입력 신호를 발생시킨다.Therefore, in consideration of the voltage loss, the input signal controller continuously generates the input signal until a desired voltage level signal is output.

그러나, 상기와 같은 종래의 고전압 발생회로는 다음과 같은 문제점이 있다.However, the conventional high voltage generation circuit as described above has the following problems.

첫째, 앤모스 트랜지스터의 특성상, 각각의 앤모스 트랜지스터를 통과하면서 문턱 전압(Vt)만큼의 손실이 생긴 채로 다음 앤모스 트랜지스터로 전달되게 된다. 이렇게 되면, 고전압 출력단에 사용한 앤모스 트랜지스터의 개수만큼의 전압 손실이 생기게 된다.First, due to the characteristics of the NMOS transistor, while passing through each NMOS transistor, it is transferred to the next NMOS transistor with a loss equal to the threshold voltage Vt. In this case, voltage loss as many as NMOS transistors used for the high voltage output stage is generated.

둘째, 상기와 같이 전압 전달에 있어서 손실이 발생하게 되면, 원하는 레벨의 전압을 구하기 위해서는 시간의 지연이 발생한다.Second, when a loss occurs in the voltage transfer as described above, a time delay occurs to obtain a desired level of voltage.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 트랜지스터의 게이트 전압을 높이면 전압 전달시 전압을 풀(full)로 전달하는 성질을 이용하여, 전달 트랜지스터의 게이트에 마지막 펌핑 유닛의 출력단에 다이오드 연결한 앤모스 트랜지스터를 추가함으로써 전압 손실을 줄이도록 하여, 고전압을 고속으로 발생시킬 수 있도록 한 고전압 발생 회로를 제공하는 데, 그 목적이 있다.The present invention has been made to solve the above problems, by increasing the gate voltage of the transistor to transfer the voltage to the full voltage transfer voltage, the diode at the output terminal of the last pumping unit to the gate of the transfer transistor It is an object of the present invention to provide a high voltage generation circuit capable of generating high voltage at high speed by reducing voltage loss by adding connected NMOS transistors.

도 1은 일반적인 전하 전송 펌프 회로를 나타낸 회로도1 is a circuit diagram showing a typical charge transfer pump circuit

도 2는 도 1의 입력 신호 타이밍도2 is an input signal timing diagram of FIG. 1.

도 3은 종래의 64M SDRAM의 고전압 발생 회로를 나타낸 회로도3 is a circuit diagram showing a high voltage generation circuit of a conventional 64M SDRAM

도 4는 64M SDRAM의 입력 신호 제어부에 의해 발생한 입력 신호의 타이밍도4 is a timing diagram of an input signal generated by an input signal controller of a 64M SDRAM;

도 5는 본 발명의 64M SDRAM의 고전압 발생 회로를 나타낸 회로도5 is a circuit diagram showing a high voltage generation circuit of the 64M SDRAM of the present invention;

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings

Tn: 트랜지스터 Cn : 캐패시터Tn: Transistor Cn: Capacitor

INn : 입력 신호INn: input signal

상기와 같은 목적을 달성하기 위한 본 발명의 고전압 발생 회로는 고전압 발생을 위한 N개의 입력 신호를 출력하는 입력 신호 제어부와, 상기 각각의 입력 신호 단자와 N개의 노드 사이에 구성되는 N개의 커패시터와, N번째 노드를 제외하고 Vdd 단자와 노드들 사이에 각각 연결 구성되고 게이트는 앞단의 노드에 연결되는 N-1개의 트랜지스터와, 게이트는 N번째 노드에 연결되고 소오스/드레인은 N-1번째 노드와 고전압 출력단에 연결되는 N번째 트랜지스터와, 상기 N-1번째 노드와 N번째 노드에 소오스/드레인이 연결되고, 게이트에 N-1번째 노드의 전압이 인가되어 순방향 바이어스에 의해서만 턴온되는 N+1번째 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.The high voltage generation circuit of the present invention for achieving the above object comprises an input signal control unit for outputting the N input signals for high voltage generation, N capacitors configured between the respective input signal terminals and N nodes, N-1 transistors are connected between the Vdd terminal and the nodes except for the Nth node, and the gate is connected to the preceding node, the gate is connected to the Nth node, and the source / drain is connected to the N-1th node. An Nth transistor connected to a high voltage output terminal, a source / drain connected to the N-1 th node and an N th node, and an N + 1 th turn turned on only by a forward bias by applying a voltage of an N-1 th node to a gate Characterized in that it comprises a transistor.

이하, 첨부된 도면을 참조하여 본 발명의 고전압 발생회로를 설명하면 다음과 같다.Hereinafter, a high voltage generation circuit of the present invention will be described with reference to the accompanying drawings.

도 5는 본 발명의 고전압 발생회로를 나타낸 회로도이다.5 is a circuit diagram showing a high voltage generating circuit of the present invention.

본 발명은 64M SDRAM(Synchronous Dynamic Random Access Memory)에 관한 것이다.The present invention relates to 64M Synchronous Dynamic Random Access Memory (SDRAM).

도 5와 같이, 내부 클럭 신호(iclk) 인가받아 제 1, 제 2, 제 3 입력 신호(IN1, IN2, IN3)를 발생시키는 입력 신호 제어부(100)와, 상기 입력 신호 제어부(100)와 한쪽 극이 연결된 제 1, 제 2, 제 3 캐패시터(C1, C2, C3)와, 전원전압(Vdd)과 상기 제 1 캐패시터(C1)의 다른 한쪽 극 사이에 연결되며 전원 전압(Vdd)에 의해 제어되는 제 1 트랜지스터(T1)와, 전원 전압(Vdd)과 제 2 캐패시터(C2)의 다른 한쪽 극 사이에 연결되며, 상기 제 1 캐패시터(C1)의 다른 한쪽 극의 전압에 의해 제어되는 제 2 트랜지스터(T2)와, 상기 제 2 캐패시터(C2)의 다른 한쪽 극과 출력단 사이에 연결되며, 제 3 캐패시터(C3)의 다른 한쪽 극의 전압에 의해 제어되는 제 3 트랜지스터(T3)와, 상기 제 2 캐패시터(C2)의 다른 한쪽 극과 제 3 캐패시터(C3)의 다른 한쪽 극 사이에 연결되며, 다이오드 연결된 제 4 트랜지스터(T4)를 포함하여 구성된다.As illustrated in FIG. 5, an input signal controller 100 that receives an internal clock signal iclk and generates first, second, and third input signals IN1, IN2, and IN3, and one side of the input signal controller 100. The first, second and third capacitors C1, C2 and C3 connected to the poles are connected between the power supply voltage Vdd and the other pole of the first capacitor C1 and controlled by the power supply voltage Vdd. A second transistor connected between the first transistor T1 and a power supply voltage Vdd and the other pole of the second capacitor C2 and controlled by the voltage of the other pole of the first capacitor C1. A third transistor T3 connected between the other terminal of the second capacitor C2 and the output terminal and controlled by a voltage of the other pole of the third capacitor C3, and the second A diode-connected fourth transistor connected between the other pole of the capacitor C2 and the other pole of the third capacitor C3 It is configured to include a (T4).

상기 클럭 신호 제어부는 입력으로 들어오는 클럭 신호를 다음과 같이 세 가지 클럭 신호로 변환한다.The clock signal controller converts a clock signal coming into an input into three clock signals as follows.

t2 시간을 지나면서 제 1 입력 신호(IN1)는 로우 레벨로 변하고, 노드 K2는 Vdd로 고정된다.As time passes t2, the first input signal IN1 changes to a low level, and the node K2 is fixed to Vdd.

제 2 입력 신호(IN2)가 하이 레벨로 변하면서 노드 K2는 2Vdd로 상승한다.The node K2 rises to 2Vdd as the second input signal IN2 changes to the high level.

이어, 제 3 입력 신호(IN3)가 하이 레벨로 변하면서 제 3 캐패시터는 충전 모드에 있게 되며, 다이오드 연결된 제 4 트랜지스터(N4)로 인해 노드 K2에서 충분히 상승된 전압은 노드 K3으로 전달되고 제 3 입력 신호(IN3)의 하이 레벨 신호를 받아서, 노드 K3 전압은 노드 K2 전압보다 높아져서 노드 K2의 전압을 손실없이 고전압 출력단으로 전달할 수 있다.Subsequently, the third capacitor is in the charge mode as the third input signal IN3 changes to a high level, and a voltage sufficiently raised at the node K2 due to the diode-connected fourth transistor N4 is transferred to the node K3 and the third In response to the high level signal of the input signal IN3, the node K3 voltage becomes higher than the node K2 voltage so that the voltage of the node K2 can be transferred to the high voltage output terminal without loss.

따라서, 항상 순방향의 전압을 전달하는 제 4 트랜지스터로 인해 제 3 트랜지스터의 게이트에는 상기 노드 K2의 2Vdd가 그대로 인가된다.Therefore, 2Vdd of the node K2 is directly applied to the gate of the third transistor due to the fourth transistor that always transmits the forward voltage.

이와 같은 동작이 계속 반복되면서 고전압 발생 회로의 출력 노드의 전압 레벨은 상기 다이오드 연결된 제 4 트랜지스터에 의해 전압 손실 없이 설계자가 원하는 레벨까지 상승하게 된다.As the above operation is repeated, the voltage level of the output node of the high voltage generating circuit is increased to the level desired by the designer without voltage loss by the diode-connected fourth transistor.

본 발명은 고전압 전원 회로의 전압 레벨을 보다 빠르고 높게 만들기 위해 기존의 고전압 전원 회로에 다이오드 연결(트랜지스터의 드레인과 게이트에 동일 전압 인가)된 트랜지스터 1개를 추가하였다. 다이오드는 순방향 바이어스가 걸리면 턴 온(turn on)되어 높은 쪽의 전압을 낮은 쪽으로 전달하며, 반대로 역방향 바이어스가 걸리면 턴 오프(turn off)되어 양쪽 단의 전압에 영향을 주지 않는 특성이 있다.The present invention adds a transistor diode-connected (applies the same voltage to the drain and gate of the transistor) to the existing high voltage power circuit to make the voltage level of the high voltage power circuit faster and higher. The diode is turned on when forward bias is applied to transfer the high voltage to the low side, and on the contrary, when the reverse bias is applied, the diode is turned off and does not affect the voltage at both ends.

이를 이용하여 전압이 먼저 충분히 상승된 쪽의 노드와 다음에 상승할 노드를 다이오드 연결하여 전압 전달하는 데 손실이 없도록 한 것이다. 이와 같이 하면 트랜지스터를 통한 고전압 전달시 발생하는 전압 손실을 방지한다.By using this diode connection between the node where the voltage is sufficiently raised first and the node to rise next, there is no loss in voltage transfer. This prevents the voltage loss that occurs during high voltage transfer through the transistor.

상기와 같은 본 발명의 고전압 발생회로는 다음과 같은 효과가 있다.The high voltage generation circuit of the present invention as described above has the following effects.

첫째, 다이오드 연결된 트랜지스터 추가로 고전압을 출력시키는 전달 트랜지스터의 게이트에 고전압을 인가함으로써 상기 전달 트랜지스터의 드레인에서의 전압을 손실없이 발생시킬 수 있으며, 이로써 상기 회로를 사용하는 반도체 기억 소자의 신뢰성을 높일 수 있다.First, by applying a high voltage to a gate of a transfer transistor that outputs a high voltage by adding a diode-connected transistor, a voltage at the drain of the transfer transistor can be generated without loss, thereby increasing the reliability of the semiconductor memory device using the circuit. have.

둘째, 전압 손실없이 출력을 발생시킬 수 있으므로, 빠른 시간 내에 이용자가 원하는 레벨까지 출력 전압을 올릴 수 있다.Secondly, since the output can be generated without voltage loss, the output voltage can be raised to a level desired by the user in a short time.

셋째, 본 발명은 기본 고전압 발생회로의 변경 없이 앤모스 트랜지스터 하나만을 추가하므로 회로를 웨이퍼 상에 용이하게 구현시킬 수 있다.Third, the present invention can easily implement the circuit on the wafer since only one NMOS transistor is added without changing the basic high voltage generation circuit.

Claims

고전압 발생을 위한 N개의 입력 신호를 출력하는 입력 신호 제어부;An input signal controller configured to output N input signals for generating a high voltage;

상기 각각의 입력 신호 단자와 N개의 노드 사이에 구성되는 N개의 커패시터;N capacitors configured between each input signal terminal and N nodes;

N번째 노드를 제외하고 Vdd 단자와 노드들 사이에 각각 연결 구성되고 게이트는 앞단의 노드에 연결되는 N-1개의 NMOS 트랜지스터;N-1 NMOS transistors each configured to be connected between the Vdd terminal and the nodes except for the Nth node, and the gates of which are connected to the preceding node;

게이트는 N번째 노드에 연결되고 소오스/드레인은 N-1번째 노드와 고전압 출력단에 연결되는 N번째 NMOS 트랜지스터;An Nth NMOS transistor having a gate connected to the Nth node and a source / drain connected to the N-1th node and a high voltage output terminal;

상기 N-1번째 노드와 N번째 노드에 소오스/드레인이 연결되고, 게이트에 N-1번째 노드의 전압이 인가되어 순방향 바이어스에 의해서만 턴온되어 N-1번째 노드의 상승 전압을 N번째 노드로 전달하는 N+1번째 NMOS트랜지스터를 포함하여 구성되는 것을 특징으로 하는 고전압 발생 회로.The source / drain is connected to the N-1th node and the Nth node, and the voltage of the N-1th node is applied to the gate and turned on only by forward bias to transfer the rising voltage of the N-1th node to the Nth node. And a N + 1 th NMOS transistor.

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제 1항에 있어서, N-1개의 트랜지스터들 중에 최초의 트랜지스터의 게이트는 Vdd 단자에 연결되는 것을 특징으로 하는 고전압 발생 회로.2. The high voltage generation circuit of claim 1, wherein a gate of the first of the N-1 transistors is connected to a Vdd terminal.

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제 1항에 있어서, N번째 트랜지스터는 N+1번째 트랜지스터가 턴온되는 것에 의해 전달된 N-1번째 노드의 상승 전압과 N번째 입력 신호 단자를 통한 하이 레벨 신호에 의해 턴온되어 N-1번째 노드의 전압을 레벨 변화 없이 고전압 출력단으로 출력하는 것을 특징으로 하는 고전압 발생 회로.2. The Nth transistor of claim 1, wherein the Nth transistor is turned on by the rising voltage of the N-1th node transmitted by the N + 1th transistor being turned on and a high level signal through the Nth input signal terminal. A high voltage generation circuit comprising: outputting the voltage of the high voltage output terminal without changing the level.