JPH0823995B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH0823995B2 JPH0823995B2 JP60288750A JP28875085A JPH0823995B2 JP H0823995 B2 JPH0823995 B2 JP H0823995B2 JP 60288750 A JP60288750 A JP 60288750A JP 28875085 A JP28875085 A JP 28875085A JP H0823995 B2 JPH0823995 B2 JP H0823995B2
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- column line
- transfer gates
- transfer
- differential amplifier
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体記憶装置、特にランダムアクセス型の
半導体記憶装置に関する。The present invention relates to a semiconductor memory device, and more particularly to a random access type semiconductor memory device.
〈従来の技術〉 第２図は従来のランダムアクセス型半導体記憶装置を
示している。図中、１は１つの記憶セルを示しており、
これら記憶セル１は行列状に配列され記憶セルの配列体
２を構成している。各記憶セル１は互に交叉接続されフ
リップフロップを構成する１対の相補型MOSインバータ
3,4と、フリップフロップの１対の記憶ノードと１対の
列線対Y1,Y′1，Y2,Y′2，…との間に介在するアクセス
用Ｎチャンネル型MOSトランジスタ（以下、NMOS）5,6と
で構成されており、列線対Y1,Y′1，Y2,Y′2には、プリ
チャージ手段７が接続されており、プリチャージ手段７
は電源と列線対との間に設けられ、プリチャージ指令信
号φPRに応答してオン状態になるＰチャンネル型MOSト
ランジスタ（以下、PMOS）と、列線対間の電圧を均衡さ
せるためのPMOSとで構成されている。各列線対Y1,Y1,
Y2,Y2には、PMOSで構成されるトランスファゲート8,9,1
0,11と、トランスファゲート8,9,10,11をバイパスしNMO
Sで構成されるトランスファゲート12,13,14,15とが設け
られており、各トランスファゲート８〜15のゲートは選
択線を介して列デコーダ16に接続されている。各列線対
Y1,Y′1，Y2,Y′2は、差動増幅器17とデータ書き込み手
段18とにそれぞれ並列接続されており、差動増幅器17
は、互に交叉接続された１対の相補型MOSインバータ
と、該１対の相補型MOSインバータの共通ノードと接地
ノードとの間に介在し活性化信号φATに応答してオン状
態となり交叉接続点、すなわち１対の検知ノードの電圧
差を増幅させるNMOSとで構成されている。一方、データ
書き込み手段18は、外部から供給されるデータ信号に応
答して反転し列線対の一方と接地点とおよび他方と接地
点との間に介在する１対のトランスファゲートを相補的
に開閉させる相補型MOSインバータと、書き込みモード
信号φWRに応答して相補的に開閉する１対のトランスフ
ァゲートと列線対とを接続，遮断する１対のNMOSとで構
成されている。<Prior Art> FIG. 2 shows a conventional random access semiconductor memory device. In the figure, 1 indicates one memory cell,
These memory cells 1 are arranged in a matrix to form a memory cell array 2. A pair of complementary MOS inverters in which each memory cell 1 is cross-connected to each other to form a flip-flop.
3,4, column line pairs Y 1 of the storage node and a pair of a pair of flip-flops, Y '1, Y 2, Y' 2, ... N -channel type MOS transistor access interposed between (hereinafter , NMOS) 5 and 6, and a precharge means 7 is connected to the column line pair Y 1 , Y ′ 1 , Y 2 and Y ′ 2.
Is provided between the power supply and the column line pair, and is used to balance the voltage between the column line pair and the P-channel type MOS transistor (PMOS) which is turned on in response to the precharge command signal φ PR . And a PMOS. Each column line pair Y 1 , Y 1 ,
Transfer gates composed of PMOS 8, 9 and 1 are used for Y 2 and Y 2.
0,11 and transfer gates 8,9,10,11 bypass NMO
The transfer gates 12, 13, 14, 15 formed of S are provided, and the gates of the transfer gates 8 to 15 are connected to the column decoder 16 via the select lines. Each column line pair
Y 1 , Y ′ 1 , Y 2 and Y ′ 2 are connected in parallel to the differential amplifier 17 and the data writing means 18, respectively.
Is interposed between a pair of complementary MOS inverters cross-connected to each other and a common node of the pair of complementary MOS inverters and a ground node to be turned on in response to an activation signal φ AT. It is composed of a connection point, that is, an NMOS for amplifying a voltage difference between a pair of detection nodes. On the other hand, the data writing means 18 complementarily complements a pair of transfer gates which are inverted in response to a data signal supplied from the outside and interposed between one of the column line pairs and the ground point and between the other and the ground point. It is composed of a complementary MOS inverter that opens and closes, and a pair of NMOSs that connect and disconnect the pair of transfer gates and the column line pair that open and close complementarily in response to the write mode signal φ WR .
一方、各記憶セル１のアクセス用NMOS5,6のゲートは
行線X1,X2，…に接続されており、行線X1,X2は行デコー
ダ19に接続されている。かかる従来の半導体記憶装置の
作用をトランスファゲート８〜15の機能に着目して説明
すれば以下の通りである。On the other hand, the gate of the access NMOS5,6 of each memory cell 1 is the row line X 1, X 2, are connected to ..., are connected to the row line X 1, X 2 a row decoder 19. The operation of the conventional semiconductor memory device will be described below by focusing on the functions of the transfer gates 8 to 15.
まず、第２図中左上端の記憶セル１にアクセスし、情
報を読み出す動作を説明すると、全ての列線対Y1,
Y′1，Y2,Y′2をロウレベルに保った状態で、プリチャ
ーシ指令信号φPRをローレベルに移行し、プリチャージ
手段７により全列線対Y1,Y′1，Y2,Y′2を略電源電圧に
プリチャージし、しかる後、外部から印加されるアドレ
ス信号に応答して行デコーダ19が行線X1をハイレベルに
移行させると、アクセス用NMOS5,6にオン状態になり、
記憶セル１の記憶しているデータに応じて各列線対Y1,
Y′1，Y2,Y′2の一方は略電源電圧を維持するが、他方
は接地電圧に移行する。一方、列デコーダ16はPMOSから
成るトランスファゲート8,9のゲートに接続されている
選択線をローレベルに移行させ、トランスファゲート8,
9をオン状態に移行させているので、列線対Y1,Y1に読み
出されたデータのみ差動増幅器17に印加れ、記憶セル１
により生じた電圧差を急速に増幅する。このとき、PMOS
のトランスファゲート8,9は、列線対Y,Y′の他方の電位
が選択されたメモリセル１により,PMOSトランジスタの
ゲート・ソース間の電圧、すなわちゲート電圧がPMOSト
ランジスタのしきい値電圧よりも引き下げられた時点で
オンとなり、これによって、上記他方の電位の低下を差
動増幅器17に転送する。First, the operation of accessing the memory cell 1 at the upper left corner in FIG. 2 and reading information will be described. All column line pairs Y 1 ,
The precharge command signal φ PR is shifted to a low level while Y ′ 1 , Y 2 and Y ′ 2 are kept at a low level, and the precharge means 7 causes all column line pairs Y 1 , Y ′ 1 , Y 2 and Y to be connected. ′ 2 is precharged to approximately the power supply voltage, and thereafter, when the row decoder 19 shifts the row line X 1 to a high level in response to an address signal applied from the outside, the access NMOSs 5 and 6 are turned on. Becomes
Depending on the data stored in the memory cell 1, each column line pair Y 1 ,
One of Y ′ 1 , Y 2 and Y ′ 2 maintains the power supply voltage, while the other shifts to the ground voltage. On the other hand, the column decoder 16 shifts the selection line connected to the gates of the transfer gates 8 and 9 made of PMOS to the low level to transfer the transfer gates 8 and 9.
Since 9 is turned on, only the data read to the column line pair Y 1 , Y 1 is applied to the differential amplifier 17, and the memory cell 1
The voltage difference caused by is rapidly amplified. At this time, PMOS
The transfer gates 8 and 9 of the PMOS transistor are connected to the gate-source voltage of the PMOS transistor, that is, the gate voltage is higher than the threshold voltage of the PMOS transistor, by the memory cell 1 in which the other potential of the column line pair Y, Y ′ is selected. Is also turned on at the time when the voltage is also lowered, thereby transferring the decrease in the other potential to the differential amplifier 17.
一方、書き込みモード時には、書き込み手段18が外部
から印加されるデータ信号に基き、プリチャージされた
列線対Y1,Y′1のいずれかを接地し、こうして生じた電
圧差を、主としてオン状態に移行したトランスファゲー
ト12,13およびアクセス用NMOS5,6を介して記憶セル１に
印加し、フリップフロップの状態を決定する。On the other hand, in the write mode, the write means 18 grounds one of the precharged column line pairs Y 1 and Y ′ 1 on the basis of the data signal applied from the outside, and the voltage difference thus generated is mainly turned on. It is applied to the memory cell 1 via the transfer gates 12 and 13 and the access NMOSs 5 and 6 which have been shifted to No. 1 to determine the state of the flip-flop.
一方、ゲートが接地に接続されるPMOSでなるトランス
ファゲートについては、PMOSトランジスタのソースに接
続された列線対Y1,Y′1の一方がPMOSトランジスタの閾
値電圧よりも引き下げられた時点でオフとなってしま
う。すなわち、ゲートが接地電圧に接続されているた
め、ソースの電圧が閾値電圧よりも低くなることによっ
てゲート・ソース間電圧が小さくなり閾値電圧よりも低
下してしまうからである。このとき、NMOSトランスファ
ゲート12,13は列線対Y,Y′の他方の電位が選択されたメ
モリセル１により、電源電圧よりNMOSトランジスタのソ
ースの電圧がしきい値分下がった時点で初めてオンとな
り、これによって、上記他方の電位の電位低下を差動増
幅器17に転送する。On the other hand, the transfer gate, which is a PMOS whose gate is connected to ground, turns off when one of the column line pairs Y 1 and Y ′ 1 connected to the source of the PMOS transistor is pulled down below the threshold voltage of the PMOS transistor. Will be. That is, since the gate is connected to the ground voltage and the source voltage becomes lower than the threshold voltage, the gate-source voltage becomes smaller and lower than the threshold voltage. At this time, the NMOS transfer gates 12 and 13 are turned on for the first time when the source voltage of the NMOS transistor is lower than the power supply voltage by the threshold value due to the memory cell 1 in which the other potential of the column line pair Y and Y ′ is selected. Therefore, the potential drop of the other potential is transferred to the differential amplifier 17.
このように読み出しモード時には差動増幅器17にはPM
OSトランスファゲート8,9により列線対Y,Y′の電位変化
がほぼ同時に転送され、書き込みモード時にはNMOSトラ
ンスファゲート12,13により列線対Y,Y′の一方が接地電
位まで駆動低下される。したがって、PMOSおよびNMOSト
ランスファゲートを組み合わせることで、電源電圧が低
くなった場合における読み出しおよび書き込み動作を保
障しているのである。Thus, in the read mode, the PM is
The OS transfer gates 8 and 9 transfer the potential changes of the column line pair Y and Y ′ almost at the same time, and in the write mode, one of the column line pair Y and Y ′ is driven down to the ground potential by the NMOS transfer gates 12 and 13. . Therefore, by combining the PMOS and NMOS transfer gates, the read and write operations are guaranteed when the power supply voltage becomes low.
〈発明の解決しようとする問題点〉 上記従来例においては、読み出し時にトランスファゲ
ート8,9を使用し、書き込み時にはトランスファゲート1
2,13を使用しているものの、トランスファゲート12,13
はトランスファゲート8,9をバイパスする構成になって
いるので、差動増幅器17の検知ノードには、トランスフ
ァゲート8,9,12,13の浮遊容量が付加され、かかる浮遊
容量が差動増幅器17の動作を遅延させていたという問題
点を有していた。<Problems to be Solved by the Invention> In the above conventional example, the transfer gates 8 and 9 are used at the time of reading, and the transfer gate 1 is used at the time of writing.
Transfer gates 12,13, although using 2,13
Since the transfer gates 8 and 9 are bypassed, the stray capacitances of the transfer gates 8, 9, 12, and 13 are added to the detection node of the differential amplifier 17, and the stray capacitances are added to the differential amplifier 17. Had the problem of delaying the operation of.
〈問題点を解決するための手段〉 本発明は、列線対を出力手段と書込手段とに並列接続
し、列線対と判別手段との間に第１トランスファ手段
を、列線対と書込手段との間に第２トランスファ手段と
をそれぞれ介在させ、出力手段に付加される浮遊容量を
減少させたことを要旨とする。<Means for Solving Problems> In the present invention, a column line pair is connected in parallel to an output means and a writing means, and a first transfer means is provided between the column line pair and the discriminating means as a column line pair. The gist is that the second transfer means is interposed between the write means and the stray capacitance added to the output means.
〈実施例〉 第１図は本発明の一実施例を示しており、従来例と同
一構成部分には同一符号のみ付して説明は省略する。各
列線対Y1,Y′1，Y2,Y′2には、PMOSで構成されるトラン
スファゲート21,22,23,24が介在しており、トランスフ
ァゲート21,22と差動増幅器17との間で列線対Y2,Y′2は
列線対Y1,Y′1に接続されている。列線対Y1,Y′1，Y2,
Y′2は、配列体２とトランスファゲート21〜24との間に
おいて分岐しており、分岐した列線対Y1,Y′1，Y2,Y′2
はNMOSで構成されたトランスファゲート25,26,27,28を
介して書き込み手段18に接続されている。トランスファ
ゲート21〜24のゲートは第１列デコーダ29に接続されて
おり、トランスファゲート25〜28のゲートは第２列デコ
ーダ30に接続されている。<Embodiment> FIG. 1 shows an embodiment of the present invention, in which the same components as those of the conventional example are designated by the same reference numerals and description thereof is omitted. Transfer gates 21, 22, 23, and 24 formed of PMOS are interposed in each column line pair Y 1 , Y ′ 1 , Y 2 , and Y ′ 2 , and the transfer gates 21, 22 and the differential amplifier 17 are provided. '2 column line pairs Y 1, Y' column line pairs Y 2, Y between are connected to one. Column line pair Y 1 , Y ′ 1 , Y 2 ,
Y ′ 2 is branched between the array 2 and the transfer gates 21 to 24, and the branched column line pairs Y 1 , Y ′ 1 , Y 2 , Y ′ 2
Is connected to the writing means 18 via transfer gates 25, 26, 27, 28 composed of NMOS. The gates of the transfer gates 21 to 24 are connected to the first column decoder 29, and the gates of the transfer gates 25 to 28 are connected to the second column decoder 30.
かかる構成において、読み出し時および書き込み時の
基本的な動作は従来例と変わらないものの、差動増幅器
17の検知ノードに付加されるトランスファゲートの浮遊
容量は減少し、その増幅作用の速度は増加する。In such a configuration, the basic operation at the time of reading and writing is the same as that of the conventional example, but the differential amplifier
The stray capacitance of the transfer gate added to the 17 sense nodes is reduced and the speed of its amplification action is increased.
〈効果〉 以上説明してきたように本発明によれば、各列線対を
第１トランスファ手段を介して出力手段に、第２トラン
スファ手段を介して書込手段にそれぞれ接続するように
したので、出力手段に付加される浮遊容量が減少し、出
力手段の動作速度が向上するという効果が得られる。<Effect> As described above, according to the present invention, each column line pair is connected to the output means via the first transfer means and to the writing means via the second transfer means. The stray capacitance added to the output means is reduced, and the operation speed of the output means is improved.
第１図は本発明の一実施例を示すブロック図、第２図は
従来例のブロック図である。２……配列体、17……出力
手段、18……書込手段、19……行選択手段、21〜24,29
……第１トランスファ手段、25〜28,30……第２トラン
スファ手段、X1,X2……行線、Y1,Y′1，Y2,Y′2……列
線対。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional example. 2 ... array, 17 ... output means, 18 ... writing means, 19 ... row selecting means, 21-24, 29
...... first transfer means, 25～28,30 ...... second transfer means, X 1, X 2 ...... row line, Y 1, Y '1, Y 2, Y' 2 ...... column line pairs.
Claims (1)
が一つの行線と一つの列線対に接続された複数の記憶セ
ルと、読み出しデータを発生する差動増幅器と、書き込
むべきデータの真補のレベルを発生する書き込み手段
と、各々の一端が前記複数の列線対にそれぞれ接続され
た各々の他端が前記差動増幅器に共通に接続された複数
の第１トランスファゲートであって、各々が一導電型の
トランジスタであって読み出しモード時に選択的に導通
せしめられる第１のトランスファゲートと、各々の一端
が前記複数の列線対にそれぞれ接続され各々の他端が前
記差動増幅器から分離されて前記書き込み手段に共通に
接続された複数の第２トランスファゲートであって、各
々が違導電型のトランジスタでなり書き込みモード時に
選択的に導通せしめられる第２のトランスファゲートと
を備えることを特徴とする半導体記憶装置。1. A plurality of row lines, a plurality of column line pairs, a plurality of storage cells each connected to one row line and one column line pair, and a differential amplifier for generating read data. Write means for generating a true complementary level of data to be written, and a plurality of first transfer terminals each having one end connected to the plurality of column line pairs and the other end commonly connected to the differential amplifier. A first transfer gate, which is a gate, each of which is a transistor of one conductivity type and is selectively made conductive in a read mode, and one end of each is connected to the plurality of column line pairs and the other end of each is connected. A plurality of second transfer gates separated from the differential amplifier and commonly connected to the writing means, each of the second transfer gates being a transistor of a non-conductivity type and selectively conducting in a write mode. The semiconductor memory device characterized by comprising a second transfer gates.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (en) | 1985-12-20 | 1985-12-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (en) | 1985-12-20 | 1985-12-20 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146484A JPS62146484A (en) | 1987-06-30 |
| JPH0823995B2 true JPH0823995B2 (en) | 1996-03-06 |
Family
ID=17734216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288750A Expired - Lifetime JPH0823995B2 (en) | 1985-12-20 | 1985-12-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823995B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140491A (en) * | 1987-11-27 | 1989-06-01 | Sony Corp | Storage device |
| JPH0772992B2 (en) * | 1988-09-16 | 1995-08-02 | 日本電信電話株式会社 | Semiconductor memory |
-
1985
- 1985-12-20 JP JP60288750A patent/JPH0823995B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62146484A (en) | 1987-06-30 |
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