JPS62146029A - Ｐｃｍデ−タ多重変換装置の同期回路 - Google Patents
Ｐｃｍデ−タ多重変換装置の同期回路Info
- Publication number
- JPS62146029A JPS62146029A JP28892085A JP28892085A JPS62146029A JP S62146029 A JPS62146029 A JP S62146029A JP 28892085 A JP28892085 A JP 28892085A JP 28892085 A JP28892085 A JP 28892085A JP S62146029 A JPS62146029 A JP S62146029A
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- JP
- Japan
- Prior art keywords
- side counter
- counter
- circuit
- transmission
- receiving side
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＣＭデータ多重変換装置の受信側カウンタ
および送信側カウンタの同期回路に関する。特に、受信
側カウンタおよび送信側カウンタの最長フレーム信号の
位相比較により同期をとる同期回路に関する。
および送信側カウンタの同期回路に関する。特に、受信
側カウンタおよび送信側カウンタの最長フレーム信号の
位相比較により同期をとる同期回路に関する。
本発明は、ＰＣＭデータ多重変換装置でデータの分岐挿
入を行うために受信側カウンタと送信側カウンタとを同
期させる同期回路において、受信側カウンタおよび送信
側カウンタの最長フレーム信号の位相差を検出し、この
位相差時間分について送信側カウンタのクロック入力を
禁止することにより、 位相差検出出力で送信側カウンタのクロック入力が自動
的に制御されることにより高速動作を可能にし、かつ同
！す１回路の構成を簡略化することができるようにした
ものである。
入を行うために受信側カウンタと送信側カウンタとを同
期させる同期回路において、受信側カウンタおよび送信
側カウンタの最長フレーム信号の位相差を検出し、この
位相差時間分について送信側カウンタのクロック入力を
禁止することにより、 位相差検出出力で送信側カウンタのクロック入力が自動
的に制御されることにより高速動作を可能にし、かつ同
！す１回路の構成を簡略化することができるようにした
ものである。
ＰＣＭデータ多重変換装置は、中間局でデータの分岐お
よび挿入を行う場合には、受信側カウンタと送信側カウ
ンタを同期させる必要がある。従来の同期回路は、受信
側カウンタのクロック出力によりリセットパルス発生回
路で、リセットパルスを発生させ、このリセットパルス
によって送信側カウンタの同期をとる方式である。
よび挿入を行う場合には、受信側カウンタと送信側カウ
ンタを同期させる必要がある。従来の同期回路は、受信
側カウンタのクロック出力によりリセットパルス発生回
路で、リセットパルスを発生させ、このリセットパルス
によって送信側カウンタの同期をとる方式である。
第３図は、従来の同期回路を示すブロック構成図である
。
。
第３図において、受信側カウンタ１０は４段接続したカ
ウンタ回路１１．１２．１３．１４により構成され、送
信側カウンタ２０も同様に４段接続したカウンタ回路２
１．２２．２３．２４により構成される。クロック入力
端子ＣＬＫからの入力クロックは、受信側カウンタ１０
および送信側カウンタ２０の第一段カウンタ回路１１．
２１に入力される。受信側カウンタ１０の各カウンタ回
路１１．１２．１３．１４のクロック出力が、リセット
パルス発生回路８１．８２．８３．８４に入力する。リ
セットパルス発生回路８１．８２．８３．８４で、受信
側カウンタ１０のクロック出力に従って発生したリセッ
トパルスは、各々送信側カウンタ２０のカウンタ回路２
１．２２．２３．２４のリセット端子Ｒ５Ｔに入力され
、受信側カウンタ１０と同期がとられる。
ウンタ回路１１．１２．１３．１４により構成され、送
信側カウンタ２０も同様に４段接続したカウンタ回路２
１．２２．２３．２４により構成される。クロック入力
端子ＣＬＫからの入力クロックは、受信側カウンタ１０
および送信側カウンタ２０の第一段カウンタ回路１１．
２１に入力される。受信側カウンタ１０の各カウンタ回
路１１．１２．１３．１４のクロック出力が、リセット
パルス発生回路８１．８２．８３．８４に入力する。リ
セットパルス発生回路８１．８２．８３．８４で、受信
側カウンタ１０のクロック出力に従って発生したリセッ
トパルスは、各々送信側カウンタ２０のカウンタ回路２
１．２２．２３．２４のリセット端子Ｒ５Ｔに入力され
、受信側カウンタ１０と同期がとられる。
ところが、このような従来のリセットパルス発生回路を
用いる同期方式では、カウンタ回路の各段にリセットパ
ルス発生回路が必要であり、回路構成が複雑になる欠点
がある。また、リセットパルスにより送信側カウンタを
受信側カウンタに同期させるために高速の動作には不利
である。
用いる同期方式では、カウンタ回路の各段にリセットパ
ルス発生回路が必要であり、回路構成が複雑になる欠点
がある。また、リセットパルスにより送信側カウンタを
受信側カウンタに同期させるために高速の動作には不利
である。
本発明は、このような従来の問題点を解決するのもで、
簡単な回路構成でしかも高速動作を可能にするＰＣＭデ
ータ多重変換装置の同期回路を提供することを目的とす
る。
簡単な回路構成でしかも高速動作を可能にするＰＣＭデ
ータ多重変換装置の同期回路を提供することを目的とす
る。
〔問題点を）ｉ’＋決するための手段〕本発明は、クロ
ック信号を入力する受信側カウンタおよび送信側カウン
タと、この受信側カウンタと送信側カウンタとを同期さ
せる回路手段とを含むＰＣＭデータ多重変換装置の同期
回路において、上記回路手段は、上記受信側カウンタお
よび送信側カウンタの最長フレーム信号の位相差を検出
する手段と、この位相差時間分について上記送信側カウ
ンタに上記クロック信号の人力を禁止する手段とを含む
ことを特徴とする。
ック信号を入力する受信側カウンタおよび送信側カウン
タと、この受信側カウンタと送信側カウンタとを同期さ
せる回路手段とを含むＰＣＭデータ多重変換装置の同期
回路において、上記回路手段は、上記受信側カウンタお
よび送信側カウンタの最長フレーム信号の位相差を検出
する手段と、この位相差時間分について上記送信側カウ
ンタに上記クロック信号の人力を禁止する手段とを含む
ことを特徴とする。
本発明は、受信側カウンタおよび送信側カウンタの最長
フレーム信号（４段目のカウンタ回路の出力）を排他的
論理和ゲートで比較し、その位相差時間分だけ送信側カ
ウンタの１段目のカウンタ回路のクロック人力を禁・止
することにより、カウンタ回路全体を同期させることが
できる。これにより、リセットパルス発生回路を一つの
排他的論理和ゲートに置き換えて回路構成の簡略化を図
ることができる。また、リセットパルスを用いずに、’
ｒ−ｔ−出力で各段のカウンタ回路のクロック人力が自
動的に制御されることにより高速動作を可能にすること
ができる。
フレーム信号（４段目のカウンタ回路の出力）を排他的
論理和ゲートで比較し、その位相差時間分だけ送信側カ
ウンタの１段目のカウンタ回路のクロック人力を禁・止
することにより、カウンタ回路全体を同期させることが
できる。これにより、リセットパルス発生回路を一つの
排他的論理和ゲートに置き換えて回路構成の簡略化を図
ることができる。また、リセットパルスを用いずに、’
ｒ−ｔ−出力で各段のカウンタ回路のクロック人力が自
動的に制御されることにより高速動作を可能にすること
ができる。
以下、本発明の実施例方式を図面に基づいて説明する。
第１図は、本発明の一実施例を示すブロック構成図であ
る。第１図において、受信側カウンタ１゜は４段接続し
たカウンタ回路１１．１２．１３．１４により構成され
、送信側カウンタ２ｏも同様に４段接続したカウンタ回
路２１．２２．２３．２４により構成される。クロック
入力端子ＣＩＪからの入力クロックは、受信側カウンタ
ｌＯおよび送信側カウンタ２ｏの１段目のカウンタ回路
１１．２１に入力される。受信側カウンタ１０および送
信側カウンタ２０の４段目のカウンタ回路１４．２４の
最長フレーム信号出力１０１．１０２は、Ｄフリップフ
ロップ３１．３２を介して排他的論理和ゲート４１に接
続される。排他的論理和ゲート４１のゲート出力１０３
は、Ｄフリップフロップ３３を介して送信側カウンタ２
０の１段目のカウンタ回路２１のＣＥ端子に接続される
。各Ｄフリップフロップ３１．３２．３３のクロック入
力には、クロック入力端子ＣＩＪからのクロックが入力
される。
る。第１図において、受信側カウンタ１゜は４段接続し
たカウンタ回路１１．１２．１３．１４により構成され
、送信側カウンタ２ｏも同様に４段接続したカウンタ回
路２１．２２．２３．２４により構成される。クロック
入力端子ＣＩＪからの入力クロックは、受信側カウンタ
ｌＯおよび送信側カウンタ２ｏの１段目のカウンタ回路
１１．２１に入力される。受信側カウンタ１０および送
信側カウンタ２０の４段目のカウンタ回路１４．２４の
最長フレーム信号出力１０１．１０２は、Ｄフリップフ
ロップ３１．３２を介して排他的論理和ゲート４１に接
続される。排他的論理和ゲート４１のゲート出力１０３
は、Ｄフリップフロップ３３を介して送信側カウンタ２
０の１段目のカウンタ回路２１のＣＥ端子に接続される
。各Ｄフリップフロップ３１．３２．３３のクロック入
力には、クロック入力端子ＣＩＪからのクロックが入力
される。
第２図は、本発明実施例の動作を説明するタイムチャー
トである。各波形の番号は、第１図に示す番号に対応す
る。波形番号１０４は、送信側カウンタ２０の１段目の
カウンタ回路２１のクロック出力である。
トである。各波形の番号は、第１図に示す番号に対応す
る。波形番号１０４は、送信側カウンタ２０の１段目の
カウンタ回路２１のクロック出力である。
以下、本発明実施例回路の動作について説明する。
受信側カウンタ１０および送信側カウンタ２０の最長フ
レーム信号１０１．１０２をＤフリップフロップ３１．
３２を介して排他的論理和ゲート４１に入力し、相互の
位相差を比較する。ここで第２図のタイムチャートに示
すように、受信側カウンタ１０と送信側カウンタ２０と
の最長フレーム信号相互の位相が異なる時間内では、排
他的論理和ゲート４１の出力１０３はハイレベルとなり
、この信号がＤフリップフロップ３３を介して送信側カ
ウンタ２０の１段目のカウンタ回路２１のＣＥ端子に入
力されてクロック信号の入力を禁止する。これにより、
２段目以降のカウンタ回路２２．２３．２４のクロック
入力信号が自動的に制御され、送信側カウンタ２０を受
信側カウンタ回路１０に同期させることが可能となる。
レーム信号１０１．１０２をＤフリップフロップ３１．
３２を介して排他的論理和ゲート４１に入力し、相互の
位相差を比較する。ここで第２図のタイムチャートに示
すように、受信側カウンタ１０と送信側カウンタ２０と
の最長フレーム信号相互の位相が異なる時間内では、排
他的論理和ゲート４１の出力１０３はハイレベルとなり
、この信号がＤフリップフロップ３３を介して送信側カ
ウンタ２０の１段目のカウンタ回路２１のＣＥ端子に入
力されてクロック信号の入力を禁止する。これにより、
２段目以降のカウンタ回路２２．２３．２４のクロック
入力信号が自動的に制御され、送信側カウンタ２０を受
信側カウンタ回路１０に同期させることが可能となる。
本発明は、以上説明したように、受信側カウンタと送信
側カウンタの最長フレーム信号の位相差を検出して送信
側カウンタのクロック人力を制御することにより、ＰＣ
Ｍデータ多重変換装置の同期回路の簡略化および高速動
作を可能にする効果がある。
側カウンタの最長フレーム信号の位相差を検出して送信
側カウンタのクロック人力を制御することにより、ＰＣ
Ｍデータ多重変換装置の同期回路の簡略化および高速動
作を可能にする効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図は本発明実施例回路の動作を説明するタイムチャ
ート。 第３図は従来例回路のブロック構成図。 １０・・・受信側カウンタ、２０・・・送信側カウンタ
、１１．１２．１３．１４．２１．２２．２３．２４・
・・カウンタ回路、３１．３２．３３・・・Ｄフリップ
フロップ、４１・・・排他的論理和ゲート、８１．８２
．８３．８４・・・リセットパルス発生回路、ｌｏｔ
、１０２・・・最長フレーム信号出力、１０３・・・ゲ
ート出力、１０４・・・クロック出力。
ート。 第３図は従来例回路のブロック構成図。 １０・・・受信側カウンタ、２０・・・送信側カウンタ
、１１．１２．１３．１４．２１．２２．２３．２４・
・・カウンタ回路、３１．３２．３３・・・Ｄフリップ
フロップ、４１・・・排他的論理和ゲート、８１．８２
．８３．８４・・・リセットパルス発生回路、ｌｏｔ
、１０２・・・最長フレーム信号出力、１０３・・・ゲ
ート出力、１０４・・・クロック出力。
Claims (1)
- （１）クロック信号を入力する受信側カウンタおよび送
信側カウンタと、 この受信側カウンタと送信側カウンタとを同期させる回
路手段と を含むＰＣＭデータ多重変換装置の同期回路において、 上記回路手段は、 上記受信側カウンタおよび送信側カウンタの最長フレー
ム信号の位相差を検出する手段と、この位相差時間分に
ついて上記送信側カウンタに上記クロック信号の入力を
禁止する手段とを含むことを特徴とするＰＣＭデータ多
重変換装置の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892085A JPS62146029A (ja) | 1985-12-20 | 1985-12-20 | Ｐｃｍデ−タ多重変換装置の同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892085A JPS62146029A (ja) | 1985-12-20 | 1985-12-20 | Ｐｃｍデ−タ多重変換装置の同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62146029A true JPS62146029A (ja) | 1987-06-30 |
Family
ID=17736507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28892085A Pending JPS62146029A (ja) | 1985-12-20 | 1985-12-20 | Ｐｃｍデ−タ多重変換装置の同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62146029A (ja) |
-
1985
- 1985-12-20 JP JP28892085A patent/JPS62146029A/ja active Pending
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