JPS62140183A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS62140183A JPS62140183A JP28330185A JP28330185A JPS62140183A JP S62140183 A JPS62140183 A JP S62140183A JP 28330185 A JP28330185 A JP 28330185A JP 28330185 A JP28330185 A JP 28330185A JP S62140183 A JPS62140183 A JP S62140183A
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- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像処理装置、特に局所処理型画像処理装置に
関するものである。
関するものである。
従来の技l111
一般に、デジタル画像処理においては、2次元配列され
た画像データを対象とするものであり、現在の逐次型コ
ンピューターでは不得意とする演算処理のひとつである
。また、画像処理には多大な演算時間と記憶容量が必要
となる。そこで、画像処理の高速化の為に種々の画像処
理装置が提案されている(たとえば、木戸出正継「画像
処理用高速・・−ドウエア」テレビジョン学会誌第34
巻第2号(1980))。
た画像データを対象とするものであり、現在の逐次型コ
ンピューターでは不得意とする演算処理のひとつである
。また、画像処理には多大な演算時間と記憶容量が必要
となる。そこで、画像処理の高速化の為に種々の画像処
理装置が提案されている(たとえば、木戸出正継「画像
処理用高速・・−ドウエア」テレビジョン学会誌第34
巻第2号(1980))。
各種の画像処理装置の中で、局所処理型画像処理装置は
、比較的簡単に画像処理/ステムを構成できる事から、
最も良く開発が行なわれている。
、比較的簡単に画像処理/ステムを構成できる事から、
最も良く開発が行なわれている。
一般に、局所処理型画像処理装置は、人力画像データか
らある適当な大きさの局所領域データを取り出し、この
局所領域データに対して演算を行なうものであり、局所
領域を対象画像全体に走査する事により全画面の画像処
理を行なうものである。
らある適当な大きさの局所領域データを取り出し、この
局所領域データに対して演算を行なうものであり、局所
領域を対象画像全体に走査する事により全画面の画像処
理を行なうものである。
画像演算の中で平均化、e分操作、特徴抽出など局所処
理で実行されるものが多く、これらの処理は局所領域の
形や大きさによって複雑さを異にするが、一般に3×3
から16X16程度の局所領域を対象として画像処理が
行なわれている。
理で実行されるものが多く、これらの処理は局所領域の
形や大きさによって複雑さを異にするが、一般に3×3
から16X16程度の局所領域を対象として画像処理が
行なわれている。
第3図に発明者らが先に提案した画像処理装置(特願昭
58−239235号)の基本構成を示す。発明者らの
先の提案は、入力画像からある適当な大きさの局所領域
データを取り出して、この局所領域データに対してデー
タ処理を行なう局所処理型画像処理装置において、前記
局所領域データをそれぞれ記憶する複数のレジスタと、
各レジスタに記憶された各局所領域データをそれぞれ処
理する複数の演算回路(プロセッサ)を有し、走査によ
り順次取り出される局所領域データを前記レジスタ群に
順番に書き込む様に制御し、前記局所領域データの処理
を前記複数のプロセッサにより並列に行なわせる事によ
り、高速な画像処理装置を提出しうるものである。
58−239235号)の基本構成を示す。発明者らの
先の提案は、入力画像からある適当な大きさの局所領域
データを取り出して、この局所領域データに対してデー
タ処理を行なう局所処理型画像処理装置において、前記
局所領域データをそれぞれ記憶する複数のレジスタと、
各レジスタに記憶された各局所領域データをそれぞれ処
理する複数の演算回路(プロセッサ)を有し、走査によ
り順次取り出される局所領域データを前記レジスタ群に
順番に書き込む様に制御し、前記局所領域データの処理
を前記複数のプロセッサにより並列に行なわせる事によ
り、高速な画像処理装置を提出しうるものである。
第3因において、1はmxnの入力画像、2゜3はそれ
ぞれnビットの1ライン7フトレジスタ、4〜12は1
ビツトの1画素シフトレジスタ、13はプロセッサ、1
4〜22はバッファレジスタであり、以上説明した4〜
22の要素により、局所処理回路23が構成されている
。また、24゜25は局所処理回路23と同一の局所処
理回路である。また26はバッファレジスタ14〜22
の書き込み制御回路である。
ぞれnビットの1ライン7フトレジスタ、4〜12は1
ビツトの1画素シフトレジスタ、13はプロセッサ、1
4〜22はバッファレジスタであり、以上説明した4〜
22の要素により、局所処理回路23が構成されている
。また、24゜25は局所処理回路23と同一の局所処
理回路である。また26はバッファレジスタ14〜22
の書き込み制御回路である。
1の入力画像から取り出される画素データが、nビット
の1ラインー/フトレジスタ2.j&び1ビツト/フト
レジスタ4〜12とにより3×3近傍の局所領域データ
として再構成されシフトレジスタ4〜12に順次取り出
される。
の1ラインー/フトレジスタ2.j&び1ビツト/フト
レジスタ4〜12とにより3×3近傍の局所領域データ
として再構成されシフトレジスタ4〜12に順次取り出
される。
ここで、シフトレジスタ4〜12には、それぞれバッフ
ァレジスタ14〜22が接続されており、バッファレジ
スタ14〜22ば、書き込み制御回路26から書き込み
制御信号を与えられると、いっせいにシフトレジスタ4
〜12のデータすなわち局所領域データを取り組み且つ
保持する。プロセッサ13は、バッファレジスタ14〜
22に保持された局所領域データに対してデータ処理を
行なう様結線されている。
ァレジスタ14〜22が接続されており、バッファレジ
スタ14〜22ば、書き込み制御回路26から書き込み
制御信号を与えられると、いっせいにシフトレジスタ4
〜12のデータすなわち局所領域データを取り組み且つ
保持する。プロセッサ13は、バッファレジスタ14〜
22に保持された局所領域データに対してデータ処理を
行なう様結線されている。
この様な4〜22で構成される局所処理回路23と同一
の回路24.25が並列に接続される。この時、局所処
理回路24.25の1ビツトシフトレジスタは、局所処
理回路23の1ビノトンフトレンスタ4〜12と同一の
局所領域データが順次取り出される事になる。ここで、
書き込み制御回路26は、局所処理回路23.24.2
5のバッフ−レジスタに対して、それぞれ走査速度の3
倍の周期で互いに位相が異なる書き込み制御信号を与え
る事により、入力画像から取り出される局所領域データ
が局所処理回路23,24.25の各々のバッフ−レジ
スタに順番に書き込まれる事になる。
の回路24.25が並列に接続される。この時、局所処
理回路24.25の1ビツトシフトレジスタは、局所処
理回路23の1ビノトンフトレンスタ4〜12と同一の
局所領域データが順次取り出される事になる。ここで、
書き込み制御回路26は、局所処理回路23.24.2
5のバッフ−レジスタに対して、それぞれ走査速度の3
倍の周期で互いに位相が異なる書き込み制御信号を与え
る事により、入力画像から取り出される局所領域データ
が局所処理回路23,24.25の各々のバッフ−レジ
スタに順番に書き込まれる事になる。
第4(2)は、この様子を示したもので、falは局所
処理回路23,24.25の1ビツト/フトレジスタに
同様に取り出される局所領域データで、(b)。
処理回路23,24.25の1ビツト/フトレジスタに
同様に取り出される局所領域データで、(b)。
fcl 、 (d)はそれぞれ局所処理回路23,24
.25のバッフ−レジスタに取り出される局所領域デー
タである。
.25のバッフ−レジスタに取り出される局所領域デー
タである。
以上の様に、局所領域データが、3つの局所処理回路2
3.24.25のバッファレジスタに順番に書き込まれ
る事により、局所処理回路23゜24.26が、それぞ
れ異なる局所領域のデータ処理を並列に行なう事が可能
となり、各々のプロセッサは、従来にくらべ3倍の処理
時間で1局所領域データを処理すれば良い事になる。ま
た逆に、各々のプロセッサが従来と同等の速度で動作す
る時には、全画像の処理は、従来にくらべAの処理時間
で完了する事になる。
3.24.25のバッファレジスタに順番に書き込まれ
る事により、局所処理回路23゜24.26が、それぞ
れ異なる局所領域のデータ処理を並列に行なう事が可能
となり、各々のプロセッサは、従来にくらべ3倍の処理
時間で1局所領域データを処理すれば良い事になる。ま
た逆に、各々のプロセッサが従来と同等の速度で動作す
る時には、全画像の処理は、従来にくらべAの処理時間
で完了する事になる。
すなわち、23〜25のような局所処理回路をN個用い
れば、処理能力がN倍向上するものである。
れば、処理能力がN倍向上するものである。
発明が解決しようとする問題点
以上、発明者らが先に提案した画像処理装置を説明して
きたが、第3図にも示す様に、プロセッサ13は、プロ
セッサ13に対応する局所領域データを記憶したバッフ
ァレジスタ14〜22のデータに対して処理を行なうも
のである。この時、全データの並列処理は困難であるた
め、データ処理の手順に従い、順次バッファレジスタ1
4〜24から、選択的にデータ出力を行なう。すなわち
、バッファレジスタ14〜24の出力を一般的にはマル
チプレクサで選択するものである。3×3の局所領域デ
ータでは、9対1のマルチプレクサで実現できる。しか
しながら局所領域は前述した様(・て通常3×3から1
6X16までが対象とされるものであり、16X16の
局所領域を対象とした時には、256個のバッファレジ
スタが存在し、256対1のマルチプレクサが必要とな
るが、このようなマルチプレクサを構成するのは、回路
規模、動作速度等非現実的である。
きたが、第3図にも示す様に、プロセッサ13は、プロ
セッサ13に対応する局所領域データを記憶したバッフ
ァレジスタ14〜22のデータに対して処理を行なうも
のである。この時、全データの並列処理は困難であるた
め、データ処理の手順に従い、順次バッファレジスタ1
4〜24から、選択的にデータ出力を行なう。すなわち
、バッファレジスタ14〜24の出力を一般的にはマル
チプレクサで選択するものである。3×3の局所領域デ
ータでは、9対1のマルチプレクサで実現できる。しか
しながら局所領域は前述した様(・て通常3×3から1
6X16までが対象とされるものであり、16X16の
局所領域を対象とした時には、256個のバッファレジ
スタが存在し、256対1のマルチプレクサが必要とな
るが、このようなマルチプレクサを構成するのは、回路
規模、動作速度等非現実的である。
問題点を解決するための手段
本発明は上記問題点を解決するため、局所領域データを
一時的に記憶するバッファレジスタが、それぞれに対応
したアドレス線に各々接続され、かつ各レジスタの出力
は1本のデータ出力線に結線され、アドレス選択された
1個のレジスタからのみデータが演算回路に送られる様
制御する事により、容易に特定の画素のデータを演算回
路に入力できるものである。
一時的に記憶するバッファレジスタが、それぞれに対応
したアドレス線に各々接続され、かつ各レジスタの出力
は1本のデータ出力線に結線され、アドレス選択された
1個のレジスタからのみデータが演算回路に送られる様
制御する事により、容易に特定の画素のデータを演算回
路に入力できるものである。
作用
本発明は上記した構成により、対象とする局所領域の大
きさが大きい場合でも容易に特定の画素データを演算回
路に入力でき、前記した画像処理装置の実現のだめの有
力な手段を与えるものであるO 実施例 第1図は本発明の画像処理装置の一実施例を示すブロッ
ク図であり、以下に説明する○第1図において、1はm
行×n列の入力画像、2.3はそれぞnnビットの1ラ
インシフトレジスタ、4〜12は1ビツトの1画素シフ
トレジスタ、27〜35は、4〜12の1画素シフトレ
ジスタにそれぞれ対応して配置されるバッファレジスタ
、26はバッファレジスタ27〜35の書き込み制御回
路であり、36は、27〜35のバッファレジスタのア
ドレス選択回路であり、13はプロセッサであり、以上
により1つの局所処理回路が構成される。ここでは簡単
のため局所領域の大きさは3×3画素とした。この局所
処理回路を複数個用いる手法については従来例どおりで
あり、第1図においては割愛している0 1の入力画像から取り出される画素データがnビットの
1ラインシフトレジスタ2.3及び1ビツトのシフトレ
ジスタ4〜12とにより3×3近傍の局所領域データと
して再構成され、シフトレジスタ4〜12に順次取り出
される。
きさが大きい場合でも容易に特定の画素データを演算回
路に入力でき、前記した画像処理装置の実現のだめの有
力な手段を与えるものであるO 実施例 第1図は本発明の画像処理装置の一実施例を示すブロッ
ク図であり、以下に説明する○第1図において、1はm
行×n列の入力画像、2.3はそれぞnnビットの1ラ
インシフトレジスタ、4〜12は1ビツトの1画素シフ
トレジスタ、27〜35は、4〜12の1画素シフトレ
ジスタにそれぞれ対応して配置されるバッファレジスタ
、26はバッファレジスタ27〜35の書き込み制御回
路であり、36は、27〜35のバッファレジスタのア
ドレス選択回路であり、13はプロセッサであり、以上
により1つの局所処理回路が構成される。ここでは簡単
のため局所領域の大きさは3×3画素とした。この局所
処理回路を複数個用いる手法については従来例どおりで
あり、第1図においては割愛している0 1の入力画像から取り出される画素データがnビットの
1ラインシフトレジスタ2.3及び1ビツトのシフトレ
ジスタ4〜12とにより3×3近傍の局所領域データと
して再構成され、シフトレジスタ4〜12に順次取り出
される。
シフトレジスタ4〜12には、それぞれバッファレジス
タ27〜35が接続されており、バッフ−レジスタ27
〜36は、書き込み制御回路26から書き込み制御信号
を与えられると、いつせいいにシフトレジスタ4〜12
のデータを取り込み且つ保存する。次にバッファレジス
タからのデータの読み出しは下記の手順で行なわれる。
タ27〜35が接続されており、バッフ−レジスタ27
〜36は、書き込み制御回路26から書き込み制御信号
を与えられると、いつせいいにシフトレジスタ4〜12
のデータを取り込み且つ保存する。次にバッファレジス
タからのデータの読み出しは下記の手順で行なわれる。
プロセッサ13は、読み出したい局所領域データの中の
1つの画素のアドレスを36のアドレス選択回路に与え
ると、36のアドレス選択回路が、27〜35のバッフ
ァレジスタの中から1つのバッファレジスタを選択し、
このバッファレジスタにつながるワード線の電位を上げ
る。27〜36のバッファレジスタの出力は、ワイアー
ドOR結線されて1本にまとめられて、13のプロセッ
サに入力されている為、前記アドレス選択回路36で選
択されたバッファレジスタのデータのみが、プロセッサ
13に入力される事になる。
1つの画素のアドレスを36のアドレス選択回路に与え
ると、36のアドレス選択回路が、27〜35のバッフ
ァレジスタの中から1つのバッファレジスタを選択し、
このバッファレジスタにつながるワード線の電位を上げ
る。27〜36のバッファレジスタの出力は、ワイアー
ドOR結線されて1本にまとめられて、13のプロセッ
サに入力されている為、前記アドレス選択回路36で選
択されたバッファレジスタのデータのみが、プロセッサ
13に入力される事になる。
第2図は、第1図の本発明の一実施例を示すブロック図
の中で用いたバッファレジスタの回路図を示すものであ
る。
の中で用いたバッファレジスタの回路図を示すものであ
る。
第2図の中で端子人は、4〜12のシフトレジスタから
のデータ入力端子、端子Bは出力端子、端子Cはワード
線であり36のアドレス選択回路の出力の1本が接続さ
れ、端子りは書き込み制御回路26から書き込み制御信
号が入力される。また第2図の中でQ、〜Q7はトラン
ジスタ、■、は定電流源、R,、R2は負荷抵抗であり
端子E 、Fにはそれぞれ第1.第2の基準電圧が与え
られる。
のデータ入力端子、端子Bは出力端子、端子Cはワード
線であり36のアドレス選択回路の出力の1本が接続さ
れ、端子りは書き込み制御回路26から書き込み制御信
号が入力される。また第2図の中でQ、〜Q7はトラン
ジスタ、■、は定電流源、R,、R2は負荷抵抗であり
端子E 、Fにはそれぞれ第1.第2の基準電圧が与え
られる。
第2図に示した回路は、データ入力端子A1出力端子B
1クロック入力端子りのラッチ回路であり、オープンエ
ミッタ出力端子Bより得られる信号の電位が、端子Cに
与えられる電位により制御できる様に、負荷抵抗が接続
される点を端子Cとし、ワード線として用いるものであ
る。すなわち、第2図に示したバッファレジスタを複数
集積し、出力端子をそれぞれ結線しても、選択されたバ
ッファレジスタすなわち、ワード線電位を”HIGH’
“に上げられたバッファレジスタの出力のみが取り出さ
れるものである。
1クロック入力端子りのラッチ回路であり、オープンエ
ミッタ出力端子Bより得られる信号の電位が、端子Cに
与えられる電位により制御できる様に、負荷抵抗が接続
される点を端子Cとし、ワード線として用いるものであ
る。すなわち、第2図に示したバッファレジスタを複数
集積し、出力端子をそれぞれ結線しても、選択されたバ
ッファレジスタすなわち、ワード線電位を”HIGH’
“に上げられたバッファレジスタの出力のみが取り出さ
れるものである。
以上、第1図27〜35に示したようなバッファレジス
タは、第2図に示した様に、簡単な回路構成で実現でき
るものである。
タは、第2図に示した様に、簡単な回路構成で実現でき
るものである。
また、以上の説明では1画素を1ビツトデータとして説
明しているが、何ビットであっても、本発明は同様に実
現でき、また、局所領域の大きさに制限されないもので
ある。
明しているが、何ビットであっても、本発明は同様に実
現でき、また、局所領域の大きさに制限されないもので
ある。
発明の効果
以上述べてきたように、本発明によれば、局所処理型画
像処理装置において、簡単な回路構成で局所画像データ
を順次アクセスする事が可能となり、実用的にきわめて
有用である。
像処理装置において、簡単な回路構成で局所画像データ
を順次アクセスする事が可能となり、実用的にきわめて
有用である。
第1図は本発明の画像処理装置の一実施例を示すブロッ
ク図、第2図は同実癩例装置に用いるバッファレジスタ
の回路図、第3図は従来のlJ!′ii像処理装置を示
すブロック図、第4図は従来の画像処理装置の動作を説
明するだめの説明図である。 1・・・入力画(jJ、2.3・・・・・nビットの1
ラインノフトレジスタ、4〜12・・・・1ピツトの1
画素シフトレジスタ、27〜35 ・・・・バッファレ
ジスタ、26・・・・・書き込み制御回路36、アドレ
ス選択回路、13・・・・・プロセッサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 C 第3図
ク図、第2図は同実癩例装置に用いるバッファレジスタ
の回路図、第3図は従来のlJ!′ii像処理装置を示
すブロック図、第4図は従来の画像処理装置の動作を説
明するだめの説明図である。 1・・・入力画(jJ、2.3・・・・・nビットの1
ラインノフトレジスタ、4〜12・・・・1ピツトの1
画素シフトレジスタ、27〜35 ・・・・バッファレ
ジスタ、26・・・・・書き込み制御回路36、アドレ
ス選択回路、13・・・・・プロセッサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 C 第3図
Claims (1)
- 入力画像から順次取り出されるx×y画素の局所領域デ
ータを一時的に記憶するx×y個のレジスタと、該レジ
スタに記憶された画像データを処理する演算回路を有し
、前記x×y個のレジスタは、x×y画素の局所領域デ
ータの書き込みを同時に行なう様制御されるとともに、
各レジスタはそれぞれに対応したアドレス線を有し、か
つ各レジスタの出力は前記演算回路に入力される1本の
データ出力線に結線され、アドレス選択された1個のレ
ジスタからのみデータが前記演算回路に送られるように
制御される画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28330185A JPS62140183A (ja) | 1985-12-16 | 1985-12-16 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28330185A JPS62140183A (ja) | 1985-12-16 | 1985-12-16 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62140183A true JPS62140183A (ja) | 1987-06-23 |
Family
ID=17663678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28330185A Pending JPS62140183A (ja) | 1985-12-16 | 1985-12-16 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62140183A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7467261B2 (en) | 2005-03-17 | 2008-12-16 | Fujitsu Limited | Dual storage apparatus and control method for the dual storage apparatus |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60129889A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
-
1985
- 1985-12-16 JP JP28330185A patent/JPS62140183A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60129889A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7467261B2 (en) | 2005-03-17 | 2008-12-16 | Fujitsu Limited | Dual storage apparatus and control method for the dual storage apparatus |
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