JPS62134746A - バス結合調停回路 - Google Patents
バス結合調停回路Info
- Publication number
- JPS62134746A JPS62134746A JP27435585A JP27435585A JPS62134746A JP S62134746 A JPS62134746 A JP S62134746A JP 27435585 A JP27435585 A JP 27435585A JP 27435585 A JP27435585 A JP 27435585A JP S62134746 A JPS62134746 A JP S62134746A
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- JP
- Japan
- Prior art keywords
- bus
- processor
- local
- request
- output
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
複数のプロセッサとそれに接続される各プロセッサが管
理するプロセッサ毎の双方向ローカルバスとのバス結合
に関し、特にバス結合部の調停回路に関する。
理するプロセッサ毎の双方向ローカルバスとのバス結合
に関し、特にバス結合部の調停回路に関する。
第５図は第１及び第２のプロセッサ１．２と。
各プロセッサ毎の第１及び第２のローカルメモリ３．４
と、各プロセッサ毎の双方同第１及び第２のローカルバ
ス５，６と、これらのバスを結合するバス結合部７と、
各プロセッサの指示によりローカルバスの使用権を制御
する第１及び第２のバス制御部８．９を持つ従来のマル
チプロセッサシステムの構成の一例を示す図である。第
５図のマルチプロセッサシステムでは、他のプロセッサ
のメモリを操作する時例えば第１のプロセッサｌが第２
のローカルメモリ４を操作する時、第１のプロセッサ１
は自分のローカルバス５を確保し、バス結合部７を介し
て第２のプロセッサ２のローカルバス６の使用権を確保
する様第２のプロセッサ２のバス制御部９に要求を行う
。バス制御部９は第２のプロセッサ２に対し、デロセ、
ソサの単位処理が終った時第２のローカルバス６の１史
用潅を開放し、第１のプロセッサｌに第２のローカルバ
ス６の使用権を渡す様に要求してローカルバス６の使用
権制御を行う。第１のプロセッサ１は第２のローカルバ
ス６の使用権を得て第２のローカルメモリ４の操作を行
う。この様にして第１のプロセッサ１は他の第２のプロ
セッサのローカルメモリ・１を操作することが出来る。
と、各プロセッサ毎の双方同第１及び第２のローカルバ
ス５，６と、これらのバスを結合するバス結合部７と、
各プロセッサの指示によりローカルバスの使用権を制御
する第１及び第２のバス制御部８．９を持つ従来のマル
チプロセッサシステムの構成の一例を示す図である。第
５図のマルチプロセッサシステムでは、他のプロセッサ
のメモリを操作する時例えば第１のプロセッサｌが第２
のローカルメモリ４を操作する時、第１のプロセッサ１
は自分のローカルバス５を確保し、バス結合部７を介し
て第２のプロセッサ２のローカルバス６の使用権を確保
する様第２のプロセッサ２のバス制御部９に要求を行う
。バス制御部９は第２のプロセッサ２に対し、デロセ、
ソサの単位処理が終った時第２のローカルバス６の１史
用潅を開放し、第１のプロセッサｌに第２のローカルバ
ス６の使用権を渡す様に要求してローカルバス６の使用
権制御を行う。第１のプロセッサ１は第２のローカルバ
ス６の使用権を得て第２のローカルメモリ４の操作を行
う。この様にして第１のプロセッサ１は他の第２のプロ
セッサのローカルメモリ・１を操作することが出来る。
しかし、上記の様な他のプロセッサのローカルメモリを
操作する動作が各プロセッサで同時に起きた時１１例え
ば第１のプロセッサＩが第２のローカルメモリ４を、第
２のプロセッサ２が第１のローカルメモリ３を操作する
動作が同時に起きると。
操作する動作が各プロセッサで同時に起きた時１１例え
ば第１のプロセッサＩが第２のローカルメモリ４を、第
２のプロセッサ２が第１のローカルメモリ３を操作する
動作が同時に起きると。
第１のプロセッサ１は自分のローカルバス５を確保し、
又第２のプロセッサ２も自分のローカルバス６を確保し
、相互に相手のローカルバスを確保しようとする。この
様な状況では各プロセッサが単位処理を終了しない為、
バス制御部８，９はプロセッサにバスの使用権開放を要
求しても開放出来す、相互に相手ローカルバスを確保し
ようとしてロックしてしまう。
又第２のプロセッサ２も自分のローカルバス６を確保し
、相互に相手のローカルバスを確保しようとする。この
様な状況では各プロセッサが単位処理を終了しない為、
バス制御部８，９はプロセッサにバスの使用権開放を要
求しても開放出来す、相互に相手ローカルバスを確保し
ようとしてロックしてしまう。
この為、従来は、相互のローカルバスな使用する為に相
互のプロセッサで識別制御出来る状態指示フリノゾフロ
ノｆ （Ｆ／Ｆ） １０を持チ、相手のローカルバスな
使用する時はこのＦ／Ｆを調べ、相手が自分のローカル
バス使用を要求していない時はこのＦ／Ｆに使用中を表
示し、相手バスを使用することにより相互のローカルバ
ス使用の衝突を防゛ｂでいた。従って従来の装置フリノ
ブフロノブなどによりバス相互使用の制御を行う必要が
あり、このためマイクロプロセッサのプログラムが非常
に複雑になるという欠点があった。
互のプロセッサで識別制御出来る状態指示フリノゾフロ
ノｆ （Ｆ／Ｆ） １０を持チ、相手のローカルバスな
使用する時はこのＦ／Ｆを調べ、相手が自分のローカル
バス使用を要求していない時はこのＦ／Ｆに使用中を表
示し、相手バスを使用することにより相互のローカルバ
ス使用の衝突を防゛ｂでいた。従って従来の装置フリノ
ブフロノブなどによりバス相互使用の制御を行う必要が
あり、このためマイクロプロセッサのプログラムが非常
に複雑になるという欠点があった。
本発明は複数のプロセッサと、各プロセッサ毎の双方向
ローカルバスと、各ローカルバスな相互に結合するバス
結合部を有するマルチプロセッサシステムにおいて、相
互のローカルバスを使用する為に結合された互いのロー
カルバスの管理部へバス使用の要求と使用権受理を行う
手段と、相互のローカルバス使用要求の競合時これを調
停する手段と、調停の結果バス使用を遅らすべき側のロ
ーカルバスの要求者に対し、ローカルバスへの出力を中
断させる手段とを有することを特徴とするバス、結合調
停回路である。
ローカルバスと、各ローカルバスな相互に結合するバス
結合部を有するマルチプロセッサシステムにおいて、相
互のローカルバスを使用する為に結合された互いのロー
カルバスの管理部へバス使用の要求と使用権受理を行う
手段と、相互のローカルバス使用要求の競合時これを調
停する手段と、調停の結果バス使用を遅らすべき側のロ
ーカルバスの要求者に対し、ローカルバスへの出力を中
断させる手段とを有することを特徴とするバス、結合調
停回路である。
第１図は本発明の一実施例であるバス結合調停回路の構
成を示す図であり、１１と１２は各プロセッサから相手
側のローカルバスへの動作指示受付けと、相手側ローカ
ルバスへのバス使用要求と。
成を示す図であり、１１と１２は各プロセッサから相手
側のローカルバスへの動作指示受付けと、相手側ローカ
ルバスへのバス使用要求と。
使用権受理の制御とを行う第１及び第２のバス要求処理
部である。又１３はバス結合部の制御と相互のバス操作
競合時の調停を行うバス制御部であり、１４と１５はバ
ス制御部１３で調停された結果バス使用を遅らされる側
へのバス出力中断の制御出力を行う第１及び第２のバス
出力゛訓御部である。
部である。又１３はバス結合部の制御と相互のバス操作
競合時の調停を行うバス制御部であり、１４と１５はバ
ス制御部１３で調停された結果バス使用を遅らされる側
へのバス出力中断の制御出力を行う第１及び第２のバス
出力゛訓御部である。
第２図は本発明のバス調停制御回路を用いたマルチプロ
セッサシステムの一構成例を示す図である。２１．２２
は第１及び第２のマイクロプロセッサ（以下第１及び第
２のプロセッサと称す。）。
セッサシステムの一構成例を示す図である。２１．２２
は第１及び第２のマイクロプロセッサ（以下第１及び第
２のプロセッサと称す。）。
２３．２４はプロセッサ毎の第１及び第２のローカルメ
モＩＪ、２５，２６はプロセッサ毎の第１及び第２のロ
ーカルバス、２７，２８Ｕローカルバス毎の第１及び第
２のバス制御部、２９は各ローカルバスな制御する為の
バス結合部、３０は各プロセッサが相互にローカルバス
の使用権を得る為に本発明を実施したバス結合調停回路
である。
モＩＪ、２５，２６はプロセッサ毎の第１及び第２のロ
ーカルバス、２７，２８Ｕローカルバス毎の第１及び第
２のバス制御部、２９は各ローカルバスな制御する為の
バス結合部、３０は各プロセッサが相互にローカルバス
の使用権を得る為に本発明を実施したバス結合調停回路
である。
各プロセッサのローカルバスは、データ転送時の制御タ
イミングを示す第３図に示すように、バスの要求者がバ
スを介してバス上の制呻部にデータ転送を行う時、要求
者からの“動作指示”と制御部からの“動作完了”で、
１回のデータ転送を行う非同期バスである。
イミングを示す第３図に示すように、バスの要求者がバ
スを介してバス上の制呻部にデータ転送を行う時、要求
者からの“動作指示”と制御部からの“動作完了”で、
１回のデータ転送を行う非同期バスである。
第１のプロセッサ２１が第２のプロセッサ２２０ローカ
ルメモリ２４を操作しようとした時、バス結合調停回路
３０は第１のプロセッサ２Ｉからの第２０−カルメモリ
２４操作要求を受けると。
ルメモリ２４を操作しようとした時、バス結合調停回路
３０は第１のプロセッサ２Ｉからの第２０−カルメモリ
２４操作要求を受けると。
第２のプロセッサ２２側のバス制御部２８へバス使用の
要求を出す。又同時に第２のプロセッサ２２側から同様
な要求がないか調べる。
要求を出す。又同時に第２のプロセッサ２２側から同様
な要求がないか調べる。
第２のプロセッサ２２側から同様な要求が生じていない
時、第１のバス制御部２７は第２のバス制御部２８から
の使用許可を待ち、許可受付は後第１のプロセッサのロ
ーカルバス２５の拡張ハスとして第２のローカルバス２
６を動作させる。第２のローカルメモリ２４はローカル
バス２６を通し第１のプロセッサ２１からの“動作指示
°′を受は付け、“動作完了°“を第１のプロセッサ２
１に送る。第１のプロセッサ２Ｉは第２のマイクロメモ
リ２４からの°゛動作完了”を受けると、バス結合調停
回路３０を通して得た第２のローカルバス２６の使用権
を開放する。
時、第１のバス制御部２７は第２のバス制御部２８から
の使用許可を待ち、許可受付は後第１のプロセッサのロ
ーカルバス２５の拡張ハスとして第２のローカルバス２
６を動作させる。第２のローカルメモリ２４はローカル
バス２６を通し第１のプロセッサ２１からの“動作指示
°′を受は付け、“動作完了°“を第１のプロセッサ２
１に送る。第１のプロセッサ２Ｉは第２のマイクロメモ
リ２４からの°゛動作完了”を受けると、バス結合調停
回路３０を通して得た第２のローカルバス２６の使用権
を開放する。
前記の状態の時さらに第２のプロセッサ２２かも第１の
ローカルメモリ２３の操作要求が生じた時、バス結合、
調停回路３０は両プロセッサ２１゜２２からの要求を受
け、内部の使先回路（図示せず）の判定により優先度の
高い方の要求を認め。
ローカルメモリ２３の操作要求が生じた時、バス結合、
調停回路３０は両プロセッサ２１゜２２からの要求を受
け、内部の使先回路（図示せず）の判定により優先度の
高い方の要求を認め。
優先度の低い方の要求者に自分のローカルバスへの“出
力ＯＦＦ要求”を出させる１３゛出力ＯＦＦ ９求”を
受けた要求者は、自分のローカルバスへの出力をＯＦＦ
にし、現在の状四のまま保持する。
力ＯＦＦ要求”を出させる１３゛出力ＯＦＦ ９求”を
受けた要求者は、自分のローカルバスへの出力をＯＦＦ
にし、現在の状四のまま保持する。
第１のプロセッサ２１からの要求と第２のプロセッサ２
２からの要求が重なった時、バス結合ｘ、４停回路３０
内部の優先順位が第１のプロセッサ２１の方が高いとす
ると、競合時の動作を示す第・１図に示す様な順で制御
される。この第４図の（ａ）は競合時の制御タイミング
を示し、同じ＜（ｂ）は第２図の回路の一部に（ａ）で
示す順序（１）、（肋、・・・（Ｖ）に従って信号がど
う流れるかを示す図である。以下（１）、（ＩＩ）、・
・・の順序に従って動作の流れの形を説明すると、（Ｉ
）第１のプロセッサ２１からの第２のローカルメモリ２
４への操作要求と、第２のプロセッサ２２から第１のロ
ーカルメモリ２４への操作要求とが衝突し、バス結合調
停回路３０による使先順位の決定が行われ、（■）バス
結合調停回路３０、Ｊ： ｌ）第２のプロセッサ２２の
ローカルバス２６への“出力ＯＦＦ要求”が出力され、
（■）プロセッサ２１からローカルメモリ２４へ“動作
指示”と“動作完了″が送られ、（ＩＶ）７”ロセノサ
２１からの要求が完了したことにより“出力ＯＦＦ要求
”が解除され、（Ｖ）プロセッサ２２からローカルメモ
リ２３へ“動作指示”と“動作完了”を送る。
２からの要求が重なった時、バス結合ｘ、４停回路３０
内部の優先順位が第１のプロセッサ２１の方が高いとす
ると、競合時の動作を示す第・１図に示す様な順で制御
される。この第４図の（ａ）は競合時の制御タイミング
を示し、同じ＜（ｂ）は第２図の回路の一部に（ａ）で
示す順序（１）、（肋、・・・（Ｖ）に従って信号がど
う流れるかを示す図である。以下（１）、（ＩＩ）、・
・・の順序に従って動作の流れの形を説明すると、（Ｉ
）第１のプロセッサ２１からの第２のローカルメモリ２
４への操作要求と、第２のプロセッサ２２から第１のロ
ーカルメモリ２４への操作要求とが衝突し、バス結合調
停回路３０による使先順位の決定が行われ、（■）バス
結合調停回路３０、Ｊ： ｌ）第２のプロセッサ２２の
ローカルバス２６への“出力ＯＦＦ要求”が出力され、
（■）プロセッサ２１からローカルメモリ２４へ“動作
指示”と“動作完了″が送られ、（ＩＶ）７”ロセノサ
２１からの要求が完了したことにより“出力ＯＦＦ要求
”が解除され、（Ｖ）プロセッサ２２からローカルメモ
リ２３へ“動作指示”と“動作完了”を送る。
なお以上の説明においては、プロセッサの数を２つの場
合について説明したが、３ノ又はそれ以上にしても、そ
れに応じてローカルメモリ、ローカルバス、バス制量回
路の数を増やし、優先順位の決定を多くのものについて
行うことができるようにすれば、同じように処理し得る
ことはいうまでもない。
合について説明したが、３ノ又はそれ以上にしても、そ
れに応じてローカルメモリ、ローカルバス、バス制量回
路の数を増やし、優先順位の決定を多くのものについて
行うことができるようにすれば、同じように処理し得る
ことはいうまでもない。
以上説明した様に９本発明はバス結合制定回路に優先順
位を決める機能を設け、相互使用の要求が衝突した時に
優先順位の低い方の要求者に対し自分のローカルバスへ
の出力をＯＦＦにさせ、優先順位の高い方の要求を先に
処理することにより。
位を決める機能を設け、相互使用の要求が衝突した時に
優先順位の低い方の要求者に対し自分のローカルバスへ
の出力をＯＦＦにさせ、優先順位の高い方の要求を先に
処理することにより。
従来行われていたフリノア″７０ッゾ等によるバス相互
使用の制御を行う必要がなくなり、プログラムの負荷を
無くすことができる効果がある。
使用の制御を行う必要がなくなり、プログラムの負荷を
無くすことができる効果がある。
第１図は本発明を実施したバス結合調停回路のブロック
図、第２図は前記回路を用いたマルチプロセッサシステ
ムのブロック図、第３図はローカルバスでデータ転送を
行う時の制御タイミング図。 第４図は第２図のブロック図における競合時の動作図、
第５図は従来のマルチプロセッサシステムのブロック図
である。 記号の説明：１１，１２は第１及び第２のバス要求処理
部、１３はバス制御部、１４．１５は第１及び第２のバ
ス出力制御部、２１．２２は第１及び第２のプロセッサ
、２３及び２４は第１及び第２のローカルメモリ、２５
及び２６は第１及び第２のローカルバス、２７．２８は
第１及び第２のバス制御部、２９はバス結合部、３０は
バス調停回路をそれぞれあられしている。 代理人（７７８３）弁理上；自田憲保 Ｊυ 第３図 ＩＷＩＩ日 第４図 （Ｑ）
図、第２図は前記回路を用いたマルチプロセッサシステ
ムのブロック図、第３図はローカルバスでデータ転送を
行う時の制御タイミング図。 第４図は第２図のブロック図における競合時の動作図、
第５図は従来のマルチプロセッサシステムのブロック図
である。 記号の説明：１１，１２は第１及び第２のバス要求処理
部、１３はバス制御部、１４．１５は第１及び第２のバ
ス出力制御部、２１．２２は第１及び第２のプロセッサ
、２３及び２４は第１及び第２のローカルメモリ、２５
及び２６は第１及び第２のローカルバス、２７．２８は
第１及び第２のバス制御部、２９はバス結合部、３０は
バス調停回路をそれぞれあられしている。 代理人（７７８３）弁理上；自田憲保 Ｊυ 第３図 ＩＷＩＩ日 第４図 （Ｑ）
Claims (1)
- １、複数のプロセッサと、各プロセッサ毎の双方向ロー
カルバスと、各ローカルバスを相互に結合するバス結合
部を有するマルチプロセッサシステムにおいて、相互の
ローカルバスを使用する為に結合された互いのローカル
バスの管理部へバス使用の要求と使用権受理を行う手段
と、相互のローカルバス使用要求の競合時これを調停す
る手段と、調停の結果バス使用を遅らすべき側のローカ
ルバスの要求者に対し、ローカルバスへの出力を中断さ
せる手段とを有することを特徴とするバス結合調停回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27435585A JPS62134746A (ja) | 1985-12-07 | 1985-12-07 | バス結合調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27435585A JPS62134746A (ja) | 1985-12-07 | 1985-12-07 | バス結合調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134746A true JPS62134746A (ja) | 1987-06-17 |
Family
ID=17540500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27435585A Pending JPS62134746A (ja) | 1985-12-07 | 1985-12-07 | バス結合調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680722A (en) * | 1979-12-06 | 1981-07-02 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor control system |
-
1985
- 1985-12-07 JP JP27435585A patent/JPS62134746A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5680722A (en) * | 1979-12-06 | 1981-07-02 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
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