JPS62134746A

JPS62134746A - Bus coupling adjusting circuit

Info

Publication number: JPS62134746A
Application number: JP27435585A
Authority: JP
Inventors: Chiaki Ueda; 上田　千秋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-07
Filing date: 1985-12-07
Publication date: 1987-06-17

Abstract

PURPOSE:To eliminate a load of a program by providing a function for determining a priority on a bus coupling adjusting circuit, making a request person of a lower priority turn off an output to this own local bus, when a request of a mutual use has collided, and processing a request of a higher priority first. CONSTITUTION:When the first processor 21 has tried to operate a local memory 24 of the second processor 22, when an operation request of the second from the first processor 21 is received, a bus coupling adjusting circuit 30 outputs a request for using a bus to a bus control part 28 of the second processor 22 side. Also, when an operation request of the first local memory 23 is generated from the second processor 22, the bus coupling adjusting circuit 30 receives the requests from both the processors 21, 22, recognizes a request of a higher priority degree by a decision of an internal priority circuit, and makes a request person having a lower priority degree output an 'output OFF request' to his own local bus. The request person who has received the 'output OFF request' turns off an output to his own local bus, and holds the present state as it is.

Description

【発明の詳細な説明】〔産業上の利用分野〕複数のプロセッサとそれに接続される各プロセッサが管
理するプロセッサ毎の双方向ローカルバスとのバス結合
に関し、特にバス結合部の調停回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to bus coupling between a plurality of processors and a bidirectional local bus for each processor managed by each processor connected thereto, and particularly relates to an arbitration circuit of a bus coupling section.

〔従来の技術〕[Conventional technology]

第５図は第１及び第２のプロセッサ１．２と。 FIG. 5 shows first and second processors 1.2.

各プロセッサ毎の第１及び第２のローカルメモリ３．４
と、各プロセッサ毎の双方同第１及び第２のローカルバ
ス５，６と、これらのバスを結合するバス結合部７と、
各プロセッサの指示によりローカルバスの使用権を制御
する第１及び第２のバス制御部８．９を持つ従来のマル
チプロセッサシステムの構成の一例を示す図である。第
５図のマルチプロセッサシステムでは、他のプロセッサ
のメモリを操作する時例えば第１のプロセッサｌが第２
のローカルメモリ４を操作する時、第１のプロセッサ１
は自分のローカルバス５を確保し、バス結合部７を介し
て第２のプロセッサ２のローカルバス６の使用権を確保
する様第２のプロセッサ２のバス制御部９に要求を行う
。バス制御部９は第２のプロセッサ２に対し、デロセ、
ソサの単位処理が終った時第２のローカルバス６の１史
用潅を開放し、第１のプロセッサｌに第２のローカルバ
ス６の使用権を渡す様に要求してローカルバス６の使用
権制御を行う。第１のプロセッサ１は第２のローカルバ
ス６の使用権を得て第２のローカルメモリ４の操作を行
う。この様にして第１のプロセッサ１は他の第２のプロ
セッサのローカルメモリ・１を操作することが出来る。First and second local memories for each processor 3.4
, first and second local buses 5 and 6 for each processor, and a bus coupling unit 7 for coupling these buses.
9 is a diagram showing an example of the configuration of a conventional multiprocessor system having first and second bus control units 8.9 that control the right to use a local bus according to instructions from each processor. FIG. In the multiprocessor system shown in FIG. 5, when operating the memory of another processor, for example, the first processor
When operating the local memory 4 of the first processor 1
secures its own local bus 5 and requests the bus control unit 9 of the second processor 2 to secure the right to use the local bus 6 of the second processor 2 via the bus coupling unit 7. The bus control unit 9 controls the second processor 2 to
When the unit processing of the processor is completed, the first processor of the second local bus 6 is released, and the first processor is requested to transfer the right to use the second local bus 6 to use the local bus 6. control rights. The first processor 1 obtains the right to use the second local bus 6 and operates the second local memory 4. In this way, the first processor 1 can manipulate the local memory 1 of another second processor.

しかし、上記の様な他のプロセッサのローカルメモリを
操作する動作が各プロセッサで同時に起きた時１１例え
ば第１のプロセッサＩが第２のローカルメモリ４を、第
２のプロセッサ２が第１のローカルメモリ３を操作する
動作が同時に起きると。However, when the operation of operating the local memory of another processor as described above occurs simultaneously in each processor 11, for example, the first processor I operates the second local memory 4, and the second processor 2 operates the first local memory 4. When operations to manipulate memory 3 occur at the same time.

第１のプロセッサ１は自分のローカルバス５を確保し、
又第２のプロセッサ２も自分のローカルバス６を確保し
、相互に相手のローカルバスを確保しようとする。この
様な状況では各プロセッサが単位処理を終了しない為、
バス制御部８，９はプロセッサにバスの使用権開放を要
求しても開放出来す、相互に相手ローカルバスを確保し
ようとしてロックしてしまう。The first processor 1 secures its own local bus 5,
The second processor 2 also secures its own local bus 6, and each tries to secure the other party's local bus. In such a situation, each processor does not finish its unit processing, so
Even if the bus control units 8 and 9 request the processor to release the right to use the bus, the bus control units 8 and 9 can release the bus, but they lock each other when they try to secure the other's local bus.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

この為、従来は、相互のローカルバスな使用する為に相
互のプロセッサで識別制御出来る状態指示フリノゾフロ
ノｆ　（Ｆ／Ｆ）　１０を持チ、相手のローカルバスな
使用する時はこのＦ／Ｆを調べ、相手が自分のローカル
バス使用を要求していない時はこのＦ／Ｆに使用中を表
示し、相手バスを使用することにより相互のローカルバ
ス使用の衝突を防゛ｂでいた。従って従来の装置フリノ
ブフロノブなどによりバス相互使用の制御を行う必要が
あり、このためマイクロプロセッサのプログラムが非常
に複雑になるという欠点があった。For this reason, conventionally, in order to use each other's local bus, we have a status indicator f (F/F) 10 that can be identified and controlled by each other's processors, and when using the other party's local bus, this F/F is used. According to research, when the other party did not request the use of their own local bus, this F/F displayed that it was in use, and by using the other party's bus, it was possible to prevent conflicts between mutual uses of the local bus. Therefore, it is necessary to control the mutual use of the buses using a conventional device such as a flinnobuflonobu, which has the disadvantage that the microprocessor program becomes extremely complicated.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は複数のプロセッサと、各プロセッサ毎の双方向
ローカルバスと、各ローカルバスな相互に結合するバス
結合部を有するマルチプロセッサシステムにおいて、相
互のローカルバスを使用する為に結合された互いのロー
カルバスの管理部へバス使用の要求と使用権受理を行う
手段と、相互のローカルバス使用要求の競合時これを調
停する手段と、調停の結果バス使用を遅らすべき側のロ
ーカルバスの要求者に対し、ローカルバスへの出力を中
断させる手段とを有することを特徴とするバス、結合調
停回路である。The present invention provides a multiprocessor system having a plurality of processors, a bidirectional local bus for each processor, and a bus coupling unit that interconnects each local bus. A means for requesting bus use from a local bus management unit and accepting the right to use the bus, a means for arbitrating between competing local bus use requests, and a local bus requester whose use of the bus should be delayed as a result of the arbitration. The bus coupling arbitration circuit is characterized in that it has means for interrupting output to the local bus.

〔実施例〕〔Example〕

第１図は本発明の一実施例であるバス結合調停回路の構
成を示す図であり、１１と１２は各プロセッサから相手
側のローカルバスへの動作指示受付けと、相手側ローカ
ルバスへのバス使用要求と。FIG. 1 is a diagram showing the configuration of a bus coupling arbitration circuit according to an embodiment of the present invention. Reference numerals 11 and 12 are used to receive operation instructions from each processor to the other party's local bus, and to receive operation instructions from each processor to the other party's local bus. With usage requests.

使用権受理の制御とを行う第１及び第２のバス要求処理
部である。又１３はバス結合部の制御と相互のバス操作
競合時の調停を行うバス制御部であり、１４と１５はバ
ス制御部１３で調停された結果バス使用を遅らされる側
へのバス出力中断の制御出力を行う第１及び第２のバス
出力゛訓御部である。These are first and second bus request processing units that control acceptance of usage rights. Further, 13 is a bus control unit that controls the bus coupling unit and arbitrates in case of mutual bus operation conflict, and 14 and 15 are bus outputs to the side whose bus use is delayed as a result of arbitration by the bus control unit 13. These are first and second bus output controllers that perform interruption control output.

第２図は本発明のバス調停制御回路を用いたマルチプロ
セッサシステムの一構成例を示す図である。２１．２２
は第１及び第２のマイクロプロセッサ（以下第１及び第
２のプロセッサと称す。）。FIG. 2 is a diagram showing an example of the configuration of a multiprocessor system using the bus arbitration control circuit of the present invention. 21.22
are first and second microprocessors (hereinafter referred to as first and second processors).

２３．２４はプロセッサ毎の第１及び第２のローカルメ
モＩＪ、２５，２６はプロセッサ毎の第１及び第２のロ
ーカルバス、２７，２８Ｕローカルバス毎の第１及び第
２のバス制御部、２９は各ローカルバスな制御する為の
バス結合部、３０は各プロセッサが相互にローカルバス
の使用権を得る為に本発明を実施したバス結合調停回路
である。23 and 24 are first and second local memories IJ for each processor; 25 and 26 are first and second local buses for each processor; 27 and 28 are first and second bus control units for each local bus; 29 is a bus coupling unit for controlling each local bus, and 30 is a bus coupling arbitration circuit implementing the present invention so that each processor can mutually obtain the right to use the local bus.

各プロセッサのローカルバスは、データ転送時の制御タ
イミングを示す第３図に示すように、バスの要求者がバ
スを介してバス上の制呻部にデータ転送を行う時、要求
者からの“動作指示”と制御部からの“動作完了”で、
１回のデータ転送を行う非同期バスである。As shown in FIG. 3, which shows the control timing during data transfer, the local bus of each processor is used when a requester of the bus transfers data via the bus to the control unit on the bus. “Operation instruction” and “Operation completion” from the control unit.
This is an asynchronous bus that performs one data transfer.

第１のプロセッサ２１が第２のプロセッサ２２０ローカ
ルメモリ２４を操作しようとした時、バス結合調停回路
３０は第１のプロセッサ２Ｉからの第２０−カルメモリ
２４操作要求を受けると。When the first processor 21 attempts to operate the local memory 24 of the second processor 220, the bus coupling arbitration circuit 30 receives a request to operate the 20th local memory 24 from the first processor 2I.

第２のプロセッサ２２側のバス制御部２８へバス使用の
要求を出す。又同時に第２のプロセッサ２２側から同様
な要求がないか調べる。A request to use the bus is issued to the bus control unit 28 on the second processor 22 side. At the same time, it is checked whether there is a similar request from the second processor 22 side.

第２のプロセッサ２２側から同様な要求が生じていない
時、第１のバス制御部２７は第２のバス制御部２８から
の使用許可を待ち、許可受付は後第１のプロセッサのロ
ーカルバス２５の拡張ハスとして第２のローカルバス２
６を動作させる。第２のローカルメモリ２４はローカル
バス２６を通し第１のプロセッサ２１からの“動作指示
°′を受は付け、“動作完了°“を第１のプロセッサ２
１に送る。第１のプロセッサ２Ｉは第２のマイクロメモ
リ２４からの°゛動作完了”を受けると、バス結合調停
回路３０を通して得た第２のローカルバス２６の使用権
を開放する。When a similar request has not been issued from the second processor 22 side, the first bus control unit 27 waits for permission to use the second bus control unit 28, and the permission is later received from the local bus 25 of the first processor. second local bus 2 as an extension of the lotus
Operate 6. The second local memory 24 accepts "operation instructions" from the first processor 21 through the local bus 26, and indicates "operation completion" from the first processor 21.
Send to 1. When the first processor 2I receives "operation complete" from the second micromemory 24, it releases the right to use the second local bus 26 obtained through the bus coupling arbitration circuit 30.

前記の状態の時さらに第２のプロセッサ２２かも第１の
ローカルメモリ２３の操作要求が生じた時、バス結合、
調停回路３０は両プロセッサ２１゜２２からの要求を受
け、内部の使先回路（図示せず）の判定により優先度の
高い方の要求を認め。In the above state, when the second processor 22 also requests operation of the first local memory 23, the bus connection,
The arbitration circuit 30 receives requests from both processors 21 and 22, and recognizes the request with higher priority based on the determination of an internal usage circuit (not shown).

優先度の低い方の要求者に自分のローカルバスへの“出
力ＯＦＦ要求”を出させる１３゛出力ＯＦＦ　９求”を
受けた要求者は、自分のローカルバスへの出力をＯＦＦ
にし、現在の状四のまま保持する。Have the requester with lower priority issue an "output OFF request" to its local bus 13. The requester who receives the "output OFF 9 request" turns off the output to its own local bus.
and maintain it in its current state.

第１のプロセッサ２１からの要求と第２のプロセッサ２
２からの要求が重なった時、バス結合ｘ、４停回路３０
内部の優先順位が第１のプロセッサ２１の方が高いとす
ると、競合時の動作を示す第・１図に示す様な順で制御
される。この第４図の（ａ）は競合時の制御タイミング
を示し、同じ＜（ｂ）は第２図の回路の一部に（ａ）で
示す順序（１）、（肋、・・・（Ｖ）に従って信号がど
う流れるかを示す図である。以下（１）、（ＩＩ）、・
・・の順序に従って動作の流れの形を説明すると、（Ｉ
）第１のプロセッサ２１からの第２のローカルメモリ２
４への操作要求と、第２のプロセッサ２２から第１のロ
ーカルメモリ２４への操作要求とが衝突し、バス結合調
停回路３０による使先順位の決定が行われ、（■）バス
結合調停回路３０、Ｊ：　ｌ）第２のプロセッサ２２の
ローカルバス２６への“出力ＯＦＦ要求”が出力され、
（■）プロセッサ２１からローカルメモリ２４へ“動作
指示”と“動作完了″が送られ、（ＩＶ）７”ロセノサ
２１からの要求が完了したことにより“出力ＯＦＦ要求
”が解除され、（Ｖ）プロセッサ２２からローカルメモ
リ２３へ“動作指示”と“動作完了”を送る。Request from first processor 21 and second processor 2
When requests from 2 overlap, bus connection x, 4-stop circuit 30
Assuming that the first processor 21 has a higher internal priority, control is performed in the order shown in FIG. 1, which shows the operation at the time of contention. (a) of FIG. 4 shows the control timing at the time of contention, and the same < (b) shows the sequence (1), (rib, ... (V ) is a diagram showing how signals flow according to the following (1), (II),
If we explain the flow of operations according to the order of..., (I
) second local memory 2 from the first processor 21;
4 and the operation request from the second processor 22 to the first local memory 24 collide, and the bus coupling arbitration circuit 30 determines the usage order, and (■) the bus coupling arbitration circuit 30, J: l) An "output OFF request" is output to the local bus 26 of the second processor 22,
(■) "Operation instruction" and "Operation completion" are sent from the processor 21 to the local memory 24, and (IV) 7" The "output OFF request" is canceled due to the completion of the request from the Losenosa 21, and (V) The processor 22 sends an "operation instruction" and "operation completion" to the local memory 23.

なお以上の説明においては、プロセッサの数を２つの場
合について説明したが、３ノ又はそれ以上にしても、そ
れに応じてローカルメモリ、ローカルバス、バス制量回
路の数を増やし、優先順位の決定を多くのものについて
行うことができるようにすれば、同じように処理し得る
ことはいうまでもない。In the above explanation, we have explained the case where the number of processors is two, but even if the number of processors is three or more, the number of local memories, local buses, and bus control circuits will be increased accordingly, and the priority order will be determined. It goes without saying that if you can do this for many things, you can process them in the same way.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に９本発明はバス結合制定回路に優先順
位を決める機能を設け、相互使用の要求が衝突した時に
優先順位の低い方の要求者に対し自分のローカルバスへ
の出力をＯＦＦにさせ、優先順位の高い方の要求を先に
処理することにより。As explained above, the present invention provides a function to determine the priority order in the bus connection establishment circuit, and when requests for mutual use collide, the output to the own local bus is turned off for the requester with the lower priority order. by processing higher priority requests first.

従来行われていたフリノア″７０ッゾ等によるバス相互
使用の制御を行う必要がなくなり、プログラムの負荷を
無くすことができる効果がある。It is no longer necessary to control the mutual use of buses using Frinor "70ZZO," which was conventionally performed, and there is an effect that the load on the program can be eliminated.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明を実施したバス結合調停回路のブロック
図、第２図は前記回路を用いたマルチプロセッサシステ
ムのブロック図、第３図はローカルバスでデータ転送を
行う時の制御タイミング図。第４図は第２図のブロック図における競合時の動作図、
第５図は従来のマルチプロセッサシステムのブロック図
である。記号の説明：１１，１２は第１及び第２のバス要求処理
部、１３はバス制御部、１４．１５は第１及び第２のバ
ス出力制御部、２１．２２は第１及び第２のプロセッサ
、２３及び２４は第１及び第２のローカルメモリ、２５
及び２６は第１及び第２のローカルバス、２７．２８は
第１及び第２のバス制御部、２９はバス結合部、３０は
バス調停回路をそれぞれあられしている。代理人（７７８３）弁理上；自田憲保Ｊυ 第３図ＩＷＩＩ日第４図（Ｑ）FIG. 1 is a block diagram of a bus coupling arbitration circuit embodying the present invention, FIG. 2 is a block diagram of a multiprocessor system using the circuit, and FIG. 3 is a control timing chart when data is transferred on a local bus. Figure 4 is a diagram of the operation at the time of conflict in the block diagram of Figure 2;
FIG. 5 is a block diagram of a conventional multiprocessor system. Explanation of symbols: 11 and 12 are the first and second bus request processing units, 13 is the bus control unit, 14.15 is the first and second bus output control unit, and 21.22 is the first and second bus request processing unit. processors, 23 and 24, first and second local memories, 25;
and 26 are first and second local buses, 27 and 28 are first and second bus control sections, 29 is a bus coupling section, and 30 is a bus arbitration circuit, respectively. Agent (7783) Patent Attorney; Noriyasu Jida Figure 3 IWII Day Figure 4 (Q)

Claims

【特許請求の範囲】[Claims]

１、複数のプロセッサと、各プロセッサ毎の双方向ロー
カルバスと、各ローカルバスを相互に結合するバス結合
部を有するマルチプロセッサシステムにおいて、相互の
ローカルバスを使用する為に結合された互いのローカル
バスの管理部へバス使用の要求と使用権受理を行う手段
と、相互のローカルバス使用要求の競合時これを調停す
る手段と、調停の結果バス使用を遅らすべき側のローカ
ルバスの要求者に対し、ローカルバスへの出力を中断さ
せる手段とを有することを特徴とするバス結合調停回路
。1. In a multiprocessor system that has a plurality of processors, a bidirectional local bus for each processor, and a bus coupling unit that interconnects each local bus, mutual local buses are coupled to each other to use each other's local bus. A means for requesting bus use from the bus management unit and accepting the right to use the bus, a means for arbitrating between competing local bus use requests, and a means for requesting the local bus requester whose bus use should be delayed as a result of the arbitration. On the other hand, a bus coupling arbitration circuit characterized in that it has means for interrupting output to a local bus.