JPH117778A - 電流検出型センスアンプ - Google Patents
電流検出型センスアンプInfo
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- JPH117778A JPH117778A JP9160886A JP16088697A JPH117778A JP H117778 A JPH117778 A JP H117778A JP 9160886 A JP9160886 A JP 9160886A JP 16088697 A JP16088697 A JP 16088697A JP H117778 A JPH117778 A JP H117778A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
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- G11C2207/063—Current sense amplifiers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 スタティック動作型RAMに使用されるNP
Nトランジスタを用いた高速の電流検出型のセンスアン
プ回路において、高集積化を可能とし、高集積化された
場合でも消費電力の増加及び速度劣化を抑える。 【解決手段】 メモリセルのデータが出力されるビット
線B1,B2は、MOS型トランジスタMR1,MR2
を通して共通のデータ線D1,D2に接続され、データ
線D1,D2には、バイポーラトランジスタQ1,Q2
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子は、抵抗R1,R2を通して第1の電源V1に
接続され、ベース端子は第2の電源V2に接続されてお
り、さらにバイポーラトランジスタQ1,Q2のエミッ
タ端子には、常時センスアンプに電流を通電するための
抵抗素子が接続されている。
Nトランジスタを用いた高速の電流検出型のセンスアン
プ回路において、高集積化を可能とし、高集積化された
場合でも消費電力の増加及び速度劣化を抑える。 【解決手段】 メモリセルのデータが出力されるビット
線B1,B2は、MOS型トランジスタMR1,MR2
を通して共通のデータ線D1,D2に接続され、データ
線D1,D2には、バイポーラトランジスタQ1,Q2
のエミッタ端子が接続され、信号の出力端子であるコレ
クタ端子は、抵抗R1,R2を通して第1の電源V1に
接続され、ベース端子は第2の電源V2に接続されてお
り、さらにバイポーラトランジスタQ1,Q2のエミッ
タ端子には、常時センスアンプに電流を通電するための
抵抗素子が接続されている。
Description
【0001】
【発明の属する技術分野】本発明は、スタティック型R
AMのセンスアンプ回路に関し、特にバイポーラトラン
ジスタを用いて構成された電流検出方式の高速センスア
ンプ回路に関する。
AMのセンスアンプ回路に関し、特にバイポーラトラン
ジスタを用いて構成された電流検出方式の高速センスア
ンプ回路に関する。
【0002】
【従来の技術】図5は、従来のBip素子を用いた電流
検出型のセンスアンプを有するメモリ回路である。図5
において、NPNトランジスタQ1,Q2,Q3はビッ
ト線の選択用素子であり、VYIN1端子が高電位とな
ることによりビット線の選択が行われ、定電流源IR
1,IR2,IYに電流が流れる。また、NPNトラン
ジスタQ4,Q6及び定電流源IB1,IB2は、ビッ
ト線の非選択にビット線の電位を上げるための素子であ
る。またビット線B1,B2にはNPNトランジスタQ
6,Q7のエミッタ端子が接続され、NPNトランジス
タQ6,Q7のコレクタ端子はデータ線D1,D2を介
してNPNトランジスタQ8,Q9のエミッタ端子に接
続されており、NPNトランジスタQ8,Q9のコレク
タ端子には、メモリセルの選択時に流れる電流を電圧に
変換するための抵抗Rs1,Rs2が接続されている。
またNPNトランジスタQ6,Q7のベース端子に接続
された制御端子VR1,VR2はデータの読み出し時に
は両者とも高電位であり、データの書き込み時にはどち
らかの電位が低くなるようになっている。またNPNト
ランジスタQ8,Q9のベース端子は定電圧源VBBに
接続されており、データ線D1,D2が常に一定の電圧
になるように構成されている。
検出型のセンスアンプを有するメモリ回路である。図5
において、NPNトランジスタQ1,Q2,Q3はビッ
ト線の選択用素子であり、VYIN1端子が高電位とな
ることによりビット線の選択が行われ、定電流源IR
1,IR2,IYに電流が流れる。また、NPNトラン
ジスタQ4,Q6及び定電流源IB1,IB2は、ビッ
ト線の非選択にビット線の電位を上げるための素子であ
る。またビット線B1,B2にはNPNトランジスタQ
6,Q7のエミッタ端子が接続され、NPNトランジス
タQ6,Q7のコレクタ端子はデータ線D1,D2を介
してNPNトランジスタQ8,Q9のエミッタ端子に接
続されており、NPNトランジスタQ8,Q9のコレク
タ端子には、メモリセルの選択時に流れる電流を電圧に
変換するための抵抗Rs1,Rs2が接続されている。
またNPNトランジスタQ6,Q7のベース端子に接続
された制御端子VR1,VR2はデータの読み出し時に
は両者とも高電位であり、データの書き込み時にはどち
らかの電位が低くなるようになっている。またNPNト
ランジスタQ8,Q9のベース端子は定電圧源VBBに
接続されており、データ線D1,D2が常に一定の電圧
になるように構成されている。
【0003】次に、この回路の動作を説明する。まずビ
ット線B1,B2につながるメモリセル(Memory
Cell)にアクセスしていない状態では、ビット線
の選択端子VYIN1端子は低電位であり、端子VR
1,VR2,VYYは高電位となっている。
ット線B1,B2につながるメモリセル(Memory
Cell)にアクセスしていない状態では、ビット線
の選択端子VYIN1端子は低電位であり、端子VR
1,VR2,VYYは高電位となっている。
【0004】このとき、端子VYYの電位を端子VR
1,VR2よりも高い電圧に設定することにより、トラ
ンジスタQ4,Q5を介して定電流源IB1,IB2に
電流が流れ、ビット線の電位は、端子VYYの電圧より
トランジスタのエミッタベース間に生じる電圧Vf1分
低い値となる。そして、この電圧に対して端子VR1,
VR2の電圧をバイポーラトランジスタが動作しない電
圧に設定しておくことで、NPNトランジスタQ6,Q
7には電流が流れなくなる。
1,VR2よりも高い電圧に設定することにより、トラ
ンジスタQ4,Q5を介して定電流源IB1,IB2に
電流が流れ、ビット線の電位は、端子VYYの電圧より
トランジスタのエミッタベース間に生じる電圧Vf1分
低い値となる。そして、この電圧に対して端子VR1,
VR2の電圧をバイポーラトランジスタが動作しない電
圧に設定しておくことで、NPNトランジスタQ6,Q
7には電流が流れなくなる。
【0005】したがって、ワード線VX2の電圧が上昇
して、メモリセルのMOSトランジスタMT1,MT2
が導通状態となっても、電流はNPNトランジスタQ
6,Q7から供給されるのみであり、データ線を流れる
電流には影響を与えない。
して、メモリセルのMOSトランジスタMT1,MT2
が導通状態となっても、電流はNPNトランジスタQ
6,Q7から供給されるのみであり、データ線を流れる
電流には影響を与えない。
【0006】次に読み込み動作の場合では、まずビット
線の選択端子VYIN1の電位が上昇する。すると、N
PNトランジスタQ1,Q3が導通状態となり、ビット
線と定電流源IR1,IR2がつながり電流が流れるよ
うになる。このときNPNトランジスタQ2も導通状態
となるため、NPNトランジスタQ4,Q5のベースの
電位は低下する。
線の選択端子VYIN1の電位が上昇する。すると、N
PNトランジスタQ1,Q3が導通状態となり、ビット
線と定電流源IR1,IR2がつながり電流が流れるよ
うになる。このときNPNトランジスタQ2も導通状態
となるため、NPNトランジスタQ4,Q5のベースの
電位は低下する。
【0007】このことにより、端子VR1,VR2の電
位がNPNトランジスタQ4,Q5のベースの電位より
高くなるため、ビット線の電位は端子VR1,VR2に
対してトランジスタQ6,Q7のVf分低い値になり、
トランジスタQ6,Q7が導通状態となる。
位がNPNトランジスタQ4,Q5のベースの電位より
高くなるため、ビット線の電位は端子VR1,VR2に
対してトランジスタQ6,Q7のVf分低い値になり、
トランジスタQ6,Q7が導通状態となる。
【0008】したがって、電流は抵抗RS1,RS2か
らトランジスタQ8,Q9、データ線D1,D2、トラ
ンジスタQ6,Q7を介してビット線B1,B2、定電
流源IR1,IR2に流れる。そして、この状態でメモ
リセルのワード線VX2が高電位となると、MOSトラ
ンジスタMT1,MT2が導通状態となり、メモリセル
の低電位側のノードに対して電流Ice11が流れ込む
ようになる。
らトランジスタQ8,Q9、データ線D1,D2、トラ
ンジスタQ6,Q7を介してビット線B1,B2、定電
流源IR1,IR2に流れる。そして、この状態でメモ
リセルのワード線VX2が高電位となると、MOSトラ
ンジスタMT1,MT2が導通状態となり、メモリセル
の低電位側のノードに対して電流Ice11が流れ込む
ようになる。
【0009】このとき、抵抗RS1,RS2の両端の電
位はそれぞれRS1×(IR1+Ice11)、RS2
×IR2となり、RS1=RS2,IR1=IR2のた
め、出力端子Z1,Z2の間にはRS1×Ice11の
電位差が生じる。その後、この電位差を次段の増幅器で
増幅することで出力が得られる。
位はそれぞれRS1×(IR1+Ice11)、RS2
×IR2となり、RS1=RS2,IR1=IR2のた
め、出力端子Z1,Z2の間にはRS1×Ice11の
電位差が生じる。その後、この電位差を次段の増幅器で
増幅することで出力が得られる。
【0010】次に、書き込み動作の場合では、ビット選
択端子VYIN1が選ばれ、又ワード線VX2が選ばれ
ることで、定電流源IR1,IR2に電流Icellが
流れる状態までは、前述した読み出し状態と同様であ
る。そして、この状態で次に端子VR1またはVR2の
電位を下げる。ここでは、端子VR1の電位を下げたと
すると、電位の下がった方のビット線B1の電位は、端
子VR1の電位よりもVf分低い電位となるため、ビッ
ト線B1につながる方のメモリセルのノードの電圧も下
がる。よって、セル内のトランジスタMN2及びMP1
はオフ状態に、MP2及びMN1はオン状態になり、メ
モリセル(Memory Cell)にデータが書き込
まれる。
択端子VYIN1が選ばれ、又ワード線VX2が選ばれ
ることで、定電流源IR1,IR2に電流Icellが
流れる状態までは、前述した読み出し状態と同様であ
る。そして、この状態で次に端子VR1またはVR2の
電位を下げる。ここでは、端子VR1の電位を下げたと
すると、電位の下がった方のビット線B1の電位は、端
子VR1の電位よりもVf分低い電位となるため、ビッ
ト線B1につながる方のメモリセルのノードの電圧も下
がる。よって、セル内のトランジスタMN2及びMP1
はオフ状態に、MP2及びMN1はオン状態になり、メ
モリセル(Memory Cell)にデータが書き込
まれる。
【0011】その後、端子VR1の電位を元の高電位に
戻すことで、書き込み動作を完了させることができる。
また、このとき、非選択状態のビット線はトランジスタ
Q4,Q5で決まっており、高電位になっているので、
端子VR1の電圧が下がっても、ビット線の電圧は影響
を受けないため、書き込まれることは無い。
戻すことで、書き込み動作を完了させることができる。
また、このとき、非選択状態のビット線はトランジスタ
Q4,Q5で決まっており、高電位になっているので、
端子VR1の電圧が下がっても、ビット線の電圧は影響
を受けないため、書き込まれることは無い。
【0012】なお、メモリ回路の特徴として常にいずれ
のビットは選択されているため、定電流源IR1,IR
2の電流は常にデータ線D1,D2に流れており、デー
タ線D1,D2の電位はVBBに対してNPNトランジ
スタQ8,Q9のVf分低い電圧に固定されることにな
る。
のビットは選択されているため、定電流源IR1,IR
2の電流は常にデータ線D1,D2に流れており、デー
タ線D1,D2の電位はVBBに対してNPNトランジ
スタQ8,Q9のVf分低い電圧に固定されることにな
る。
【0013】上述したように従来の電流検出型の回路で
は、電流の変化を読みとるため、データ線及びビット線
の電位が変化しなくてもデータを読みとることが可能と
なっている。
は、電流の変化を読みとるため、データ線及びビット線
の電位が変化しなくてもデータを読みとることが可能と
なっている。
【0014】
【発明が解決しようとする課題】しかしながら、図5に
示すメモリ回路において、規模の大きなセルを構成する
場合には、消費電力は非常に大きなものとなってしまう
という課題があった。
示すメモリ回路において、規模の大きなセルを構成する
場合には、消費電力は非常に大きなものとなってしまう
という課題があった。
【0015】その理由は、図5に示す従来例では、各ビ
ット線に定電流源IB1,IB2が接続されているた
め、非選択状態のビット線においても、トランジスタQ
4,Q5を通して定電流源IB1,IB2に常に電流が
流れているためである。このため、高容量化において、
ビット線の本数を増やしていく場合、消費電流もそれに
比例して増加することとなる。
ット線に定電流源IB1,IB2が接続されているた
め、非選択状態のビット線においても、トランジスタQ
4,Q5を通して定電流源IB1,IB2に常に電流が
流れているためである。このため、高容量化において、
ビット線の本数を増やしていく場合、消費電流もそれに
比例して増加することとなる。
【0016】さらに、高集積化が難しいという課題があ
った。
った。
【0017】その理由は、各ビット線毎に複数のNPN
トランジスタQ1〜Q7が必要となるためである。
トランジスタQ1〜Q7が必要となるためである。
【0018】これは、MOSトランジスタの絶縁分離は
素子間に形成した酸化膜で分離可能なため、素子の配置
密度の向上が容易であり、メモリセルの幅の縮小が容易
であるのに対し、Bip素子は、深く形成されたコレク
タ拡散層を分離するため、コレクタの電圧が異なる場合
には、トランジスタのコレクタ領域間に絶縁領域を形成
する必要があり、非常に広い面積を必要としているため
である。たとえば、ゲート長が0.25μm程度のMO
Sを用いた場合、メモリセルの幅は3μm以下とする事
が可能であるのに対し、MOSトランジスタと同一ルー
ルで形成したBipトランジスタの配置ピッチは5μm
以上必要となるからである。
素子間に形成した酸化膜で分離可能なため、素子の配置
密度の向上が容易であり、メモリセルの幅の縮小が容易
であるのに対し、Bip素子は、深く形成されたコレク
タ拡散層を分離するため、コレクタの電圧が異なる場合
には、トランジスタのコレクタ領域間に絶縁領域を形成
する必要があり、非常に広い面積を必要としているため
である。たとえば、ゲート長が0.25μm程度のMO
Sを用いた場合、メモリセルの幅は3μm以下とする事
が可能であるのに対し、MOSトランジスタと同一ルー
ルで形成したBipトランジスタの配置ピッチは5μm
以上必要となるからである。
【0019】図5に示す従来例の回路では、トランジス
タQ1,Q2,Q3はスイッチとして使用しているた
め、トランジスタQ1,Q2,Q3は、MOSトランジ
スタでも構成可能であるが、トランジスタQ4〜Q7の
素子の場合は、ベースとエミッタ間に生じるVfを利用
しているため、最低でも1ビット線対毎にNPNトラン
ジスタを4素子必要となる。よって、メモリセルの幅と
等しくNPNトランジスタを配列することが困難とな
る。
タQ1,Q2,Q3はスイッチとして使用しているた
め、トランジスタQ1,Q2,Q3は、MOSトランジ
スタでも構成可能であるが、トランジスタQ4〜Q7の
素子の場合は、ベースとエミッタ間に生じるVfを利用
しているため、最低でも1ビット線対毎にNPNトラン
ジスタを4素子必要となる。よって、メモリセルの幅と
等しくNPNトランジスタを配列することが困難とな
る。
【0020】さらに図5に示す従来例では、ビット線の
選択時と非選択時の切り替わりの時にビット線の電位が
変化するため、速度が低下するという課題があった。
選択時と非選択時の切り替わりの時にビット線の電位が
変化するため、速度が低下するという課題があった。
【0021】その理由は、従来例では、ビット線の非選
択時はビット線の電位をNPNトランジスタQ6,Q7
が非導通状態の電圧になるようにしており、選択時には
端子VYIN1を高電位にし、定電流源IR1,IR2
に電流を流すことで、ビット線の電位を下げてNPNト
ランジスタQ6,Q7を導通状態としている。このよう
に読み出し時にビット線の電位を変化させる必要がある
が、このときビット線に寄生する付加容量の影響によ
り、ビット線の電位変化は、瞬時には起きない。特に、
高集積化により一つのビット線に接続されるメモリセル
の数が増加すると、この遅延は大きなものとなってしま
う。このため、切り替わり時間が遅れてしまうためであ
る。
択時はビット線の電位をNPNトランジスタQ6,Q7
が非導通状態の電圧になるようにしており、選択時には
端子VYIN1を高電位にし、定電流源IR1,IR2
に電流を流すことで、ビット線の電位を下げてNPNト
ランジスタQ6,Q7を導通状態としている。このよう
に読み出し時にビット線の電位を変化させる必要がある
が、このときビット線に寄生する付加容量の影響によ
り、ビット線の電位変化は、瞬時には起きない。特に、
高集積化により一つのビット線に接続されるメモリセル
の数が増加すると、この遅延は大きなものとなってしま
う。このため、切り替わり時間が遅れてしまうためであ
る。
【0022】本発明の目的は、スタティック動作型RA
Mに使用されるNPNトランジスタを用いた高速の電流
検出型のセンスアンプ回路において、特に高集積化を可
能とし、高集積化された場合でも消費電力の増加及び速
度劣化を抑えることが可能な電流検出型センスアンプを
提供することにある。
Mに使用されるNPNトランジスタを用いた高速の電流
検出型のセンスアンプ回路において、特に高集積化を可
能とし、高集積化された場合でも消費電力の増加及び速
度劣化を抑えることが可能な電流検出型センスアンプを
提供することにある。
【0023】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電流検出型センスアンプは、スタティ
ック型RAMによる電流検出型センスアンプであって、
メモリセルのデータが出力されるビット線は、MOS型
トランジスタを通して共通のデータ線に接続され、前記
データ線には、バイポーラトランジスタのエミッタ端子
が接続され、信号の出力端子であるコレクタ端子は、抵
抗を通して第1の電源に接続され、ベース端子は第2の
電源に接続されており、さらに前記バイポーラトランジ
スタのエミッタ端子には、常時センスアンプに電流を通
電するための抵抗素子が接続されたものである。
め、本発明に係る電流検出型センスアンプは、スタティ
ック型RAMによる電流検出型センスアンプであって、
メモリセルのデータが出力されるビット線は、MOS型
トランジスタを通して共通のデータ線に接続され、前記
データ線には、バイポーラトランジスタのエミッタ端子
が接続され、信号の出力端子であるコレクタ端子は、抵
抗を通して第1の電源に接続され、ベース端子は第2の
電源に接続されており、さらに前記バイポーラトランジ
スタのエミッタ端子には、常時センスアンプに電流を通
電するための抵抗素子が接続されたものである。
【0024】また前記バイポーラトランジスタのエミッ
タ端子には、前記抵抗素子に代えて、常時センスアンプ
に電流を流しておくための定電流源を接続したものであ
る。
タ端子には、前記抵抗素子に代えて、常時センスアンプ
に電流を流しておくための定電流源を接続したものであ
る。
【0025】またメモリセルのデータ線には、バイポー
ラトランジスタのエミッタ端子がそれぞれ接続され、ベ
ースは制御回路に接続され、コレクタ端子は第3の電源
に接続されており、メモリセルの非選択にビット線の電
位がデータ線の電位と同じになるようにベース電位が決
定される電位安定回路を有するものである。
ラトランジスタのエミッタ端子がそれぞれ接続され、ベ
ースは制御回路に接続され、コレクタ端子は第3の電源
に接続されており、メモリセルの非選択にビット線の電
位がデータ線の電位と同じになるようにベース電位が決
定される電位安定回路を有するものである。
【0026】またメモリセルのデータ線にはバイポーラ
トランジスタのエミッタ端子がそれぞれ接続され、ベー
スは第1の制御回路に接続され、コレクタ端子は第3の
電源に接続されており、データ線同士がMOSトランジ
スタを介して接続され、概MOSトランジスタのゲート
端子は第2の制御回路に接続され、メモリセルの非選択
に前記MOSトランジスタが導通状態となり、ビット線
を同電位とし、更にビット線の電位がデータ線の電位と
同じになるようにベース電位が決定される電位安定回路
を有するものである。
トランジスタのエミッタ端子がそれぞれ接続され、ベー
スは第1の制御回路に接続され、コレクタ端子は第3の
電源に接続されており、データ線同士がMOSトランジ
スタを介して接続され、概MOSトランジスタのゲート
端子は第2の制御回路に接続され、メモリセルの非選択
に前記MOSトランジスタが導通状態となり、ビット線
を同電位とし、更にビット線の電位がデータ線の電位と
同じになるようにベース電位が決定される電位安定回路
を有するものである。
【0027】
【作用】ビット線に接続されるバイポーラデバイスの数
を最小限とし、定電流源を共通のデータ線に接続するこ
とにより、非アクセス時には、ビット線に電流が流れな
いようにしている。これにより、高集積化を行った場合
でも、センスアンプの配置は容易となり、また消費電力
の増加がなく高集積化が可能となる。
を最小限とし、定電流源を共通のデータ線に接続するこ
とにより、非アクセス時には、ビット線に電流が流れな
いようにしている。これにより、高集積化を行った場合
でも、センスアンプの配置は容易となり、また消費電力
の増加がなく高集積化が可能となる。
【0028】
【発明の実施の形態】次に、本発明の実施の形態を図に
より説明する。
より説明する。
【0029】(実施形態1)図1は、本発明の実施形態
1を示す回路図である。
1を示す回路図である。
【0030】図1において、メモリセルの接続されたビ
ット線B1,B2は、読み出し用MOSトランジスタM
R1,MR2を通して共通のデータ線D1,D2に接続
されている。また、MOSトランジスタMR1,MR2
のゲート端子は、制御端子VL2に接続されている。そ
して、データ線D1,D2には、NPNトランジスタQ
1,Q2のエミッタ端子及びIC1,IC2が接続され
ており、トランジスタQ1,Q2のベース端子は電源V
2に接続され、コレクタ端子は電流を電圧に変換するた
めの抵抗R1,R2を通して電源V1に接続されてい
る。また、ビット線B1,B2には、ビット線の電位を
共通のデータ線D1,D2と同電位にするためのNPN
トランジスタQ3,Q4のエミッタ端子が接続され、ト
ランジスタQ3,Q4のコレクタ端子は電源V3に、ベ
ース端子は制御端子VL1にそれぞれ接続されている。
ット線B1,B2は、読み出し用MOSトランジスタM
R1,MR2を通して共通のデータ線D1,D2に接続
されている。また、MOSトランジスタMR1,MR2
のゲート端子は、制御端子VL2に接続されている。そ
して、データ線D1,D2には、NPNトランジスタQ
1,Q2のエミッタ端子及びIC1,IC2が接続され
ており、トランジスタQ1,Q2のベース端子は電源V
2に接続され、コレクタ端子は電流を電圧に変換するた
めの抵抗R1,R2を通して電源V1に接続されてい
る。また、ビット線B1,B2には、ビット線の電位を
共通のデータ線D1,D2と同電位にするためのNPN
トランジスタQ3,Q4のエミッタ端子が接続され、ト
ランジスタQ3,Q4のコレクタ端子は電源V3に、ベ
ース端子は制御端子VL1にそれぞれ接続されている。
【0031】次に、本発明の実施形態1の動作について
説明する。まずメモリセルが非選択の状態を考える。こ
の状態では、データ読み出し用のMOSトランジスタM
R1,MR2が非導通状態であり、抵抗R1,R2を流
れる電流はトランジスタQ1,Q2を通り定電流源IC
1,IC2に流れ込むのみである。
説明する。まずメモリセルが非選択の状態を考える。こ
の状態では、データ読み出し用のMOSトランジスタM
R1,MR2が非導通状態であり、抵抗R1,R2を流
れる電流はトランジスタQ1,Q2を通り定電流源IC
1,IC2に流れ込むのみである。
【0032】このため、抵抗R1,R2に生じる電圧
は、それぞれ定電流源IC1の電流値I1×R1、定電
流源IC2の電流値I2×R2となり、I1=I2、R1
=R2とすることにより、端子Z1,Z2間の電位差は
なくなる。よって、データは出力されない。
は、それぞれ定電流源IC1の電流値I1×R1、定電
流源IC2の電流値I2×R2となり、I1=I2、R1
=R2とすることにより、端子Z1,Z2間の電位差は
なくなる。よって、データは出力されない。
【0033】また、NPNトランジスタQ1,Q2は導
通状態であり、常に一定の電流が流れているため、トラ
ンジスタQ1,Q2のベース端子とエミッタ端子には一
定の電位差Vf1が生じる。また、制御端子VL1の電
圧は、NPNトランジスタQ3,Q4のエミッタに接続
されたビット線B1,B2の電圧がデータ線D1,D2
の電圧と同じになるように設定されている。
通状態であり、常に一定の電流が流れているため、トラ
ンジスタQ1,Q2のベース端子とエミッタ端子には一
定の電位差Vf1が生じる。また、制御端子VL1の電
圧は、NPNトランジスタQ3,Q4のエミッタに接続
されたビット線B1,B2の電圧がデータ線D1,D2
の電圧と同じになるように設定されている。
【0034】次に、データの読み出し動作の場合を考え
る。このとき、制御端子VL2の電圧を変化させて、読
み出し用MOSトランジスタMR1,MR2を導通状態
にすると同時に、制御端子VL1の電圧を下げ、ビット
線B1,B2の電圧安定用のトランジスタQ3,Q4を非
導通状態とする。
る。このとき、制御端子VL2の電圧を変化させて、読
み出し用MOSトランジスタMR1,MR2を導通状態
にすると同時に、制御端子VL1の電圧を下げ、ビット
線B1,B2の電圧安定用のトランジスタQ3,Q4を非
導通状態とする。
【0035】すると、ビット線B1,B2とデータ線D
1,D2は、MOSトランジスタMR1,MR2を介し
て接続されるようになる。このとき、データ線D1,D
2とビット線B1,B2との電位は等しくなるように調
整されているため、データ線D1,D2とビット線B
1,B2の間で電流は流れない。
1,D2は、MOSトランジスタMR1,MR2を介し
て接続されるようになる。このとき、データ線D1,D
2とビット線B1,B2との電位は等しくなるように調
整されているため、データ線D1,D2とビット線B
1,B2の間で電流は流れない。
【0036】そして、この状態でメモリセルに接続され
たワード線VWの電位を上げ、メモリセルの選択用トラ
ンジスタMT1,MT2を導通状態とすることにより、
メモリセルが選択される。このとき、メモリセル内のノ
ードN1側が低電圧、ノードN2側が高電圧状態である
とすると、メモリセル内の低電圧側のノードN1に対し
電流Ice11が流れ込むようになる。
たワード線VWの電位を上げ、メモリセルの選択用トラ
ンジスタMT1,MT2を導通状態とすることにより、
メモリセルが選択される。このとき、メモリセル内のノ
ードN1側が低電圧、ノードN2側が高電圧状態である
とすると、メモリセル内の低電圧側のノードN1に対し
電流Ice11が流れ込むようになる。
【0037】そして、この電流Ice11は抵抗R1を
通して電源V1より供給されるため、抵抗R1を流れる
電流は、定電流源IC1の電流値I1+Ice11とな
り、一方、抵抗R2を流れる電流の値は変化しないた
め、出力端子Z1とZ2の間には、Ice11×抵抗R
1の電位差が発生する。そして、これを次段に接続され
た作動アンプで増幅することにより、メモリセルの出力
が得られるようになる。なお、このとき、ビットB1,
B2線には配線抵抗Rbitが寄生しているため、ビッ
ト線B1の電位は、Rbit×Ice11分だけ低下す
ることになる。また、このときの電流は定電流源IC1
の電流値I1+Ice11と定電流源IC2の電流値I2
との和となる。
通して電源V1より供給されるため、抵抗R1を流れる
電流は、定電流源IC1の電流値I1+Ice11とな
り、一方、抵抗R2を流れる電流の値は変化しないた
め、出力端子Z1とZ2の間には、Ice11×抵抗R
1の電位差が発生する。そして、これを次段に接続され
た作動アンプで増幅することにより、メモリセルの出力
が得られるようになる。なお、このとき、ビットB1,
B2線には配線抵抗Rbitが寄生しているため、ビッ
ト線B1の電位は、Rbit×Ice11分だけ低下す
ることになる。また、このときの電流は定電流源IC1
の電流値I1+Ice11と定電流源IC2の電流値I2
との和となる。
【0038】次に、読み出しが終了した時を考える。こ
のとき、ワード線VWの電位を下げてメモリセルのトラ
ンジスタMT1,MT2を非導通状態にし、制御端子V
L2の電圧を変化させることにより、読み出し用MOS
トランジスタも非導通状態とする。これにより、データ
線D1,D2とビット線B1,B2及びメモリセルは切
り離されることとなる。また、これと同時に制御端子V
L1の電圧を上げることにより、NPNトランジスタQ
3,Q4を導通状態にすると、わずかに電圧の低下した
ビット線B1の電圧は、データ線と同じ電位に瞬時に戻
る。ここで、ビット線とデータ線の電位を同じくする理
由は、次のとおりである。すなわち、ビット線の電位が
データ線の電位と異なっていると、次に読み出し用MO
SトランジスタMR1,MR2が導通状態になった場
合、ビット線とデータ線がつながり電位の高いデータ線
D1から電位の低いビット線B1に向かって電流が流れ
てしまう。そして、これがセンスアンプで電圧変化とし
て現れるため、データ線とビット線の電位が安定するま
では誤ったデータを出力してしまうためである。
のとき、ワード線VWの電位を下げてメモリセルのトラ
ンジスタMT1,MT2を非導通状態にし、制御端子V
L2の電圧を変化させることにより、読み出し用MOS
トランジスタも非導通状態とする。これにより、データ
線D1,D2とビット線B1,B2及びメモリセルは切
り離されることとなる。また、これと同時に制御端子V
L1の電圧を上げることにより、NPNトランジスタQ
3,Q4を導通状態にすると、わずかに電圧の低下した
ビット線B1の電圧は、データ線と同じ電位に瞬時に戻
る。ここで、ビット線とデータ線の電位を同じくする理
由は、次のとおりである。すなわち、ビット線の電位が
データ線の電位と異なっていると、次に読み出し用MO
SトランジスタMR1,MR2が導通状態になった場
合、ビット線とデータ線がつながり電位の高いデータ線
D1から電位の低いビット線B1に向かって電流が流れ
てしまう。そして、これがセンスアンプで電圧変化とし
て現れるため、データ線とビット線の電位が安定するま
では誤ったデータを出力してしまうためである。
【0039】(実施例1)図2は、本発明の実施形態1
に係るセンスアンプをメモリ回路に組込んだ場合を実施
例1として示す回路図である。
に係るセンスアンプをメモリ回路に組込んだ場合を実施
例1として示す回路図である。
【0040】図2において、複数のメモリセル(Mem
ory Cell)の接続されたビット線B1,B1B
は、読み出し用のPチャネル型MOSトランジスタMR
11,MR12を通して共通のデータ線D1,D1Bに
接続されている。また、共通のデータ線D1,D1Bに
は複数のビット線B2,B2B,…Bn,BnBが同様
に読み出し用Pチャネル型MOSトランジスタ(MR1
1,MR12)を介して接続されている。また、Pチャ
ネル型MOSトランジスタMR11,MR12のゲート
端子は制御端子VL2に接続されている。またデータ線
D1,D2はNPNトランジスタQ1,Q2のエミッタ
端子及び抵抗R3,R4に接続されており、NPNトラ
ンジスタQ1,Q2のベース端子は電源V2に、出力端
子Z1,Z2となるコレクタ端子は、電流を電圧に変換
するための抵抗R1,R2を通して電源V1に接続され
ている。また、ビット線B1,B1Bには、ビット線の
非選択時にビット線B1,B1Bの電位を共通のデータ
線D1,D1Bと同電位にするためのNPNトランジス
タQ3,Q4のエミッタ端子が接続され、NPNトラン
ジスタQ3,Q4のコレクタ端子は電源V3に、ベース
端子は制御端子VL1に接続されている。
ory Cell)の接続されたビット線B1,B1B
は、読み出し用のPチャネル型MOSトランジスタMR
11,MR12を通して共通のデータ線D1,D1Bに
接続されている。また、共通のデータ線D1,D1Bに
は複数のビット線B2,B2B,…Bn,BnBが同様
に読み出し用Pチャネル型MOSトランジスタ(MR1
1,MR12)を介して接続されている。また、Pチャ
ネル型MOSトランジスタMR11,MR12のゲート
端子は制御端子VL2に接続されている。またデータ線
D1,D2はNPNトランジスタQ1,Q2のエミッタ
端子及び抵抗R3,R4に接続されており、NPNトラ
ンジスタQ1,Q2のベース端子は電源V2に、出力端
子Z1,Z2となるコレクタ端子は、電流を電圧に変換
するための抵抗R1,R2を通して電源V1に接続され
ている。また、ビット線B1,B1Bには、ビット線の
非選択時にビット線B1,B1Bの電位を共通のデータ
線D1,D1Bと同電位にするためのNPNトランジス
タQ3,Q4のエミッタ端子が接続され、NPNトラン
ジスタQ3,Q4のコレクタ端子は電源V3に、ベース
端子は制御端子VL1に接続されている。
【0041】次に、図3のタイミングチャートを用いて
図2に示す回路の動作について説明する。
図2に示す回路の動作について説明する。
【0042】まず図3において、サイクルT1は、メモ
リセルにアクセスがない状態での各端子の電圧を表して
いる。この状態では、制御端子VL2の電位は高電位の
ため、データ読み出し用のPチャネル型MOSトランジ
スタMR11,MR12は非導通状態であり、抵抗R
1,R2を通して供給される電流はトランジスタQ1,
Q2を通り抵抗R3,R4に流れ込むもののみである。
リセルにアクセスがない状態での各端子の電圧を表して
いる。この状態では、制御端子VL2の電位は高電位の
ため、データ読み出し用のPチャネル型MOSトランジ
スタMR11,MR12は非導通状態であり、抵抗R
1,R2を通して供給される電流はトランジスタQ1,
Q2を通り抵抗R3,R4に流れ込むもののみである。
【0043】このとき、電源V1=2.5V、V2=
2.5Vとすると、NPNトランジスタQ1,Q2は導
通状態であるため、そのベース端子とエミッタ端子に
は、一定の電位差Vf1が生じる。ここで、このVf1
を0.8Vとすると、共通のデータ線D1,D1Bの電
圧は、常にV2−Vf1=2.5−0.8=1.7Vに
固定される。またデータ線D1,D1Bの電圧が常に
1.7Vであるから、抵抗R3,R4の値を20KΩと
すると、抵抗を流れる電流I1,I2は、それぞれ1.
7V÷20KΩ=85μAであり、これが常に電源V1
から抵抗R1,R2と通して供給されることになる。よ
って、抵抗R1,R2の値を2KΩとすると、出力端子
Z1の電圧はV1−R1×I1=2.5V−85μA×
2000Ω=2.33V,出力端子Z2の電圧も同様に
2.33Vとなる。
2.5Vとすると、NPNトランジスタQ1,Q2は導
通状態であるため、そのベース端子とエミッタ端子に
は、一定の電位差Vf1が生じる。ここで、このVf1
を0.8Vとすると、共通のデータ線D1,D1Bの電
圧は、常にV2−Vf1=2.5−0.8=1.7Vに
固定される。またデータ線D1,D1Bの電圧が常に
1.7Vであるから、抵抗R3,R4の値を20KΩと
すると、抵抗を流れる電流I1,I2は、それぞれ1.
7V÷20KΩ=85μAであり、これが常に電源V1
から抵抗R1,R2と通して供給されることになる。よ
って、抵抗R1,R2の値を2KΩとすると、出力端子
Z1の電圧はV1−R1×I1=2.5V−85μA×
2000Ω=2.33V,出力端子Z2の電圧も同様に
2.33Vとなる。
【0044】このように、メモリセルにアクセスのない
状態では、出力端子Z1,Z2間に電位差がないため、
データが出力されない。また、メモリセルを構成するM
OSトランジスタは非導通時でもわずかに電流が流れる
ため、ビット線に接続されたNPNトランジスタQ3,
Q4のベース電位VL1を高電位とすれば、NPNトラ
ンジスタQ3,Q4は導通状態となり、ビット線B1,
B1Bに接続されたエミッタ端子の電圧は、ベースの電
位端子VL1の電位に対して一定の電位差Vf2分低い
電圧となる。
状態では、出力端子Z1,Z2間に電位差がないため、
データが出力されない。また、メモリセルを構成するM
OSトランジスタは非導通時でもわずかに電流が流れる
ため、ビット線に接続されたNPNトランジスタQ3,
Q4のベース電位VL1を高電位とすれば、NPNトラ
ンジスタQ3,Q4は導通状態となり、ビット線B1,
B1Bに接続されたエミッタ端子の電圧は、ベースの電
位端子VL1の電位に対して一定の電位差Vf2分低い
電圧となる。
【0045】ここで、NPNトランジスタQ1,Q2を
流れる電流に対し、トランジスタQ3,Q4を流れる電
流は非常に低いため、NPNトランジスタQ3,Q4と
トランジスタQ1,Q2を同じトランジスタにすると、
Vf2はVf1に対し低くなる。したがって、制御端子
VL1の電位をVf2とVf1の差の分だけ端子V2の
電位より低くするか、NPNトランジスタQ3,Q4の
Vf2がVf1と同じ電位である0.8Vになるように
形状を変え、制御端子VL1の電位が端子V2と同じ電
圧である2.5Vで使用できるようにする必要がある。
流れる電流に対し、トランジスタQ3,Q4を流れる電
流は非常に低いため、NPNトランジスタQ3,Q4と
トランジスタQ1,Q2を同じトランジスタにすると、
Vf2はVf1に対し低くなる。したがって、制御端子
VL1の電位をVf2とVf1の差の分だけ端子V2の
電位より低くするか、NPNトランジスタQ3,Q4の
Vf2がVf1と同じ電位である0.8Vになるように
形状を変え、制御端子VL1の電位が端子V2と同じ電
圧である2.5Vで使用できるようにする必要がある。
【0046】これにより、ビット線VB1,B1Bの電
圧も(端子V2の電位−Vf2)=1.7Vとすること
ができる。そして、このとき、回路を流れる電流はNP
NトランジスタQ5,Q6を流れる電流が非常に小さく
無視できるため、電流I1,I2の合計170μAのみ
である。
圧も(端子V2の電位−Vf2)=1.7Vとすること
ができる。そして、このとき、回路を流れる電流はNP
NトランジスタQ5,Q6を流れる電流が非常に小さく
無視できるため、電流I1,I2の合計170μAのみ
である。
【0047】次にデータの読み出しサイクルであるT2
の状態での動作を考える。このとき、制御端子VL2及
びVL1の電圧を低下させると、読み出し用Pチャネル
型MOSトランジスタMR11,MR12が導通状態に
なると同時に、ビット線B1,B1Bにつながる電圧安
定用のNPNトランジスタQ3,Q4のベース電位が下
がり、トランジスタQ3,Q4は非導通状態となる。
の状態での動作を考える。このとき、制御端子VL2及
びVL1の電圧を低下させると、読み出し用Pチャネル
型MOSトランジスタMR11,MR12が導通状態に
なると同時に、ビット線B1,B1Bにつながる電圧安
定用のNPNトランジスタQ3,Q4のベース電位が下
がり、トランジスタQ3,Q4は非導通状態となる。
【0048】よって、ビット線B1,B1Bとデータ線
D1,D1BはPチャネル型MOSトランジスタMR1
1,MR12を介して接続される。このとき、データ線
D1,D1Bとビット線B1,B1Bの電位は等しくな
るように調整されているため、データ線とビット線の間
で電流の流れはない。そして、この状態でメモリセルに
接続されたワード線VW2の電位を高電位とすると、メ
モリセルの選択用トランジスタMT1,MT2が導通状
態となり、メモリセルが選択される。このとき、メモリ
セル内のノードN1側が低電圧、ノードN2側が高電圧
状態であるとすると、メモリセル内の低電圧側のノード
N1に対し電流Ice11が流れ込むようになる。
D1,D1BはPチャネル型MOSトランジスタMR1
1,MR12を介して接続される。このとき、データ線
D1,D1Bとビット線B1,B1Bの電位は等しくな
るように調整されているため、データ線とビット線の間
で電流の流れはない。そして、この状態でメモリセルに
接続されたワード線VW2の電位を高電位とすると、メ
モリセルの選択用トランジスタMT1,MT2が導通状
態となり、メモリセルが選択される。このとき、メモリ
セル内のノードN1側が低電圧、ノードN2側が高電圧
状態であるとすると、メモリセル内の低電圧側のノード
N1に対し電流Ice11が流れ込むようになる。
【0049】そして、この電流Ice11を50μAと
すると、この電流は抵抗R1を通して電源V1より供給
されるため、抵抗R1を流れる電流はI1+Ice11
μA=85μA+50μA=135μAとなり、出力端
子Z1の電圧は、電源V1の電圧−(I1+Icel
l)×R1=2.5V−135μA×2000Ω=2.
23Vとなる。このとき、抵抗R2を流れる電流に変化
はないことから、出力端子Z2の電圧は2.33vのま
まである。よって出力端子Z1とZ2の間には0.1v
の電位差が発生する。そして、これを次段に接続された
作動アンプで増幅することにより、メモリセルの出力が
得られる。
すると、この電流は抵抗R1を通して電源V1より供給
されるため、抵抗R1を流れる電流はI1+Ice11
μA=85μA+50μA=135μAとなり、出力端
子Z1の電圧は、電源V1の電圧−(I1+Icel
l)×R1=2.5V−135μA×2000Ω=2.
23Vとなる。このとき、抵抗R2を流れる電流に変化
はないことから、出力端子Z2の電圧は2.33vのま
まである。よって出力端子Z1とZ2の間には0.1v
の電位差が発生する。そして、これを次段に接続された
作動アンプで増幅することにより、メモリセルの出力が
得られる。
【0050】また、このとき、ビット線B1,B1Bに
は、配線抵抗Rbitが寄生しているため、ビット線の
電位はわずかに低下することになる。たとえば、メモリ
セルのサイズが3μm×4μmで、ビット線の抵抗が7
0mΩ/μm、ビット線に512個のセルが接続された
場合を考えると、ビット線に寄生する抵抗Rbitの値
は、最も遠く離れたセルで300Ω程度になる。このと
き、電流Ice11=50μAであるから、ビット線B
1の電位は300Ω×50μA=15mV低下し、1.
7−0.015=1.685Vとわずかに低下する。な
お、このときの回路を流れる全電流は、定電流源IC1
の電流値+Ice11と、定電流源IC2の電流値との
和であり、合計220μAとなる。
は、配線抵抗Rbitが寄生しているため、ビット線の
電位はわずかに低下することになる。たとえば、メモリ
セルのサイズが3μm×4μmで、ビット線の抵抗が7
0mΩ/μm、ビット線に512個のセルが接続された
場合を考えると、ビット線に寄生する抵抗Rbitの値
は、最も遠く離れたセルで300Ω程度になる。このと
き、電流Ice11=50μAであるから、ビット線B
1の電位は300Ω×50μA=15mV低下し、1.
7−0.015=1.685Vとわずかに低下する。な
お、このときの回路を流れる全電流は、定電流源IC1
の電流値+Ice11と、定電流源IC2の電流値との
和であり、合計220μAとなる。
【0051】次に、読み出しが終了したサイクルT3の
場合を考える。このとき、ワード線VW2の電位が下が
り、制御端子VL1及びVL2の電位が上昇する。する
と、メモリセルのトランジスタMT1,MT2が非導通
状態となりビット線から切り離され、また読み出し用P
チャネルMOSトランジスタMR11,MR12は非導
通状態となり、データ線とビット線も切り離される。そ
して、同時にトランジスタQ3,Q4が導通状態とな
り、これにより電圧の低下したビット線B1の電圧は、
データ線D1と同じ電位である1.7Vに戻ることにな
る。
場合を考える。このとき、ワード線VW2の電位が下が
り、制御端子VL1及びVL2の電位が上昇する。する
と、メモリセルのトランジスタMT1,MT2が非導通
状態となりビット線から切り離され、また読み出し用P
チャネルMOSトランジスタMR11,MR12は非導
通状態となり、データ線とビット線も切り離される。そ
して、同時にトランジスタQ3,Q4が導通状態とな
り、これにより電圧の低下したビット線B1の電圧は、
データ線D1と同じ電位である1.7Vに戻ることにな
る。
【0052】以上が図2に示す回路における読み出し用
動作である。また、書き込み回路に関しては明記してし
ないが、制御端子VL1の電位を下げてNPNトランジ
スタQ3,Q4を非動作状態とし、制御端子VL2は高
電位に保ち、Pチャネル型MOSトランジスタMR1
1,MR12を非導通状態とし、ワード線VW2の電位
を上げ、メモリセルとビット線間を導通状態として、こ
の状態でビット線B1またはB1Bの電位を下げること
により、書き込み動作を行うことが可能である。
動作である。また、書き込み回路に関しては明記してし
ないが、制御端子VL1の電位を下げてNPNトランジ
スタQ3,Q4を非動作状態とし、制御端子VL2は高
電位に保ち、Pチャネル型MOSトランジスタMR1
1,MR12を非導通状態とし、ワード線VW2の電位
を上げ、メモリセルとビット線間を導通状態として、こ
の状態でビット線B1またはB1Bの電位を下げること
により、書き込み動作を行うことが可能である。
【0053】(実施例2)図4は、本発明の実施例2を
示す回路図である。
示す回路図である。
【0054】図4に示すように、複数のメモリセルの接
続されたビット線B1,B1Bは、読み出し用のPチャ
ネル型MOSトランジスタMR11,MR12を通して
共通のデータ線D1,D1Bに接続されている。また、
共通のデータ線D1,D1Bには、複数のビット線B
2,B2B,…Bn,BnBが読み出し用Pチャネル型
MOSトランジスタMR11,MR12を介して接続さ
れている。また、Pチャネル型MOSトランジスタMR
11,MR12のゲート端子は制御端子VL2に接続さ
れている。そして、データ線D1,D1BはNPNトラ
ンジスタQ1,Q2のエミッタ端子に接続されている。
続されたビット線B1,B1Bは、読み出し用のPチャ
ネル型MOSトランジスタMR11,MR12を通して
共通のデータ線D1,D1Bに接続されている。また、
共通のデータ線D1,D1Bには、複数のビット線B
2,B2B,…Bn,BnBが読み出し用Pチャネル型
MOSトランジスタMR11,MR12を介して接続さ
れている。また、Pチャネル型MOSトランジスタMR
11,MR12のゲート端子は制御端子VL2に接続さ
れている。そして、データ線D1,D1BはNPNトラ
ンジスタQ1,Q2のエミッタ端子に接続されている。
【0055】さらに、実施例2では、データ線D1,D
1Bには、実施例1で用いた抵抗R3,R4に代えて、
定電流源IC1,IC2が接続されている。そして、N
PNトランジスタQ1,Q2のベース端子は電源V2
に、出力端子Z1,Z2となるコレクタ端子は、電流を
電圧に変換するための抵抗R1,R2を通して電源V1
に接続されている。また、ビット線B1,B1Bには、
ビット線の非選択時にビット線B1,B1Bの電位を共
通のデータ線D1,D1Bと同電位にするためのNPN
トランジスタQ3,Q4のエミッタ端子が接続され、ト
ランジスタQ3,Q4のコレクタは電源V3に、そのベ
ースは制御端子VL1に接続されている。また、ビット
線B1,B1Bの間には、アクセス時にビット線B1,
B1Bを短絡させるためのPチャネル型MOSトランジ
スタMP3が接続され、Pチャネル型MOSトランジス
タMP3のゲート端子は制御端子VL3に接続された構
成となっている。
1Bには、実施例1で用いた抵抗R3,R4に代えて、
定電流源IC1,IC2が接続されている。そして、N
PNトランジスタQ1,Q2のベース端子は電源V2
に、出力端子Z1,Z2となるコレクタ端子は、電流を
電圧に変換するための抵抗R1,R2を通して電源V1
に接続されている。また、ビット線B1,B1Bには、
ビット線の非選択時にビット線B1,B1Bの電位を共
通のデータ線D1,D1Bと同電位にするためのNPN
トランジスタQ3,Q4のエミッタ端子が接続され、ト
ランジスタQ3,Q4のコレクタは電源V3に、そのベ
ースは制御端子VL1に接続されている。また、ビット
線B1,B1Bの間には、アクセス時にビット線B1,
B1Bを短絡させるためのPチャネル型MOSトランジ
スタMP3が接続され、Pチャネル型MOSトランジス
タMP3のゲート端子は制御端子VL3に接続された構
成となっている。
【0056】次に本発明の実施例2の動作について説明
する。
する。
【0057】ここで実施例2の基本的な動作は、実施例
1と同じであり、実施例1と異なる点は、まず実施例1
ではデータ線D1,D1Bには抵抗R3,R4が接続さ
れていたが、本実施例2では定電流源IC1,IC2が
接続されていることにある。
1と同じであり、実施例1と異なる点は、まず実施例1
ではデータ線D1,D1Bには抵抗R3,R4が接続さ
れていたが、本実施例2では定電流源IC1,IC2が
接続されていることにある。
【0058】実施例1のように抵抗素子を用いた場合、
電源電圧の変動で抵抗を流れる電流が変動しやすく、こ
のため出力の電圧が変動してしまうのに対し、本実施例
2のように定電流源を使用した場合は、電源電圧が変動
しても電流の変動は少ないため、出力の変動が押さえら
れる効果があり、より安定した動作を実現することがで
きるという利点がある。
電源電圧の変動で抵抗を流れる電流が変動しやすく、こ
のため出力の電圧が変動してしまうのに対し、本実施例
2のように定電流源を使用した場合は、電源電圧が変動
しても電流の変動は少ないため、出力の変動が押さえら
れる効果があり、より安定した動作を実現することがで
きるという利点がある。
【0059】さらに実施例1と異なる点は、ビット線B
1,B1Bの間には、非選択時にビット線B1,B1B
間を短絡させるためのPチャネル型MOSトランジスタ
MP3が接続されていることにある。
1,B1Bの間には、非選択時にビット線B1,B1B
間を短絡させるためのPチャネル型MOSトランジスタ
MP3が接続されていることにある。
【0060】実施例1ではビット線B1,B1Bの電位
はNPNトランジスタQ3,Q4のみで決めているた
め、このトランジスタQ3,Q4を流れる電流は非常に
小くビット線の電位が不安定になりやすいことから、ビ
ット線B1,B1Bの電位が異なってしまう可能性があ
るのに対し、本実施例2のようにPチャネル型MOSト
ランジスタMP3をビット線B1,B1B間に接続し、
ビット線の非選択時に端子VL3(トランジスタMP3
のベース端子)の電位を低電位とすることにより導通状
態とし、ビット線B1,B1B間を短絡させることで、
ビット線の電位をより安定させることができるという利
点がある。
はNPNトランジスタQ3,Q4のみで決めているた
め、このトランジスタQ3,Q4を流れる電流は非常に
小くビット線の電位が不安定になりやすいことから、ビ
ット線B1,B1Bの電位が異なってしまう可能性があ
るのに対し、本実施例2のようにPチャネル型MOSト
ランジスタMP3をビット線B1,B1B間に接続し、
ビット線の非選択時に端子VL3(トランジスタMP3
のベース端子)の電位を低電位とすることにより導通状
態とし、ビット線B1,B1B間を短絡させることで、
ビット線の電位をより安定させることができるという利
点がある。
【0061】
【発明の効果】以上説明したように本発明によれば、回
路を流れる電流はセルの非選択時は電流値I1,I2の
みであり、セルの選択時は電流値I1,I2に加えて電
流値Icell分が増加するのみであり、これは、1本
のデータ線に接続されるビット線の数が増加しても変わ
ることはなく、このため、消費電力を大幅に抑制するこ
とができる。
路を流れる電流はセルの非選択時は電流値I1,I2の
みであり、セルの選択時は電流値I1,I2に加えて電
流値Icell分が増加するのみであり、これは、1本
のデータ線に接続されるビット線の数が増加しても変わ
ることはなく、このため、消費電力を大幅に抑制するこ
とができる。
【0062】また、1対のビット線に接続されるNPN
トランジスタは、電圧安定化用のトランジスタQ3,Q
4のみであり、このトランジスタのコレクタ端子はすべ
て電源V3に接続されるため、NPNトランジスタのコ
レクタ同士をそれぞれ分離する必要はなく、接近して配
置することができ、このためNPNトランジスタの配置
密度を向上することができ、メモリセルの大きさが縮小
されてもNPNトランジスタの配置を容易に行うことが
できる。
トランジスタは、電圧安定化用のトランジスタQ3,Q
4のみであり、このトランジスタのコレクタ端子はすべ
て電源V3に接続されるため、NPNトランジスタのコ
レクタ同士をそれぞれ分離する必要はなく、接近して配
置することができ、このためNPNトランジスタの配置
密度を向上することができ、メモリセルの大きさが縮小
されてもNPNトランジスタの配置を容易に行うことが
できる。
【0063】さらに、ビット線及びデータ線の電圧変動
を極力抑える回路構成になっているため、メモリの非選
択時と選択時が切り替わる場合でも電圧の変化がなく、
ビット線に寄生する容量を充電するための時間は不要と
なり、より高速のアクセスを行うことができる。
を極力抑える回路構成になっているため、メモリの非選
択時と選択時が切り替わる場合でも電圧の変化がなく、
ビット線に寄生する容量を充電するための時間は不要と
なり、より高速のアクセスを行うことができる。
【図1】本発明の実施形態に係るセンスアンプを示す回
路図である。
路図である。
【図2】本発明の実施形態に係るセンスアンプの使用例
を実施例1として示す回路図である。
を実施例1として示す回路図である。
【図3】図2に示す回路の動作を説明するタイミングチ
ャートである。
ャートである。
【図4】本発明の実施形態に係るセンスアンプの使用例
を実施例2として示す回路図である。
を実施例2として示す回路図である。
【図5】従来例を示す回路図である。
B1,B2 ビット線 D1,D2 データ線 MR1,MR2 読み出し用MOSトランジスタ VL1,VL2 制御端子 IC1,IC2 定電流源
Claims (4)
- 【請求項1】 スタティック型RAMによる電流検出型
センスアンプであって、 メモリセルのデータが出力されるビット線は、MOS型
トランジスタを通して共通のデータ線に接続され、 前記データ線には、バイポーラトランジスタのエミッタ
端子が接続され、信号の出力端子であるコレクタ端子
は、抵抗を通して第1の電源に接続され、ベース端子は
第2の電源に接続されており、 さらに前記バイポーラトランジスタのエミッタ端子に
は、常時センスアンプに電流を通電するための抵抗素子
が接続されたものであることを特徴とする電流検出型セ
ンスアンプ。 - 【請求項2】 前記バイポーラトランジスタのエミッタ
端子には、前記抵抗素子に代えて、常時センスアンプに
電流を流しておくための定電流源を接続したものである
ことを特徴とする請求項1に記載の電流検出型センスア
ンプ。 - 【請求項3】 メモリセルのデータ線には、バイポーラ
トランジスタのエミッタ端子がそれぞれ接続され、ベー
スは制御回路に接続され、コレクタ端子は第3の電源に
接続されており、メモリセルの非選択にビット線の電位
がデータ線の電位と同じになるようにベース電位が決定
される電位安定回路を有するものであることを特徴とす
る請求項1又は2に記載の電流検出型センスアンプ。 - 【請求項4】 メモリセルのデータ線にはバイポーラト
ランジスタのエミッタ端子がそれぞれ接続され、ベース
は第1の制御回路に接続され、コレクタ端子は第3の電
源に接続されており、データ線同士がMOSトランジス
タを介して接続され、該MOSトランジスタのゲート端
子は第2の制御回路に接続され、メモリセルの非選択に
前記MOSトランジスタが導通状態となり、ビット線を
同電位とし、更にビット線の電位がデータ線の電位と同
じになるようにベース電位が決定される電位安定回路を
有するものであることを特徴とする請求項1又は2に記
載の電流検出型センスアンプ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9160886A JP3031298B2 (ja) | 1997-06-18 | 1997-06-18 | 電流検出型センスアンプ |
CN98102509A CN1107337C (zh) | 1997-06-18 | 1998-06-17 | 电流检测型读出放大器 |
KR1019980022875A KR100297217B1 (ko) | 1997-06-18 | 1998-06-18 | 전류검출형감지증폭기 |
US09/099,525 US6151261A (en) | 1997-06-18 | 1998-06-18 | Current detection type sense amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9160886A JP3031298B2 (ja) | 1997-06-18 | 1997-06-18 | 電流検出型センスアンプ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH117778A true JPH117778A (ja) | 1999-01-12 |
JP3031298B2 JP3031298B2 (ja) | 2000-04-10 |
Family
ID=15724500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9160886A Expired - Fee Related JP3031298B2 (ja) | 1997-06-18 | 1997-06-18 | 電流検出型センスアンプ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6151261A (ja) |
JP (1) | JP3031298B2 (ja) |
KR (1) | KR100297217B1 (ja) |
CN (1) | CN1107337C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006164421A (ja) * | 2004-12-08 | 2006-06-22 | Tdk Corp | 磁気メモリデバイス |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2424773A (en) * | 2005-03-31 | 2006-10-04 | Seiko Epson Corp | A sense amplifier with a common-gate input stage |
WO2012123563A1 (en) | 2011-03-16 | 2012-09-20 | Probiodrug Ag | Benz imidazole derivatives as inhibitors of glutaminyl cyclase |
US9792986B2 (en) * | 2015-05-29 | 2017-10-17 | Intel Corporation | Phase change memory current |
US10872644B2 (en) * | 2018-07-13 | 2020-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boost bypass circuitry in a memory storage device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62231491A (ja) * | 1986-03-31 | 1987-10-12 | Fujitsu Ltd | 半導体記憶装置 |
KR930006621B1 (ko) * | 1990-08-18 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
JP2616198B2 (ja) * | 1990-10-01 | 1997-06-04 | 日本電気株式会社 | 半導体メモリ回路 |
TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
JPH05347098A (ja) * | 1992-03-16 | 1993-12-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JPH05266675A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体記憶装置 |
JPH05315937A (ja) * | 1992-05-12 | 1993-11-26 | Fujitsu Ltd | Cmos/eclレベル変換回路 |
JPH0798985A (ja) * | 1993-09-29 | 1995-04-11 | Nec Corp | 半導体記憶回路 |
JPH0945085A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体メモリ |
KR100206915B1 (ko) * | 1996-07-01 | 1999-07-01 | 구본준 | 반도체 메모리소자의 접지잡음 격리회로 |
-
1997
- 1997-06-18 JP JP9160886A patent/JP3031298B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-17 CN CN98102509A patent/CN1107337C/zh not_active Expired - Fee Related
- 1998-06-18 KR KR1019980022875A patent/KR100297217B1/ko not_active IP Right Cessation
- 1998-06-18 US US09/099,525 patent/US6151261A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006164421A (ja) * | 2004-12-08 | 2006-06-22 | Tdk Corp | 磁気メモリデバイス |
JP4517842B2 (ja) * | 2004-12-08 | 2010-08-04 | Tdk株式会社 | 磁気メモリデバイス |
US7808813B2 (en) | 2004-12-08 | 2010-10-05 | Tdk Corporation | Magnetic memory cell reading apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP3031298B2 (ja) | 2000-04-10 |
CN1204859A (zh) | 1999-01-13 |
CN1107337C (zh) | 2003-04-30 |
US6151261A (en) | 2000-11-21 |
KR19990007089A (ko) | 1999-01-25 |
KR100297217B1 (ko) | 2001-08-07 |
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