JPS62122349A - モデム - Google Patents
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- JPS62122349A JPS62122349A JP61214678A JP21467886A JPS62122349A JP S62122349 A JPS62122349 A JP S62122349A JP 61214678 A JP61214678 A JP 61214678A JP 21467886 A JP21467886 A JP 21467886A JP S62122349 A JPS62122349 A JP S62122349A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0059—Convolutional codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/3405—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power
- H04L27/3416—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes
- H04L27/3427—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes in which the constellation is the n - fold Cartesian product of a single underlying two-dimensional constellation
- H04L27/3433—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes in which the constellation is the n - fold Cartesian product of a single underlying two-dimensional constellation using an underlying square constellation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はエラー訂正モデムに関し、特に前方エラー訂正
を行なうモデムのエラー訂正能力を大きく高める方法及
びその装置に関する。
を行なうモデムのエラー訂正能力を大きく高める方法及
びその装置に関する。
〈従来技術とその問題点〉
電話回線で動作するＣＣＩＴＴ（国際電信電話諮問委員
会） Ｖ ２２ ｂｉｓタイプのモデムは、あるシンボ
ルから次のシンボルへの位相シフトと特別の振幅関係に
よって特定されるシンボルの型式で情報を伝送する。受
信端では、伝送された情報は、位相の変化及び到来する
信号の振幅を検出することにより、復元することが出来
る。それぞれのシンボルは数ビットのデータで、一般に
表現される。
会） Ｖ ２２ ｂｉｓタイプのモデムは、あるシンボ
ルから次のシンボルへの位相シフトと特別の振幅関係に
よって特定されるシンボルの型式で情報を伝送する。受
信端では、伝送された情報は、位相の変化及び到来する
信号の振幅を検出することにより、復元することが出来
る。それぞれのシンボルは数ビットのデータで、一般に
表現される。
いくつかの理由により、シンポ〜の認識の際のエラーが
、受信端で時々起こシ、２又は３シンボルよりも多りの
シンポ／Ｌ／を含む短いエラーバーストの形となること
がしばしばある。遅延データビットと非遅延データビッ
トの組合せから得られる特別のビット（エラーチェック
ビットと以下称す）を伝送することにより、上記エラー
を認識し訂正するために、前方エラー訂正（ＦＥＣ）ア
ルゴリズムが考え出されてきている。受信端では、同様
な組合せをすることにより、エラーシンドロームビット
を発生できることになる。伝送中にいくつかのビットが
不明になったとしても、元のデータ列を再生するための
、従来のエラー訂正ロジックにおいて、エラーシンドロ
ームピラトラ利用することができる。たたみこみエンコ
ーダ／デコーダの形で有効に組み入れるには、ＦＥＣア
ルゴリズムは最もすぐれている。
、受信端で時々起こシ、２又は３シンボルよりも多りの
シンポ／Ｌ／を含む短いエラーバーストの形となること
がしばしばある。遅延データビットと非遅延データビッ
トの組合せから得られる特別のビット（エラーチェック
ビットと以下称す）を伝送することにより、上記エラー
を認識し訂正するために、前方エラー訂正（ＦＥＣ）ア
ルゴリズムが考え出されてきている。受信端では、同様
な組合せをすることにより、エラーシンドロームビット
を発生できることになる。伝送中にいくつかのビットが
不明になったとしても、元のデータ列を再生するための
、従来のエラー訂正ロジックにおいて、エラーシンドロ
ームピラトラ利用することができる。たたみこみエンコ
ーダ／デコーダの形で有効に組み入れるには、ＦＥＣア
ルゴリズムは最もすぐれている。
ＦＥＣの特性は、与えられた長さのエラーバーストカ、
エラーバーストの長さに数学的に関連している長さのエ
ラーのないガードスペースを受は入れた後でのみ訂正で
きることである。実際、エラー（Ｄない１９１ビツトの
ガードスペースに引キ続く１２ビツトのバーストを訂正
できるＦＥＣＥＣフルボリズムる。
エラーバーストの長さに数学的に関連している長さのエ
ラーのないガードスペースを受は入れた後でのみ訂正で
きることである。実際、エラー（Ｄない１９１ビツトの
ガードスペースに引キ続く１２ビツトのバーストを訂正
できるＦＥＣＥＣフルボリズムる。
残念ながら、単一のエラーのあるビットの受入れにより
生じたエラーの数を増大させる機能を利用することが、
高速モデムでは余儀なくされている。特に、品質の悪い
電話回線上で等比値全利用することにより必要となるデ
ィスフランプラーは、入力側に現われるエラーのあるビ
ットのそれぞれに対して３個ものエラーを発生する。一
方、穴スクランブラ−の前段で、受信したシンポ）Ｖｆ
デコードする差動デコーダはエラーのある受信ビットの
おのおのに対して、少なくとも２個のエラー？発生する
。単一の受信シンボルに含まれる１ピツトのエラーでさ
えも、典型的には、ディヌクランブラ−の出力側で６個
のエラーを発生し、あるいは、ＦＥＣ７／ｌ／ゴリズム
のエラー訂正能力の全ての半分のエラーを発生する。従
って、ＦＥＣの有効性は、もしこのようなエラーの増大
が避けられれば、非常に増°すことになろう。
生じたエラーの数を増大させる機能を利用することが、
高速モデムでは余儀なくされている。特に、品質の悪い
電話回線上で等比値全利用することにより必要となるデ
ィスフランプラーは、入力側に現われるエラーのあるビ
ットのそれぞれに対して３個ものエラーを発生する。一
方、穴スクランブラ−の前段で、受信したシンポ）Ｖｆ
デコードする差動デコーダはエラーのある受信ビットの
おのおのに対して、少なくとも２個のエラー？発生する
。単一の受信シンボルに含まれる１ピツトのエラーでさ
えも、典型的には、ディヌクランブラ−の出力側で６個
のエラーを発生し、あるいは、ＦＥＣ７／ｌ／ゴリズム
のエラー訂正能力の全ての半分のエラーを発生する。従
って、ＦＥＣの有効性は、もしこのようなエラーの増大
が避けられれば、非常に増°すことになろう。
く問題点を解決するための手段〉
本発明によれば、差動符号化をなくすことにより、又、
必要な位相同期を生じるための、ＦＥＣエラーシンドロ
ームビットを利用することによりスクランブラー内にＦ
ＥＣエンコーダ／デコーダを配置することによって、従
来技術におけるエラー−増大作用をなくすものである。
必要な位相同期を生じるための、ＦＥＣエラーシンドロ
ームビットを利用することによりスクランブラー内にＦ
ＥＣエンコーダ／デコーダを配置することによって、従
来技術におけるエラー−増大作用をなくすものである。
このようにすることにより、差動デコーダによって生じ
るエラー増大作用をなくすのみならず、ディスクランブ
ラ−によるエラー増大作用もなくすことができる。
るエラー増大作用をなくすのみならず、ディスクランブ
ラ−によるエラー増大作用もなくすことができる。
本発明の一実施例によれば、１６個の相違するベクトル
シンボルが伝送できることになる。それぞれのシンボル
は１６個のバイナリ−の４ビツトブロツクの１つを表わ
している。しかし、この実施例におけるＦＥＣデコーダ
の出力は、６ビツトのグループである（５個のデータビ
ット１個のエラーチェックビット）。そのような６ビツ
トのグループが、同時に４ビツト伝送されるとき、タイ
ミングのあいまいさが生じてくる。例えば、もし６個の
ＦＥＣエンコーダの出力ビットがＡ、Ｂ。
シンボルが伝送できることになる。それぞれのシンボル
は１６個のバイナリ−の４ビツトブロツクの１つを表わ
している。しかし、この実施例におけるＦＥＣデコーダ
の出力は、６ビツトのグループである（５個のデータビ
ット１個のエラーチェックビット）。そのような６ビツ
トのグループが、同時に４ビツト伝送されるとき、タイ
ミングのあいまいさが生じてくる。例えば、もし６個の
ＦＥＣエンコーダの出力ビットがＡ、Ｂ。
Ｃ，Ｄ、ＥとＦであれば、与えられた４ビツトのシンボ
ルがＡＢＣＤ、ＣＤＥＦ、又はＥＦＡＢを含んでいるか
どうかを、受信したシンボルそれ自身から判断する方法
を受信機は持っていないのである。従って、それぞれの
シンボルのビラトラ正確に特定するためには、受信機は
タイミングの基準を確立する必要がある。
ルがＡＢＣＤ、ＣＤＥＦ、又はＥＦＡＢを含んでいるか
どうかを、受信したシンボルそれ自身から判断する方法
を受信機は持っていないのである。従って、それぞれの
シンボルのビラトラ正確に特定するためには、受信機は
タイミングの基準を確立する必要がある。
その結果、実施例において、受信機を同期させるために
は、２つの問題を解決せねばならぬ。
は、２つの問題を解決せねばならぬ。
１）受信した３個のシンボル列のそれぞれのどのシンボ
ルが６ビツトグループの最初の４ビツトを含んでいるか
？ ２）受信シンボルの位相がそれから定まるところの正し
い基準位相は何であるか？ 上記いずれかの問題が不正確にしか解決されていない場
合には、多数のエラーシンドロームビットが発生するこ
とになり、同期はずれの状態となる。従って、エラーシ
ンドロームビットの数が零になるか、少なくとも非常に
少なくなるまで、これらのファクターを変化させること
により、正しいタイミング基準及び正しい位相基準が判
断できることになる。３種類のタイミング基準と４挿類
の位相基準のみ設けられていて、４種類の位相基準の全
てが、タイミング基準と同時に、コンピュータの速度で
検査できる限りにおいて、同期は即座に、いかなる時で
もとれることになる。
ルが６ビツトグループの最初の４ビツトを含んでいるか
？ ２）受信シンボルの位相がそれから定まるところの正し
い基準位相は何であるか？ 上記いずれかの問題が不正確にしか解決されていない場
合には、多数のエラーシンドロームビットが発生するこ
とになり、同期はずれの状態となる。従って、エラーシ
ンドロームビットの数が零になるか、少なくとも非常に
少なくなるまで、これらのファクターを変化させること
により、正しいタイミング基準及び正しい位相基準が判
断できることになる。３種類のタイミング基準と４挿類
の位相基準のみ設けられていて、４種類の位相基準の全
てが、タイミング基準と同時に、コンピュータの速度で
検査できる限りにおいて、同期は即座に、いかなる時で
もとれることになる。
このように、本発明の目的は、従来の差動位相符号化に
代えて、単一シンボルによる数学的振幅符号化を利用す
ることにより、Ｖ ２２ ｂｉｓタイプのモデムにおけ
る前方エラー訂正の効率を高めること及びＦＥＣアルゴ
リズムのエラーシンドロームビットを利用すること、更
にモデム受信機のタイミングと位相同期を与えることで
ある。
代えて、単一シンボルによる数学的振幅符号化を利用す
ることにより、Ｖ ２２ ｂｉｓタイプのモデムにおけ
る前方エラー訂正の効率を高めること及びＦＥＣアルゴ
リズムのエラーシンドロームビットを利用すること、更
にモデム受信機のタイミングと位相同期を与えることで
ある。
〈実施例〉
第１図はＦＥＣを使った従来のモデルの一対を示す。送
信機８ａから受信機２３ｂへの伝送に使用される部分の
みが詳細に図示しているが、送信機８ｂから受信機２３
ａへの伝送に使用される部分も、ＦＭ送局周波数相違す
るけれど例えば２．４００Ｈｚ対１．２００Ｈｚで同一
である。
信機８ａから受信機２３ｂへの伝送に使用される部分の
みが詳細に図示しているが、送信機８ｂから受信機２３
ａへの伝送に使用される部分も、ＦＭ送局周波数相違す
るけれど例えば２．４００Ｈｚ対１．２００Ｈｚで同一
である。
送信機８ａに関係するたたみこみＦＥＣエンコーダ１０
は、例えば毎秒２．０００ビツトで入力データ列１２を
受信し、更に高速のビット速度（例えば２．４００ ｂ
ｉｔ ｐｅｒ ５ｅｃｏｎｄ （ｂｐｓ） ）のたた
みこみにエンコードされたデータ列１４を発生する。こ
のデータ列１４は、エンコーダ１０によって発生したエ
ラーチェックビットと同様に、データ列１２のデータビ
ラトラ含む。
は、例えば毎秒２．０００ビツトで入力データ列１２を
受信し、更に高速のビット速度（例えば２．４００ ｂ
ｉｔ ｐｅｒ ５ｅｃｏｎｄ （ｂｐｓ） ）のたた
みこみにエンコードされたデータ列１４を発生する。こ
のデータ列１４は、エンコーダ１０によって発生したエ
ラーチェックビットと同様に、データ列１２のデータビ
ラトラ含む。
モデムの送信部１１において、データ列１４はヌクラン
ブラ−１６にて等化されるためにランダム化される。そ
して、差動エンコーダ１７内でエンコードされ、シンボ
ル発生器１８内でベクトル型ノシンボルに変換される。
ブラ−１６にて等化されるためにランダム化される。そ
して、差動エンコーダ１７内でエンコードされ、シンボ
ル発生器１８内でベクトル型ノシンボルに変換される。
シンボル発生ｉ１８のベクトル座標の出力は、周知技術
により変調器２０内で搬送波を変調し処理するために使
用される。それから、変調された搬送波は合成器２２ａ
を介して電話回線２１上に伝送される。
により変調器２０内で搬送波を変調し処理するために使
用される。それから、変調された搬送波は合成器２２ａ
を介して電話回線２１上に伝送される。
第２ａ図と２ｂ図は従来技術の差動符号化の使用法を示
している。ある可能な符号化技術では、１６個のベク）
／Ｌ／配置が４つの象限に分割される（第２ｂ図参照
）。受信シンボルのそれぞれに対応する４ビツトのグル
ープの最初の２ビツトが、ある象限から別の象限への位
相変化として検出できる（第２ａ図参照）。一方、゛最
後の２ビツトは、実数と虚数の領域で、特別の算術的振
幅の状態としてデコードされる（第２ｂ図参照）。最初
の２ビツトの信号は、特別の象限ではなく象限の変化を
意味するものであり、振幅の座標値は、四つの象限内の
共通の点から測定するのであるから、従来技術の第２ａ
図、２ｂ図においては、位相同期は必要ではない。
している。ある可能な符号化技術では、１６個のベク）
／Ｌ／配置が４つの象限に分割される（第２ｂ図参照
）。受信シンボルのそれぞれに対応する４ビツトのグル
ープの最初の２ビツトが、ある象限から別の象限への位
相変化として検出できる（第２ａ図参照）。一方、゛最
後の２ビツトは、実数と虚数の領域で、特別の算術的振
幅の状態としてデコードされる（第２ｂ図参照）。最初
の２ビツトの信号は、特別の象限ではなく象限の変化を
意味するものであり、振幅の座標値は、四つの象限内の
共通の点から測定するのであるから、従来技術の第２ａ
図、２ｂ図においては、位相同期は必要ではない。
モデムの受信部２５において、合成器２２ｂからの到来
した搬送波は処理され復調器２４にて復調される。シン
ボル検出器２６によって検出されたベクトル座標値は差
動デコーダ２８に印加される。差動デコーダ２８の出力
２９ば、スクランブラ−１６から出力されたランダム化
されたデータ列（１６ａ）と同じものとなる。
した搬送波は処理され復調器２４にて復調される。シン
ボル検出器２６によって検出されたベクトル座標値は差
動デコーダ２８に印加される。差動デコーダ２８の出力
２９ば、スクランブラ−１６から出力されたランダム化
されたデータ列（１６ａ）と同じものとなる。
ディスクランブラ−３０はランダム化されたデータ列を
、２゜４００ ｂｐｓのビット速度のデータ列１４と同
じ信号３１に変換する。このデータ列がたたみこみデコ
ーダ／エラー訂正器３２（これは受信機２３ｂの端に位
置する）に印加されると、ＦＥＣアルゴリズムの訂正能
力内の範囲では、どんなエラーデータビットも訂正され
る。そして、入力データ列１２と同一の２．０００ｂｐ
ｓの出力データ列３４が発生することになる。
、２゜４００ ｂｐｓのビット速度のデータ列１４と同
じ信号３１に変換する。このデータ列がたたみこみデコ
ーダ／エラー訂正器３２（これは受信機２３ｂの端に位
置する）に印加されると、ＦＥＣアルゴリズムの訂正能
力内の範囲では、どんなエラーデータビットも訂正され
る。そして、入力データ列１２と同一の２．０００ｂｐ
ｓの出力データ列３４が発生することになる。
現在のシンボルと先行したシンボルの位相の相違に部分
的に基いて、差動デコーダ２８は出力を発生する。送信
機がエラーをしないと仮定すると、１つの受信シンボル
内の位相のエラーは、少なくとも２つの出力のエラーを
生み出す。現在のビットと、相違した分だけ遅延した２
つの遅延ビットとの、モジュロ２の組合せをディ７クラ
ンブラー３０は典型的には利用している。従ってディヌ
クランブラ−３０の入力側におけるエラービットの各々
は出力側では３ビツトもの多くのエラービットを発生す
ることになる。このように、上記した従来例では、受信
シンボル列に含まれる単一の位相エラーは、たたみこみ
デコーダ３２によって訂正せねばならぬ６個のデータエ
ラーを普通生み出すことになる。
的に基いて、差動デコーダ２８は出力を発生する。送信
機がエラーをしないと仮定すると、１つの受信シンボル
内の位相のエラーは、少なくとも２つの出力のエラーを
生み出す。現在のビットと、相違した分だけ遅延した２
つの遅延ビットとの、モジュロ２の組合せをディ７クラ
ンブラー３０は典型的には利用している。従ってディヌ
クランブラ−３０の入力側におけるエラービットの各々
は出力側では３ビツトもの多くのエラービットを発生す
ることになる。このように、上記した従来例では、受信
シンボル列に含まれる単一の位相エラーは、たたみこみ
デコーダ３２によって訂正せねばならぬ６個のデータエ
ラーを普通生み出すことになる。
第３図は、上記したエラーの増大をなくすことができる
本発明の装置を示す。モデムの送信部１１ａにおいては
入力データ列３８がスクランブラ−１４の入力に直接印
加される。スクランブラ−１４内では、従来技術により
そのデータ列３８がランダム化される。第４図に詳細に
示されている、たたみこみＦＥＣエンコーダ１０の入力
に、ランダム化されたデータ列４０が印加される。
本発明の装置を示す。モデムの送信部１１ａにおいては
入力データ列３８がスクランブラ−１４の入力に直接印
加される。スクランブラ−１４内では、従来技術により
そのデータ列３８がランダム化される。第４図に詳細に
示されている、たたみこみＦＥＣエンコーダ１０の入力
に、ランダム化されたデータ列４０が印加される。
本発明の実施例によれば、エラーチェッ、クビットとし
て知られる６ビツｔｆ発生するために、５ビツトのグル
ープが、種々に遅延されたビットとモジュロ−２モード
の形式で組み合わされた（６゜５）符号を、たたみこみ
符号化装置は使用している。。
て知られる６ビツｔｆ発生するために、５ビツトのグル
ープが、種々に遅延されたビットとモジュロ−２モード
の形式で組み合わされた（６゜５）符号を、たたみこみ
符号化装置は使用している。。
もし、たたみこみエンコーダ１０への入力信号３８が２
．４００ ｂｐｓ速度のデータであれば、エンコーダ１
０の出力は、２．８００ ｂｐｓ速度でのデータプラス
エラーチェックビットである。本実施例においては、第
５図に示す１６個の要素のそれぞれのペク）／しの数学
的な実数と虚数の値で特定されるベクトルシンボルへト
、上記エンコーダ１０の出力は、シンボル発生器１８に
より、４ビツトのブロックで変換される。更に、これら
のシンボルは、変調器２０によ）７２０ポーの速度で伝
送される。
．４００ ｂｐｓ速度のデータであれば、エンコーダ１
０の出力は、２．８００ ｂｐｓ速度でのデータプラス
エラーチェックビットである。本実施例においては、第
５図に示す１６個の要素のそれぞれのペク）／しの数学
的な実数と虚数の値で特定されるベクトルシンボルへト
、上記エンコーダ１０の出力は、シンボル発生器１８に
より、４ビツトのブロックで変換される。更に、これら
のシンボルは、変調器２０によ）７２０ポーの速度で伝
送される。
第３図のモデムの受信部２５ｂにおいては、受信ベクト
ルシンボルに対応した、データパルスの連続した４ビツ
トのブロックを従来のシンボル検出器２６は発生する。
ルシンボルに対応した、データパルスの連続した４ビツ
トのブロックを従来のシンボル検出器２６は発生する。
しかし尚、ベクトルを認識する上での不明瞭さが残る。
いかなる基準位相（即ち、第５図において基準実数軸の
正方向）もなければ、最大振幅信号は（００１１）、（
０１１１）又は（１０１１）ｆ、表わすことができる。
正方向）もなければ、最大振幅信号は（００１１）、（
０１１１）又は（１０１１）ｆ、表わすことができる。
従って、本発明のモデムが位相同期ズレ（エラーの高い
パーセンテージに示される）の場合は、ＦＥＣデコータ
／訂正器３２内でのエラーシンドロームビットの中断に
より正しいビットが見つかるまで、４つの基準位相のそ
れぞれを検出器が確かめる。それで同期回路４２は正し
い位相を維持する。しかし、−豆本発明の装置が位相同
期が確立すれば連続したシンボルがお互いに比較されな
い故に、１つのシンポ）Ｖｆ認識する際のエラーが１つ
のエラービットを発生するだけでおさまるが普通である
。
パーセンテージに示される）の場合は、ＦＥＣデコータ
／訂正器３２内でのエラーシンドロームビットの中断に
より正しいビットが見つかるまで、４つの基準位相のそ
れぞれを検出器が確かめる。それで同期回路４２は正し
い位相を維持する。しかし、−豆本発明の装置が位相同
期が確立すれば連続したシンボルがお互いに比較されな
い故に、１つのシンポ）Ｖｆ認識する際のエラーが１つ
のエラービットを発生するだけでおさまるが普通である
。
検出器２６により発生するデータパルスの４ビツトブロ
ツクが更に不明瞭さを含んでいるかもしれない。もし、
データ列の４ビツトのグループ４０のデータビットがＡ
、Ｂ、Ｃ，Ｄ及びＥとして表わされていて、そのグルー
プのエラーチェックビットがＦとして表わされる（第４
図参照）としたら、タイミング基準がなければ、検出器
２６から出力される４ビツトのブロックがＡＢＣＤ、Ｃ
ＤＥＦ、又はＥＦＡＢとして表わされているかどうかは
即座に知る方法はない。従って、受信部２５ｂがタイミ
ング同期がズしていれば、エラーシンドロームビットの
高いパーセンテージがなくなるまで、タイミング基準を
３つの可能な場所に受信部２５ｂはシフトする。それで
、同期回路４２はこのタイミングを維持する。
ツクが更に不明瞭さを含んでいるかもしれない。もし、
データ列の４ビツトのグループ４０のデータビットがＡ
、Ｂ、Ｃ，Ｄ及びＥとして表わされていて、そのグルー
プのエラーチェックビットがＦとして表わされる（第４
図参照）としたら、タイミング基準がなければ、検出器
２６から出力される４ビツトのブロックがＡＢＣＤ、Ｃ
ＤＥＦ、又はＥＦＡＢとして表わされているかどうかは
即座に知る方法はない。従って、受信部２５ｂがタイミ
ング同期がズしていれば、エラーシンドロームビットの
高いパーセンテージがなくなるまで、タイミング基準を
３つの可能な場所に受信部２５ｂはシフトする。それで
、同期回路４２はこのタイミングを維持する。
位相とタイミング基準の可能な１２個の組合せの効果は
、受信機の位相とタイミングヲ実質的に変更しなくても
、受信部２５ｂ内でコンピュータのスピードで検査する
ことが出来る故、同期ズレに続いて非常に短期間に再同
期される。
、受信機の位相とタイミングヲ実質的に変更しなくても
、受信部２５ｂ内でコンピュータのスピードで検査する
ことが出来る故、同期ズレに続いて非常に短期間に再同
期される。
正しいタイミングと位相基準が選択できてしまえば、以
下に説明するように、ガードスペースを妨げない、電話
回線上の、一時的な妨害によって起こるどんなエラーバ
ーストも、第６図のエラー訂正たたみこみデコーダ３２
が訂正する。デコーダ３２が発生するエラーのない、ラ
ンダム化すした２、４００ ｂｐｓのデータ列４４は、
従来のディスクランブラ−３０に印加されて、そのディ
スクランブラ−３０は、入力データ列３８と同一の出力
データ列４６へと、データ列４４を再変換する。
下に説明するように、ガードスペースを妨げない、電話
回線上の、一時的な妨害によって起こるどんなエラーバ
ーストも、第６図のエラー訂正たたみこみデコーダ３２
が訂正する。デコーダ３２が発生するエラーのない、ラ
ンダム化すした２、４００ ｂｐｓのデータ列４４は、
従来のディスクランブラ−３０に印加されて、そのディ
スクランブラ−３０は、入力データ列３８と同一の出力
データ列４６へと、データ列４４を再変換する。
第４図は本発明に使用されるたたみこみエンコ−ダ１０
をより詳細に示している。
をより詳細に示している。
連続した５ビツトからなるデータ列４０の複数のグルー
プがストアされ、その後、エンコーダ１０の入力部１．
２．．３．４．５に並列に印加される。
プがストアされ、その後、エンコーダ１０の入力部１．
２．．３．４．５に並列に印加される。
入力部１〜５に与えられた現在のビットは、それぞれ、
出力部Ａ−Ｈに直接印加される。一方、入力部１〜５か
ら与えられたビラトラ種々に遅延したビットの複数のグ
ループがエラーチェックビットＦを発生しモジューロ２
形式で出力に付加される。出力部Ａ−Ｆは、その時、同
時に４ビツトであシ、シンボル発生器１８に印加される
。
出力部Ａ−Ｈに直接印加される。一方、入力部１〜５か
ら与えられたビラトラ種々に遅延したビットの複数のグ
ループがエラーチェックビットＦを発生しモジューロ２
形式で出力に付加される。出力部Ａ−Ｆは、その時、同
時に４ビツトであシ、シンボル発生器１８に印加される
。
第６の、６ｂ図はエラー訂正するたたみこみデコーダ３
２と同期回路４２を示す。連続に受信した６ビツトＡ／
、Ｂ／ 、（／ 、Ｃ／ 、 Ｄ／ 、Ｅ／ 、Ｆ
／の複数のグループがストアされ、デコーダ３２０入力
部に並列に与えられる。（Ｋ６ ａ図参照）ピッｌ−Ａ
’〜Ｅ′の種々の遅延信号が加算器５０内、でモジュー
ロ２の形式で付加される。加算器５０の出力は加算器５
０の出力がＦ′と異なる時は、いつでもライン５２上に
エラーシンドロームビットを発生し加算器５１内でＦ′
に付加されるモジューロ２形式である。
２と同期回路４２を示す。連続に受信した６ビツトＡ／
、Ｂ／ 、（／ 、Ｃ／ 、 Ｄ／ 、Ｅ／ 、Ｆ
／の複数のグループがストアされ、デコーダ３２０入力
部に並列に与えられる。（Ｋ６ ａ図参照）ピッｌ−Ａ
’〜Ｅ′の種々の遅延信号が加算器５０内、でモジュー
ロ２の形式で付加される。加算器５０の出力は加算器５
０の出力がＦ′と異なる時は、いつでもライン５２上に
エラーシンドロームビットを発生し加算器５１内でＦ′
に付加されるモジューロ２形式である。
エラーが存在しないなら、モジューロ２が加算器５４ａ
〜５４ｅは動作せず、出力１′〜５′は遅延回路５６．
５８．６０の組み合せ動作により生じた３１ビツト遅延
をのぞいては、それぞれ入力Ａ′〜Ｅ′と同一である。
〜５４ｅは動作せず、出力１′〜５′は遅延回路５６．
５８．６０の組み合せ動作により生じた３１ビツト遅延
をのぞいては、それぞれ入力Ａ′〜Ｅ′と同一である。
エラーが存在しない場合Ａ′〜Ｅ′が第３図のＡ−Ｈに
同一であるから、出力１′〜５′は、この情況では入力
１〜５に同一であろうし、連続的に読まれる時は、デー
タ列４０を再生する。
同一であるから、出力１′〜５′は、この情況では入力
１〜５に同一であろうし、連続的に読まれる時は、デー
タ列４０を再生する。
エラーが発生した時はいつでも、モジューロ２加算器６
２，６４，６６．６８．７０．ＡＮＤゲート７２，７４
．７６．７８．８０とインバータ８２．８４．８６．８
８から構成されるエラー訂正回路（第６ｂ図参照）は、
モジューロ２加算器５４ａ〜５４ｅに与えられた時、そ
れが出力部１′〜５′に達する以前にエラー訂正をする
エラー訂正ビットを発生する。これを達成するアルゴリ
ズムは周知であり、本発明には重要なことではない。
２，６４，６６．６８．７０．ＡＮＤゲート７２，７４
．７６．７８．８０とインバータ８２．８４．８６．８
８から構成されるエラー訂正回路（第６ｂ図参照）は、
モジューロ２加算器５４ａ〜５４ｅに与えられた時、そ
れが出力部１′〜５′に達する以前にエラー訂正をする
エラー訂正ビットを発生する。これを達成するアルゴリ
ズムは周知であり、本発明には重要なことではない。
エラーがない場合、ライン５２上の加算器５１の出力（
第６ａ図参照）即ち、エラーシンドロームビット）は“
０“である。Ａ′〜Ｅ′部に現われているデータビット
の５ビツトグループがエラーを含んでいる時はいつでも
、ライン５２ばいくつかの“１″を示す。これがグルー
プ（６ビツト）クロックＧにカウンター９０のアップカ
ウントを記ｆｉｌせる。逆にライン５２が−“Ｏ″を示
せば、各クロックＧにおいてカウンタ９０はダウン、カ
ウントを行なう。のぞましくは、アップカウントとダウ
ン、カウントは各“１″を補償するために、それがライ
ン５２上の１０コの“０″に呼応して行なわれるように
十分に重みづけされる。真のアップカウントが装置のエ
ラー訂正能力を超えてしまったことを示す所定の値を超
えたならば、受信機２３が同期ズレの状態にあると推定
できる。そして、カウンター９０の出力Ｑ ｓ’ｃｈは
再同期サーチを始める。正しい訂正タイミングと位相基
準が与えられ、モデムが通常に機能する時には、たとえ
ば３９エラーなしグループ（本発明の実施例のＦＥＣ回
路の全エラー訂正能力を示す１９５ビツトが再設する）
の連続するシーケンスがカウンター９２をオバーフロー
させ、次に存在する位相とタイミング基準にロックする
。
第６ａ図参照）即ち、エラーシンドロームビット）は“
０“である。Ａ′〜Ｅ′部に現われているデータビット
の５ビツトグループがエラーを含んでいる時はいつでも
、ライン５２ばいくつかの“１″を示す。これがグルー
プ（６ビツト）クロックＧにカウンター９０のアップカ
ウントを記ｆｉｌせる。逆にライン５２が−“Ｏ″を示
せば、各クロックＧにおいてカウンタ９０はダウン、カ
ウントを行なう。のぞましくは、アップカウントとダウ
ン、カウントは各“１″を補償するために、それがライ
ン５２上の１０コの“０″に呼応して行なわれるように
十分に重みづけされる。真のアップカウントが装置のエ
ラー訂正能力を超えてしまったことを示す所定の値を超
えたならば、受信機２３が同期ズレの状態にあると推定
できる。そして、カウンター９０の出力Ｑ ｓ’ｃｈは
再同期サーチを始める。正しい訂正タイミングと位相基
準が与えられ、モデムが通常に機能する時には、たとえ
ば３９エラーなしグループ（本発明の実施例のＦＥＣ回
路の全エラー訂正能力を示す１９５ビツトが再設する）
の連続するシーケンスがカウンター９２をオバーフロー
させ、次に存在する位相とタイミング基準にロックする
。
く効 果〉
このように、本発明の構成はエラーを増加する差動型デ
コーダを省略させ、ディスクランプラーヘエラーなしラ
ンダム化されたデータを導くことによって、ＦＥＣ回路
のすべてのエラー訂正能力を利用している。
コーダを省略させ、ディスクランプラーヘエラーなしラ
ンダム化されたデータを導くことによって、ＦＥＣ回路
のすべてのエラー訂正能力を利用している。
本発明の構成はさらに他の利点がある。純粋な位相変更
を識別符号とするモデムのための典型的な差動型コーダ
ーは１シンボルにつき２ビツトをコード化できるのみで
ある。振幅符号化の追加で、１ベクトルにつき３（水出
願人の米国特許第３．９８８．５３９号を参照）または
それ以上（本件で説明したように）のビットがコード化
可能である。
を識別符号とするモデムのための典型的な差動型コーダ
ーは１シンボルにつき２ビツトをコード化できるのみで
ある。振幅符号化の追加で、１ベクトルにつき３（水出
願人の米国特許第３．９８８．５３９号を参照）または
それ以上（本件で説明したように）のビットがコード化
可能である。
しかし、エラーの可能性は増加する。
他方、１ベクトルについて符号化されるビットが増加す
ればするほど、複数のベクトルシンボルを送信するため
に必要な送信速度（ボー）がより低下し、ポー速度が低
下するほど電話回線の品質が臨界点へと低下する。エラ
ーの増加を除去することによって、本発明は実質上、１
６個の要素（４ビツト）の使用又は、正確な配置を行な
っている。だから、より高速のモデムが低級な電話回線
でも利用できる。
ればするほど、複数のベクトルシンボルを送信するため
に必要な送信速度（ボー）がより低下し、ポー速度が低
下するほど電話回線の品質が臨界点へと低下する。エラ
ーの増加を除去することによって、本発明は実質上、１
６個の要素（４ビツト）の使用又は、正確な配置を行な
っている。だから、より高速のモデムが低級な電話回線
でも利用できる。
（６，５）たたみこみ（送信された６ビツトの各グルー
プ内に５つの情報ビット）がここでは説明されているけ
れども、他のたたみ込みも、もちろんＦＥＣのために等
しく良好に用いられる。
プ内に５つの情報ビット）がここでは説明されているけ
れども、他のたたみ込みも、もちろんＦＥＣのために等
しく良好に用いられる。
第１図は前方エラー訂正を用いる従来の全２重モデムの
ブロック図、第２ （ａ） 、 （ｂ）図は従来の差動
式符号化と振幅符号化を組み合わせた符号化技術を説明
するための図、第３図は第１図に類似した本発明のモデ
ムを示すブロック図、第４図は本発明の好適な実施例に
使用されるたたみこみエンコーダの詳細なブロック図、
第５図は本発明の好適な実施例において、送信可能な１
６種類のベクトルシンボルを説明するための配置図、第
６ ｃａ＋図は、第３図のたたみこみデコーダ／エラー
訂正器のデコーダ／訂正部の詳細なブロック図、及び第
６（ｂＪ図は、第３図のたたみこみデコーダ／エラー訂
正器と第３図の（複数の）同期回路の訂正発生部の詳細
なブロック図である。 １０：ＦＥＣデコーダ ３２ ： ＦＥＣデコーダ／
訂正器 ４２：同期回路
ブロック図、第２ （ａ） 、 （ｂ）図は従来の差動
式符号化と振幅符号化を組み合わせた符号化技術を説明
するための図、第３図は第１図に類似した本発明のモデ
ムを示すブロック図、第４図は本発明の好適な実施例に
使用されるたたみこみエンコーダの詳細なブロック図、
第５図は本発明の好適な実施例において、送信可能な１
６種類のベクトルシンボルを説明するための配置図、第
６ ｃａ＋図は、第３図のたたみこみデコーダ／エラー
訂正器のデコーダ／訂正部の詳細なブロック図、及び第
６（ｂＪ図は、第３図のたたみこみデコーダ／エラー訂
正器と第３図の（複数の）同期回路の訂正発生部の詳細
なブロック図である。 １０：ＦＥＣデコーダ ３２ ： ＦＥＣデコーダ／
訂正器 ４２：同期回路
Claims (1)
- 【特許請求の範囲】 １、ランダム化されたデータを前方エラー訂正処理して
、ベクトルを識別符号とするモデムにおいて、前方エラ
ー訂正処理を実行するステップ、及び訂正されたデータ
を順次ランダム化から復元するステップにより、受信機
においてエラー増大作用を防止することを特徴とするモ
デムにおけるデータのエラー訂正方法。 ２、複数の基準位相について、受信ベクトルをデコード
するステップ、上記前方エラー訂正処理が実行されてい
る間に、実質的なエラーが検出されなければ基準位相に
ロックするステップにより、上記ベクトルの差動符号化
をなくすことを特徴とする特許請求の範囲第１項記載の
モデムにおけるデータのエラー訂正方法。 ３、データビット列をデータビットとエラーチェックビ
ットを含むビットグループにエンコードするステップ、
上記ビットグループのビットのブロックを近傍のシンボ
ルを参照することなしにベクトルシンボルに個々に変換
するステップ、上記ベクトルシンボルに従って変調され
た搬送波を送信するステップ、上記搬送波から上記シン
ボルを得るために上記搬送波を復調するステップ、上記
ビットのブロックを再生するために、上記シンボルと選
択された基準位相を比較するステップ、エラーが存在す
るときにはエラーシンドロームビットを発生するために
、上記ビットブロックで構成されるビットグループをデ
コードするステップ、及び所定の速度よりも小さい速度
でエラーシンドロームビットが発生する場合に基準位相
を選択するステップを有することを特徴とする特許請求
の範囲第１項記載のモデムにおけるデータのエラー訂正
方法。 ４、エラーのない形での上記データビット列を再生する
ために、上記デコードされたビットグループのエラーを
訂正するステップを有することを特徴とする特許請求の
範囲第３項記載のモデムにおけるデータのエラー訂正方
法。 ５、それらがエンコードされる以前に上記データビット
列をランダム化するステップ、及び上記エラー訂正ステ
ップの後に上記データビット列をランダム化から復元す
るステップを有することを特徴とする特許請求の範囲第
４項記載のモデムにおけるデータのエラー訂正方法。 ６、前方エラー訂正処理を実行する手段と、データをラ
ンダム化するための手段（スクランブラー）と、データ
をランダム化から復元するための手段（ディスクランブ
ラー）と、上記ランダム化する手段と上記復元手段との
間に配置された前方エラー訂正手段とを備えて成ること
を特徴とするモデムにおけるデータのエラー訂正装置。 ７、受信データ内にエラーが発生すると上記モデムの受
信部にて、エラーシンドロームビットを発生する前方エ
ラー訂正手段と、受信ベクトルのための位相基準を選択
的に確立するための基準手段を備え、さらに上記エラー
シンドロームビットの発生速度を最小にする位相基準が
得られるように上記基準手段をロックするための同期手
段を、上記前方エラー訂正手段と上記基準手段に接続し
て成ることを特徴とする特許請求の範囲第６項記載のモ
デムにおけるデータのエラー訂正装置。 ８、データビット列をデータビットとエラーチェックビ
ットを含むビットグループに変換する符号化手段と、位
相と振幅値を定めるベクトルシンボルを表わす信号を発
生するシンボル発生手段と、上記シンボルに従って搬送
波を変調し送信する変調手段と、変調された搬送波を受
信し、それから上記シンボルを得る復調手段と、上記シ
ンボルによって定まるビットブロックを再生するシンボ
ル検出手段と、上記エラーチェックビットがそのグルー
プ内のデータビットと一致しないときにはエラーシンド
ロームビットを発生し、上記エラービット列を再生する
ためにデータビットを訂正するエラー訂正デコード手段
と、上記シンボルの可能な基準位相を検査し、所定のエ
ラーシンドロームビット速度よりも小さい速度を生み出
す基準位相が得られるように上記シンボル検出手段をロ
ックする同期手段とから構成されてなることを特徴とす
る特許請求の範囲第６項記載のモデムにおけるデータの
エラー訂正装置。 ９、上記データビット列を、それらが上記符号化手段に
印加される前にランダム化する手段（スクランブラー）
と、上記エラー訂正デコード手段から上記再生したラン
ダム化データビット列を受信し、上記データビット列を
ランダム化から復元化する手段（ディスクランブラー）
とを備えて成ることを特徴とする特許請求の範囲第８項
記載のモデムにおけるデータのエラー訂正装置。 １０、上記ビットグループと上記ビットブロックが相違
する長さを有し、上記同期手段は、上記シンボルのため
の可能なタイミング基準を検査し、及び所定のエラーシ
ンドロームビット速度より小さい速度を生み出す基準位
相とタイミングの組み合わせに、上記シンボル検出手段
を上記同期手段がロックにおくことを特徴とする特許請
求の範囲第８項記載のモデムにおけるデータのエラー訂
正装置。 １１、上記符号化手段及びデコード手段がたたみこみ型
であることを特徴とする特許請求の範囲第８項記載のモ
デムにおけるデータのエラー訂正装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/774298 | 1985-09-10 | ||
| US06/774,298 US4726029A (en) | 1985-09-10 | 1985-09-10 | Error-correcting modem |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122349A true JPS62122349A (ja) | 1987-06-03 |
| JPH0556698B2 JPH0556698B2 (ja) | 1993-08-20 |
Family
ID=25100830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214678A Granted JPS62122349A (ja) | 1985-09-10 | 1986-09-10 | モデム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4726029A (ja) |
| EP (1) | EP0217570A3 (ja) |
| JP (1) | JPS62122349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823283A (ja) * | 1994-07-07 | 1996-01-23 | Murata Mach Ltd | 通信方法及びモデム |
| US6794762B2 (en) | 2002-02-27 | 2004-09-21 | Nec Electronics Corporation | Electronic component and fabrication method thereof |
| JP2013042444A (ja) * | 2011-08-19 | 2013-02-28 | Toshiba Corp | 無線受信装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823971B2 (ja) * | 1988-04-08 | 1996-03-06 | 日本ビクター株式会社 | 符号訂正装置 |
| JPH0748750B2 (ja) * | 1988-11-15 | 1995-05-24 | 日本電気株式会社 | 同期復調装置 |
| FR2643206B1 (fr) * | 1989-02-16 | 1994-04-15 | Etat Francais Cnet | Modem a mode de repli securise, notamment pour le reseau telephonique commute |
| US5517511A (en) * | 1992-11-30 | 1996-05-14 | Digital Voice Systems, Inc. | Digital transmission of acoustic signals over a noisy communication channel |
| US5461631A (en) * | 1992-12-15 | 1995-10-24 | International Business Machines Corporation | Method for bit resynchronization of code-constrained sequences |
| JP3321976B2 (ja) * | 1994-04-01 | 2002-09-09 | 富士通株式会社 | 信号処理装置および信号処理方法 |
| KR20010093494A (ko) * | 2000-03-29 | 2001-10-29 | 전주범 | 케이블모뎀의 타임스탬프 에러검출기 |
| US6744822B1 (en) | 2000-08-14 | 2004-06-01 | Koninklijke Philips Electronics N.V. | FEC scheme for encoding two bit-streams |
| US20020106132A1 (en) * | 2001-02-02 | 2002-08-08 | Toshiba Tec Kabushiki Kaisha | Apparatus and method for encoding image data |
| US7788567B1 (en) | 2003-11-18 | 2010-08-31 | Apple Inc. | Symbol encoding for tolerance to single byte errors |
| US8255779B2 (en) * | 2009-05-13 | 2012-08-28 | Applied Micro Circuits Corporation | System and method for accelerated forward error correction (FEC) synchronization |
| US8543882B2 (en) * | 2010-10-15 | 2013-09-24 | Tyco Electronics Subsea Communications Llc | Joint carrier phase estimation and forward error correction |
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-
1985
- 1985-09-10 US US06/774,298 patent/US4726029A/en not_active Expired - Fee Related
-
1986
- 1986-09-10 JP JP61214678A patent/JPS62122349A/ja active Granted
- 1986-09-10 EP EP86306971A patent/EP0217570A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8855247B2 (en) | 2011-08-19 | 2014-10-07 | Kabushiki Kaisha Toshiba | Wireless receiving apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556698B2 (ja) | 1993-08-20 |
| US4726029A (en) | 1988-02-16 |
| EP0217570A2 (en) | 1987-04-08 |
| EP0217570A3 (en) | 1988-10-26 |
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