JPS62120561A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPS62120561A JPS62120561A JP26053685A JP26053685A JPS62120561A JP S62120561 A JPS62120561 A JP S62120561A JP 26053685 A JP26053685 A JP 26053685A JP 26053685 A JP26053685 A JP 26053685A JP S62120561 A JPS62120561 A JP S62120561A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
転送応答時間信号をプログラマブルに変更することによ
って異なる応答時間を有するＩ／Ｏコントローラに対す
るデータ転送の効率を向上させる。
って異なる応答時間を有するＩ／Ｏコントローラに対す
るデータ転送の効率を向上させる。
本発明はＤＭＡデータ転送方式に関し、特にホスト側で
決定された転送応答信号の時間内にホストとＩ／Ｏコン
トローラ間でデータ転送が行なわれるデータ転送方式に
関するものである。
決定された転送応答信号の時間内にホストとＩ／Ｏコン
トローラ間でデータ転送が行なわれるデータ転送方式に
関するものである。
ＣＰＵとＤＭＡコントローラ等を含むホストによって転
送データが制御されるＤＭＡデータ転送方式にあっては
、データの転送の際に応答を確認する方式と応答を確認
せずに定められた時間内にデータを転送する方式とがあ
る。応答確認方式にあっては、ホストに転送速度の異な
る複数のＩ／０コントローラが接続されていても夫々の
Ｔ／Ｏコントローラには、所要の転送時間で確実にデー
タの転送が行なわれる。一方、確認を行なわずに転送を
行なう方式にあっては、ホスト側を主体とする制御が可
能であるが、最も応答速度の遅いＴ／Ｏコントローラが
確実にデータを受は取れるように転送時間を設定する必
要がある。
送データが制御されるＤＭＡデータ転送方式にあっては
、データの転送の際に応答を確認する方式と応答を確認
せずに定められた時間内にデータを転送する方式とがあ
る。応答確認方式にあっては、ホストに転送速度の異な
る複数のＩ／０コントローラが接続されていても夫々の
Ｔ／Ｏコントローラには、所要の転送時間で確実にデー
タの転送が行なわれる。一方、確認を行なわずに転送を
行なう方式にあっては、ホスト側を主体とする制御が可
能であるが、最も応答速度の遅いＴ／Ｏコントローラが
確実にデータを受は取れるように転送時間を設定する必
要がある。
しかし、最も応答速度の遅いＴ／Ｏコントローラに適合
するように転送時間を設定すると全体の転送効率が低下
する。
するように転送時間を設定すると全体の転送効率が低下
する。
そのために、転送速度の異なるＴ／Ｏコントローラを用
いる場合であっても、効率良く応答確認無しにデータ転
送の行なえる転送手段が要望されている。
いる場合であっても、効率良く応答確認無しにデータ転
送の行なえる転送手段が要望されている。
転送要求信号と応答信号とを用いてデータ転送を行なう
応答ｉ聴力式を用いる非同期応答確認方式にあってはホ
ストに接続されるＴ／Ｏコントローラ毎に固有の応答速
度を設置することが可能である。しかし、ホスト側の転
送応答信号に基づいて一定の時間内にデータを転送しな
ければならない転送応答方式にあっては応答速度の遅い
Ｔ／Ｏコントローラに転送時間を適合させる必要がある
。
応答ｉ聴力式を用いる非同期応答確認方式にあってはホ
ストに接続されるＴ／Ｏコントローラ毎に固有の応答速
度を設置することが可能である。しかし、ホスト側の転
送応答信号に基づいて一定の時間内にデータを転送しな
ければならない転送応答方式にあっては応答速度の遅い
Ｔ／Ｏコントローラに転送時間を適合させる必要がある
。
第２図はデータ転送を行なうシステムの例示であって、
ホスト１を介してデータバス３に主記憶２のデータを供
給するもので、データバス３には複数のＴ／Ｏコントロ
ーラ４が接続されている。ここで、例えば、ホスト１で
使用するクロックの周期の整数倍に転送応答信号の時間
が設定される場合は、Ｉ／Ｏコントローラ４例の応答速
度或いは処理速度の違いにより、例えば、Ｎサイクルの
応答時間があれば転送が行なえるものと、更に、エサイ
クル必要なものがある。この場合、Ｎ＋１サイクルの時
間があれば、全てのＴ／Ｏコントローラ４に対しホスト
は応答することが可能になるが、殆どのＴ／Ｏコントロ
ーラ４がＮサイクルで動作可能な場合は、全てのＴ／Ｏ
コントローラ４に対してＮ＋１サイクルで応答するのは
処理速度の点で望ましくない。また、転送応答時間が一
定であると、ホスト１のクロックサイクルを高めて処理
速度を向上させようとした場合に所望の結果が得られな
いことがある。例えば、転送応答時間が３５０ｎｓ以上
で動作可能なＴ／Ｏコントローラ４と、３８０ｎｓ以上
で動作可能なＴ／Ｏコントローラ４とが接続されたシス
テムでホストのクロックサイクルを／Ｏ０ｎｓから９０
ｎｓに変化させる場合について考察すると、／Ｏ０ｎｓ
のクロックの場合は、４クロツクサイクルに応答時間を
定めればよいが、９０ｎｓのクロックを用いると、応答
時間を４クロツクサイクルに定めた場合、３６０ｎｓと
なるので、３８０ｎｓ以上で動作可能なＴ／Ｏコントロ
ーラ４は動作できないことになる。この場合、応答時間
として５クロツクサイクルを用いると４５０ｎｓとなる
ので、却って転送効率が低下する。
ホスト１を介してデータバス３に主記憶２のデータを供
給するもので、データバス３には複数のＴ／Ｏコントロ
ーラ４が接続されている。ここで、例えば、ホスト１で
使用するクロックの周期の整数倍に転送応答信号の時間
が設定される場合は、Ｉ／Ｏコントローラ４例の応答速
度或いは処理速度の違いにより、例えば、Ｎサイクルの
応答時間があれば転送が行なえるものと、更に、エサイ
クル必要なものがある。この場合、Ｎ＋１サイクルの時
間があれば、全てのＴ／Ｏコントローラ４に対しホスト
は応答することが可能になるが、殆どのＴ／Ｏコントロ
ーラ４がＮサイクルで動作可能な場合は、全てのＴ／Ｏ
コントローラ４に対してＮ＋１サイクルで応答するのは
処理速度の点で望ましくない。また、転送応答時間が一
定であると、ホスト１のクロックサイクルを高めて処理
速度を向上させようとした場合に所望の結果が得られな
いことがある。例えば、転送応答時間が３５０ｎｓ以上
で動作可能なＴ／Ｏコントローラ４と、３８０ｎｓ以上
で動作可能なＴ／Ｏコントローラ４とが接続されたシス
テムでホストのクロックサイクルを／Ｏ０ｎｓから９０
ｎｓに変化させる場合について考察すると、／Ｏ０ｎｓ
のクロックの場合は、４クロツクサイクルに応答時間を
定めればよいが、９０ｎｓのクロックを用いると、応答
時間を４クロツクサイクルに定めた場合、３６０ｎｓと
なるので、３８０ｎｓ以上で動作可能なＴ／Ｏコントロ
ーラ４は動作できないことになる。この場合、応答時間
として５クロツクサイクルを用いると４５０ｎｓとなる
ので、却って転送効率が低下する。
この従来方式ではホストに接続されるＴ／Ｏコントロー
ラにおける最も応答速度の遅いものに適合するように応
答時間を定めな（てはならながったので、転送効率が低
下するという欠点があった。
ラにおける最も応答速度の遅いものに適合するように応
答時間を定めな（てはならながったので、転送効率が低
下するという欠点があった。
本発明はこのような点に鑑みて創作されたもので、転送
応答時間信号を各Ｔ／Ｏコントローラに対してプログラ
マブルとすることによって応答時間の異なるＴ／Ｏコン
トローラに対するデータ転送の効率を向上させ得るデー
タ転送方式を提供することを目的としている。
応答時間信号を各Ｔ／Ｏコントローラに対してプログラ
マブルとすることによって応答時間の異なるＴ／Ｏコン
トローラに対するデータ転送の効率を向上させ得るデー
タ転送方式を提供することを目的としている。
第２図は本発明の原理説明図であって、ホストとＩ／Ｏ
コントローラ間のタイミング関係を示すものである。同
図において５は転送要求信号を示し、６は転送応答信号
を示す。ここで、転送応答信号６はホスト側で決定され
ると共に、この転送応答信号６が発生している間にＴ／
Ｏコントローラにより転送要求信号がインアクティブに
される。
コントローラ間のタイミング関係を示すものである。同
図において５は転送要求信号を示し、６は転送応答信号
を示す。ここで、転送応答信号６はホスト側で決定され
ると共に、この転送応答信号６が発生している間にＴ／
Ｏコントローラにより転送要求信号がインアクティブに
される。
即ち、第１図に示すＴＡの期間８におけるＴＲＨで示す
期間９の経過後に転送要求信号が消失し、ＴＡで示す期
間８にデータ７がデータバスに供給される。本発明では
、ホスト側によってプログラマブルに決定される転送応
答信号６の期間を設定し得る設定手段を備え、複数のＩ
／Ｏコントローラに最適な応答信号の期間を提供する。
期間９の経過後に転送要求信号が消失し、ＴＡで示す期
間８にデータ７がデータバスに供給される。本発明では
、ホスト側によってプログラマブルに決定される転送応
答信号６の期間を設定し得る設定手段を備え、複数のＩ
／Ｏコントローラに最適な応答信号の期間を提供する。
夫々のＩ／Ｏコントローラに必要とされる転送応答信号
の期間をホストによって設定手段に書き込んでおき、Ｉ
／Ｏコントローラにより転送要求信号が発生されると、
設定手段に書き込まれた内容を基に転送応答信号をイネ
イブルにしてデータ転送を可能にする。
の期間をホストによって設定手段に書き込んでおき、Ｉ
／Ｏコントローラにより転送要求信号が発生されると、
設定手段に書き込まれた内容を基に転送応答信号をイネ
イブルにしてデータ転送を可能にする。
第３図は本発明の実施例のブロック回路図であって、Ｄ
ＭＡコントローラが／Ｏで示される。
ＭＡコントローラが／Ｏで示される。
２１は複数のＩ／Ｏコントローラとの間に形成される複
数のサブチャンネルを示す。ここで、転送要求信号（Ｄ
ＲＥ Ｑ）が発生されると、プライオリティ回路１１
が優先順位を決定してレジスタ１３に設定された内容を
基に、特定のＩ／Ｏコントローラに対する応答を開始す
る。レジスタ１３にはアドレスレジスタ１４．バイトカ
ウントレジスタ１５．モードレジスタ１６．ステータス
レジスタ１７及び応答時間切替えのためのレジスタ１８
が備えられ、アドレスレジスタ１４及びモードレジスタ
１６の内容に基づいて主記憶アクセス制御回路１２によ
り主記憶にアクセスが行なわれる。
数のサブチャンネルを示す。ここで、転送要求信号（Ｄ
ＲＥ Ｑ）が発生されると、プライオリティ回路１１
が優先順位を決定してレジスタ１３に設定された内容を
基に、特定のＩ／Ｏコントローラに対する応答を開始す
る。レジスタ１３にはアドレスレジスタ１４．バイトカ
ウントレジスタ１５．モードレジスタ１６．ステータス
レジスタ１７及び応答時間切替えのためのレジスタ１８
が備えられ、アドレスレジスタ１４及びモードレジスタ
１６の内容に基づいて主記憶アクセス制御回路１２によ
り主記憶にアクセスが行なわれる。
次いで、タイミング制御回路１９がプライオリティ回路
１１の出力、モードレジスタ１６の内容及びホストのス
タートＩ／Ｏ命令実行時、起動されるＩ／Ｏに応じてレ
ジスタ１８にセントされた内容を基にＩ／Ｏコントロー
ラ／Ｏの所定のライン２２に転送応答信号（ＤＡＣＫ）
を与える。なお、２０はデータバッファ及びＥＣＣ回路
であって、データのバッファリングとエラーのチェック
並びに訂正を行なう。なお、レジスタ１８のビット数は
切換えステップ数に基づいて決定されるものであって、
例えば、４ステツプ切換えの場合は２ビツトのレジスタ
を用い、（レジスタの値）×（ホストのクロック周期）
或いは、（最も速いＩ／Ｏコントローラの応答可能なり
ロックサイクル数）×（クロック周期）＋（レジスタの
値）×（クロック周期）等のようにして応答時間を設定
する。
１１の出力、モードレジスタ１６の内容及びホストのス
タートＩ／Ｏ命令実行時、起動されるＩ／Ｏに応じてレ
ジスタ１８にセントされた内容を基にＩ／Ｏコントロー
ラ／Ｏの所定のライン２２に転送応答信号（ＤＡＣＫ）
を与える。なお、２０はデータバッファ及びＥＣＣ回路
であって、データのバッファリングとエラーのチェック
並びに訂正を行なう。なお、レジスタ１８のビット数は
切換えステップ数に基づいて決定されるものであって、
例えば、４ステツプ切換えの場合は２ビツトのレジスタ
を用い、（レジスタの値）×（ホストのクロック周期）
或いは、（最も速いＩ／Ｏコントローラの応答可能なり
ロックサイクル数）×（クロック周期）＋（レジスタの
値）×（クロック周期）等のようにして応答時間を設定
する。
第４図は本発明の実施例の詳細なブロック回路図であっ
て、主記憶アクセス制御回路とＥＣＣ／データバッファ
回路を除いて示しである。また、説明を簡明にするため
第３図に示すものと同一の機能を有するブロックには同
一の参照番号を付して示しである。同図においてライン
３３には応答中のサブチャンネルを示すコード化信号／
Ｏ（Ａ。
て、主記憶アクセス制御回路とＥＣＣ／データバッファ
回路を除いて示しである。また、説明を簡明にするため
第３図に示すものと同一の機能を有するブロックには同
一の参照番号を付して示しである。同図においてライン
３３には応答中のサブチャンネルを示すコード化信号／
Ｏ（Ａ。
Ｂ）が供給され、また、ライン２９にはＤＭＡ要求受付
可能タイミング信号が供給される。また、ライン３０に
はＮＡＮＤゲート２４の一方の端子と同じクロックが供
給される。更に、ライン３１には転送応答信号（ＤＡＣ
Ｋ）をオフにするタイミングを制御するための信号（Ｃ
Ｅ）が供給される。この信号は、例えば、転送応答信号
（ＤＡＣＫ）と同時またはこれより数クロック遅れてオ
ンとなり、また、転送応答許可信号（Ｄ Ａ ＣＫ Ｅ
）のオフと同時にオフとなる。ここでタイミングを制御
するための信号ＣＢがオフ、即ち、カウンタ２６におけ
る（ＰＥ）がオンの間は、選択されたサブチャンネルに
対するレジスタ１８の切換えモード値がカウンタ２６に
ロードされ、タイミングを制御するための信号（ＣＥ）
がオンになった後、カウンタ２６がカウントアツプ（ま
たはダウン）され、このカウンタ２６よりキャリーが出
るとＪ−にフリップフロップ２７のＱ出力であるライン
３４における（ＤＡＣＫＥ）がオフとなる。なお、デコ
ーダ２８は応答中のサブチャンネルを示すコード化信号
をデコードし、該当するＩ／Ｏコントローラに適合する
（ＤＡＣＫ）信号を供給するために備えられる。
可能タイミング信号が供給される。また、ライン３０に
はＮＡＮＤゲート２４の一方の端子と同じクロックが供
給される。更に、ライン３１には転送応答信号（ＤＡＣ
Ｋ）をオフにするタイミングを制御するための信号（Ｃ
Ｅ）が供給される。この信号は、例えば、転送応答信号
（ＤＡＣＫ）と同時またはこれより数クロック遅れてオ
ンとなり、また、転送応答許可信号（Ｄ Ａ ＣＫ Ｅ
）のオフと同時にオフとなる。ここでタイミングを制御
するための信号ＣＢがオフ、即ち、カウンタ２６におけ
る（ＰＥ）がオンの間は、選択されたサブチャンネルに
対するレジスタ１８の切換えモード値がカウンタ２６に
ロードされ、タイミングを制御するための信号（ＣＥ）
がオンになった後、カウンタ２６がカウントアツプ（ま
たはダウン）され、このカウンタ２６よりキャリーが出
るとＪ−にフリップフロップ２７のＱ出力であるライン
３４における（ＤＡＣＫＥ）がオフとなる。なお、デコ
ーダ２８は応答中のサブチャンネルを示すコード化信号
をデコードし、該当するＩ／Ｏコントローラに適合する
（ＤＡＣＫ）信号を供給するために備えられる。
以上述べてきたように本発明によれば、異なる応答速度
を有するＩ／Ｏコントローラに応じた転送時間を設定で
き、各種速度のＩ／Ｏコントローラが混在するシステム
でのデータ転送効率、処理速度を向上させることができ
る。
を有するＩ／Ｏコントローラに応じた転送時間を設定で
き、各種速度のＩ／Ｏコントローラが混在するシステム
でのデータ転送効率、処理速度を向上させることができ
る。
第１図は本発明の原理説明図、
第２図はシステム構成図、
第３図は本発明の実施例のブロック回路図、第４図は本
発明の実施例の詳細なブロック回路図である。 第３図、第４図において、 ／ＯはＤＭＡコントローラ、 １１はプライオリティ回路、 １２は主記憶アクセス制御回路、 １３はレジスタ、 １８は時間切替えのためのレジスタ、 １９はタイミング制御回路、 ２５はフリップフロップ、 ２６はカウンタ、 ２７はＪ−にフリップフロップ、 ２８はデコーダである。
発明の実施例の詳細なブロック回路図である。 第３図、第４図において、 ／ＯはＤＭＡコントローラ、 １１はプライオリティ回路、 １２は主記憶アクセス制御回路、 １３はレジスタ、 １８は時間切替えのためのレジスタ、 １９はタイミング制御回路、 ２５はフリップフロップ、 ２６はカウンタ、 ２７はＪ−にフリップフロップ、 ２８はデコーダである。
Claims (2)
- （１）応答時間の異なる複数のＩ／Ｏコントローラ（４
）と、ホストコンピュータ（１）との間のデータ転送を
制御するデータ転送装置であって各Ｉ／Ｏコントローラ
に対してその対応する応答時間を与える応答時間設定手
段（１８′）を設け、与えられる応答時間の設定をホス
トコンピュータ（１）によりプログラマブルに行なうよ
うに構成したことを特徴とするデータ転送方式。 - （２）前記応答時間設定手段（１８′）はデータ転送応
答信号の時間を決定するホスト（１）とサブチャンネル
を介して接続される複数のＩ／Ｏコントローラにおける
特定のコントローラに対する応答を可能にするためのプ
ライオリティ回路（１１）と、前記特定のコントローラ
に対する応答時間の設定がホスト（１）のスタートＩ／
Ｏ命令によって起動されるＩ／Ｏに応じて行なわれるレ
ジスタ（１８）と、レジスタ（１８）の内容を読み出し
て応答時間を切り換えるための回路（２５）、（２６）
、（２７）、（２８）とからなるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26053685A JPS62120561A (ja) | 1985-11-20 | 1985-11-20 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26053685A JPS62120561A (ja) | 1985-11-20 | 1985-11-20 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120561A true JPS62120561A (ja) | 1987-06-01 |
| JPH0564383B2 JPH0564383B2 (ja) | 1993-09-14 |
Family
ID=17349325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26053685A Granted JPS62120561A (ja) | 1985-11-20 | 1985-11-20 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120561A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568757A (en) * | 1978-11-17 | 1980-05-23 | Hitachi Ltd | Terminal control unit |
| JPS58166451A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マイクロプログラム制御装置 |
-
1985
- 1985-11-20 JP JP26053685A patent/JPS62120561A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568757A (en) * | 1978-11-17 | 1980-05-23 | Hitachi Ltd | Terminal control unit |
| JPS58166451A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マイクロプログラム制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564383B2 (ja) | 1993-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |