JPS62120192A - デジタル信号分配装置 - Google Patents
デジタル信号分配装置Info
- Publication number
- JPS62120192A JPS62120192A JP61273083A JP27308386A JPS62120192A JP S62120192 A JPS62120192 A JP S62120192A JP 61273083 A JP61273083 A JP 61273083A JP 27308386 A JP27308386 A JP 27308386A JP S62120192 A JPS62120192 A JP S62120192A
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- JP
- Japan
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- digital signal
- output
- input
- demultiplexer
- input side
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Optical Communication System (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Analogue/Digital Conversion (AREA)
- Radio Relay Systems (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル信号の導通、貫通接続のためスイッチ
フレームと分配制御部とを有するデジタル信号分配装置
に関する。
フレームと分配制御部とを有するデジタル信号分配装置
に関する。
従来の技術
Ｄｉｇｉｔａｌ ５ｗ１ｔｃｈ Ｃｏｒｐｏｒａｔｉｏ
ｎ、社、７０７Ｅａｓｔ Ａｒａｐ’ａｈＯＲｏａｄ、
Ｒｉｅｈａｒｄｓｏｎ、 Ｔｅｘａｓ。
ｎ、社、７０７Ｅａｓｔ Ａｒａｐ’ａｈＯＲｏａｄ、
Ｒｉｅｈａｒｄｓｏｎ、 Ｔｅｘａｓ。
７５０８３−０９１１の型録から、デジタルクロスコネ
クトシステム（ｄｉｇｉｔａｌ ｃｒｏｓｓ−ｃｏｎｎ
ｅｃｔ’ｓｙｓｔｅｍ ） （ＤＥＸＣ８Ｉ ）が公知
である。上記システムはスイッチフレームを有しており
、このスイッチフレームにて、４５ Ｍｂｉｔ／ｓのピ
ッ）Ｌ／−トのＤＳ３−信号が供給、取出される。
クトシステム（ｄｉｇｉｔａｌ ｃｒｏｓｓ−ｃｏｎｎ
ｅｃｔ’ｓｙｓｔｅｍ ） （ＤＥＸＣ８Ｉ ）が公知
である。上記システムはスイッチフレームを有しており
、このスイッチフレームにて、４５ Ｍｂｉｔ／ｓのピ
ッ）Ｌ／−トのＤＳ３−信号が供給、取出される。
著書名” Ｎｅｕｅ ＫＯｍｍｕｎｌｋａｔｌＯｎＳｎ
ｅｔｌＺｆ３−Ｐｒｉｎｚｉｐｉｅｎ、 Ｅｉｎｒｉｅ
ｈｔｕｎｇｅｎ、 Ｓｙｓｔｅｍｅ −著者Ｇｅ ｒｋ
ｅ ｒ出版社５ｐｒｊ、ｎｇｅｒ −Ｖｅｒｌａｇ。
ｅｔｌＺｆ３−Ｐｒｉｎｚｉｐｉｅｎ、 Ｅｉｎｒｉｅ
ｈｔｕｎｇｅｎ、 Ｓｙｓｔｅｍｅ −著者Ｇｅ ｒｋ
ｅ ｒ出版社５ｐｒｊ、ｎｇｅｒ −Ｖｅｒｌａｇ。
Ｂｅｒｌｉｎ、 Ｈｅｉｄｅｌｂｅｒｇ、 Ｎｅｗ Ｙ
ｏｒｋ、 １９８２ 、第４６〜８１頁から同様にスイ
ッチ装置も公知である。第７１頁には同期動作のもとて
の１つのスイッチフレームを一介しての直列的導通、貫
通接続及び複数のスイッチフレームを介しての並列的貫
通接続が記載されている。
ｏｒｋ、 １９８２ 、第４６〜８１頁から同様にスイ
ッチ装置も公知である。第７１頁には同期動作のもとて
の１つのスイッチフレームを一介しての直列的導通、貫
通接続及び複数のスイッチフレームを介しての並列的貫
通接続が記載されている。
先行出願（第３５１１３５２．９号）によればスイッチ
装置の入力側と、出力側との間でプレジオクロナスの広
帯域デジタル信号が、中央クロックにより制御されてポ
ジティブスタッフ方式を用いて伝送される。
装置の入力側と、出力側との間でプレジオクロナスの広
帯域デジタル信号が、中央クロックにより制御されてポ
ジティブスタッフ方式を用いて伝送される。
” Ｎａｃｈｒｉｃｈｔｅｎｔ、ｅｃｈｎｉｓｅｈｅ
Ｚｅｉｔｓｃｈｒｉｆｔ”ｎｔ、ｚ、 ３６ （１９８
３）第３巻、第１６８−１７３頁では２，０４８ Ｍｂ
ｉｔ／ｓ、 ｓ、４４８ Ｍｂｉｔ、／ｓ。
Ｚｅｉｔｓｃｈｒｉｆｔ”ｎｔ、ｚ、 ３６ （１９８
３）第３巻、第１６８−１７３頁では２，０４８ Ｍｂ
ｉｔ／ｓ、 ｓ、４４８ Ｍｂｉｔ、／ｓ。
３４．３６８ Ｍｂｉｔ／Ｓ、 １３９．２６４ Ｍｂ
ｉｔ、／ｓ。
ｉｔ、／ｓ。
５６４、’；’ ９２ Ｍｂｉｔ／ｓを有するＥ −ｏ
ッハマ／Ｌ／チプレクスハイアラーキ及びデジタルマ
ルチプレクス装置が記載されている。
ッハマ／Ｌ／チプレクスハイアラーキ及びデジタルマ
ルチプレクス装置が記載されている。
アメリカ式ハイアラーキでは１．５４４ Ｍｂｉｔ／ｓ
（ＤＳ １ ）、３，１５２Ｍｂｉｔ／ｓ （ＤＳ Ｉ
Ｃ）。
（ＤＳ １ ）、３，１５２Ｍｂｉｔ／ｓ （ＤＳ Ｉ
Ｃ）。
６．３１２Ｍｂｉｔ／ｓ （ＤＳ ２ ）、 ４４，
７３６Ｍｂｉｔ／Ｓ （ＤＳ ３ ）、 ２７４，１
７６Ｍｂｉｔ／ｓ （ＤＳ４）のビットレートを有する
ハイアラーキ段が設けられている。ハイアラーキ段のビ
ットレート値に対して屡々切捨て、切上げの丸められた
値が示されている。
７３６Ｍｂｉｔ／Ｓ （ＤＳ ３ ）、 ２７４，１
７６Ｍｂｉｔ／ｓ （ＤＳ４）のビットレートを有する
ハイアラーキ段が設けられている。ハイアラーキ段のビ
ットレート値に対して屡々切捨て、切上げの丸められた
値が示されている。
デジタル伝送技術ではマルチプレクサに手動の分配装置
が後置接続されており、この分配装置を介して、データ
流が、目標地（宛先）に通じている線路に分配される。
が後置接続されており、この分配装置を介して、データ
流が、目標地（宛先）に通じている線路に分配される。
電子的分配装置（スイッチフレーム）は上記手動分配装
置に比して、動作中のみならず、障害の場合にも、スイ
ッチフレームにおける自動的経路捜査による迅速な切換
可能性及び遠隔制御可能性の利点がある。
置に比して、動作中のみならず、障害の場合にも、スイ
ッチフレームにおける自動的経路捜査による迅速な切換
可能性及び遠隔制御可能性の利点がある。
マルチプレクサ及びスイッチフレーム装置は夫々入〜力
、出力インターフェースを要するので、手動分配装置を
電子的スイッチフレームで置換することは著しく不経済
である。
、出力インターフェースを要するので、手動分配装置を
電子的スイッチフレームで置換することは著しく不経済
である。
発明の目的
本発明の目的、課題とするのはマルチプレクス装置と共
働して、電子的スイッチフレーム用のコストをわずかし
か要しない経済的な技術手段を提供することにある。
働して、電子的スイッチフレーム用のコストをわずかし
か要しない経済的な技術手段を提供することにある。
発明の構成
上記課題の解決のため本発明によれば、中央クロック制
御される複数の同じ部分スイッチフレームが設けられて
おり、該部スイッチフレームの個数が１つの選ばれた比
較的高いハイアラーキ段から１つの選ばれた比較的低い
ハイアラーキ段への多重変換時の変換係数に相応し、前
記部分スイッチフレームの入力側が第１分配装置入力側
として用いられ、前記部分スイッチフレームの出力側が
、第１分配装置出力側として用いられ、更に、同じ位置
のすべての入力側が１つの入力側群を形成し、同じ位置
のすべての出力側が１つの出力側群を形成しており、少
なくとも１つの入力側群に１つのデマルチプレクサが前
置接続されており、該デマルチプレクサの入力側が第２
の分配器入力側を形成しており、さらに、少なくとも１
つの出力側群に、１つのマルチプレクサが後置接続され
ており、該マルチプレクサの出力側が、第２の分配装置
出力側を形成しているのである。
御される複数の同じ部分スイッチフレームが設けられて
おり、該部スイッチフレームの個数が１つの選ばれた比
較的高いハイアラーキ段から１つの選ばれた比較的低い
ハイアラーキ段への多重変換時の変換係数に相応し、前
記部分スイッチフレームの入力側が第１分配装置入力側
として用いられ、前記部分スイッチフレームの出力側が
、第１分配装置出力側として用いられ、更に、同じ位置
のすべての入力側が１つの入力側群を形成し、同じ位置
のすべての出力側が１つの出力側群を形成しており、少
なくとも１つの入力側群に１つのデマルチプレクサが前
置接続されており、該デマルチプレクサの入力側が第２
の分配器入力側を形成しており、さらに、少なくとも１
つの出力側群に、１つのマルチプレクサが後置接続され
ており、該マルチプレクサの出力側が、第２の分配装置
出力側を形成しているのである。
本発明の実施例によればデマルチプレクサは比較的高い
ハイアラーキ段のデジタル信号をこれとは別のビットレ
ートを有するデジタル信号に変換するように構成されて
おり、該デジタル信号のビットレートは所定の比較的高
いハイアラーキ段のデジタル信号のビットレートの、部
分スイッチフレームの個数による除算によって定まり、
マルチプレクサは相応の戻り変換を行なうように構成さ
れているのである。
ハイアラーキ段のデジタル信号をこれとは別のビットレ
ートを有するデジタル信号に変換するように構成されて
おり、該デジタル信号のビットレートは所定の比較的高
いハイアラーキ段のデジタル信号のビットレートの、部
分スイッチフレームの個数による除算によって定まり、
マルチプレクサは相応の戻り変換を行なうように構成さ
れているのである。
本発明の別の実施例によればデマルチプレクサは比較的
高いハイアラーキ段のデジタル信号を、比較的低いハイ
アラーキ段のデジタル信号へ変換するように構成されて
おり、更に、マルチプレクサは相応の戻り変換をするよ
うに構成されているのである。
高いハイアラーキ段のデジタル信号を、比較的低いハイ
アラーキ段のデジタル信号へ変換するように構成されて
おり、更に、マルチプレクサは相応の戻り変換をするよ
うに構成されているのである。
実施例
図は４つの部分スイッチフレーム１〜４から成るスイッ
チフレームを有する本発明の分配装置を示す。装置構成
はさらにデマルチプレクサ５ａ、５ｂ、及び６・ａ、６
ｂを有し、これらのデマルチプレクサは出力側にて部分
スイッチフレーム１〜４の入力側群２１．２２に接続さ
れている。その際その入力側群は各部分スイッチフレー
ム１〜４にて同じ位置にて各１つの入力側から成る。相
応の出力側群２３．２４にはマルチプレクサ７ａ、７ｂ
及び３ａ、３ｂが接続されている。
チフレームを有する本発明の分配装置を示す。装置構成
はさらにデマルチプレクサ５ａ、５ｂ、及び６・ａ、６
ｂを有し、これらのデマルチプレクサは出力側にて部分
スイッチフレーム１〜４の入力側群２１．２２に接続さ
れている。その際その入力側群は各部分スイッチフレー
ム１〜４にて同じ位置にて各１つの入力側から成る。相
応の出力側群２３．２４にはマルチプレクサ７ａ、７ｂ
及び３ａ、３ｂが接続されている。
第１の実施例ではデマルチプレクサ５ａ、 ６ａが設け
られており、このデマルチプレクサは１４０ Ｍｂｉｔ
／ｓ信号Ｄ１を信号製１４０／４Ｍｂｉｔ／ｓ信号Ｄ２
ａに変換する。マルチプレクサ７ａ、８ａは４つの１４
０／ ４ Ｍｂｉｔ／Ｓ信号Ｄ２ａを１つの１４ ［］
Ｍｂｉｔ／ｓ信号Ｄ１に変換する。この場合入力側１
１〜１４．１７〜２０は利用されない。
られており、このデマルチプレクサは１４０ Ｍｂｉｔ
／ｓ信号Ｄ１を信号製１４０／４Ｍｂｉｔ／ｓ信号Ｄ２
ａに変換する。マルチプレクサ７ａ、８ａは４つの１４
０／ ４ Ｍｂｉｔ／Ｓ信号Ｄ２ａを１つの１４ ［］
Ｍｂｉｔ／ｓ信号Ｄ１に変換する。この場合入力側１
１〜１４．１７〜２０は利用されない。
第２の実施例ではデマルチプレクサ５ｂ、６ｂは１つの
１４０Ｍｂ１ｔ／ｓ信号Ｄ１を４つの６４Ｍｂｉｔ／ｓ
信号Ｄ２１）に変換し、マルチプレクサ７ｂ、８ｂは相
応の戻し変換を行なう。この場合、第１の分配装置入力
側１１〜１４及び第１の分配装置出力側１７−２０にて
３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂが供給又は取出され得る
。
１４０Ｍｂ１ｔ／ｓ信号Ｄ１を４つの６４Ｍｂｉｔ／ｓ
信号Ｄ２１）に変換し、マルチプレクサ７ｂ、８ｂは相
応の戻し変換を行なう。この場合、第１の分配装置入力
側１１〜１４及び第１の分配装置出力側１７−２０にて
３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂが供給又は取出され得る
。
プレジオクロナス動作の場合さらにスタッフ装置２５〜
３６、及びデスタッフ装置３７〜４８が挿入接続され得
る。第１の実施例の動作の場合、例えば、分配装置入力
側９に加わる１ ４０ Ｍｂｉｔ／ｓ信号Ｄ１は信号製
１出力側１５又は分配装置出力側１６へ導通接続され得
る。
３６、及びデスタッフ装置３７〜４８が挿入接続され得
る。第１の実施例の動作の場合、例えば、分配装置入力
側９に加わる１ ４０ Ｍｂｉｔ／ｓ信号Ｄ１は信号製
１出力側１５又は分配装置出力側１６へ導通接続され得
る。
更に、例えば１４０ ／ ４− Ｍｂｉ、ｔ／ｓ信号信
号性２ａつが、マルチプレクサ７ａに供給され、残υの
１４０ ／ ４ Ｍｂｉｔ／ｓ信号Ｄ２ａ信号用２ａレ
クサ８ａに供給され得る。それらのマルチプレクサにて
なお空き状態の入力側は例えば、分配装置入力側１０に
おける１ ４ 口Ｍｂｉｔ／ｓ信号Ｄ１の１４０／４Ｍ
ｂｉｔ、信号Ｄ２ａを印加され得る。
号性２ａつが、マルチプレクサ７ａに供給され、残υの
１４０ ／ ４ Ｍｂｉｔ／ｓ信号Ｄ２ａ信号用２ａレ
クサ８ａに供給され得る。それらのマルチプレクサにて
なお空き状態の入力側は例えば、分配装置入力側１０に
おける１ ４ 口Ｍｂｉｔ／ｓ信号Ｄ１の１４０／４Ｍ
ｂｉｔ、信号Ｄ２ａを印加され得る。
第２実施例ではスイッチフレーム１〜４にて３４ Ｍｂ
ｉｔ／Ｓ信号Ｄ２ｂが導通接続される。つまり、個々の
３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂは分配装置入力側１１〜
１４にてスイッチフレーム１〜４に供給されるか、又は
分配装置出力側１７〜２０にて取出される。３４ Ｍｂ
ｉｔ／Ｓ信号Ｄ２ｂは例えば分配装置入力側１１から分
配装置出力側２０へ達し得る。上記信号は同様にマルチ
プレクサ７ｂ又は８ｂの入力側に供給され得る。
ｉｔ／Ｓ信号Ｄ２ｂが導通接続される。つまり、個々の
３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂは分配装置入力側１１〜
１４にてスイッチフレーム１〜４に供給されるか、又は
分配装置出力側１７〜２０にて取出される。３４ Ｍｂ
ｉｔ／Ｓ信号Ｄ２ｂは例えば分配装置入力側１１から分
配装置出力側２０へ達し得る。上記信号は同様にマルチ
プレクサ７ｂ又は８ｂの入力側に供給され得る。
同様に、デマルチプレクサ３ｂから生じる３４Ｍｂｉｔ
／ｓ信号Ｄ２ｂは分配装置出力側１８に供給され得る。
／ｓ信号Ｄ２ｂは分配装置出力側１８に供給され得る。
第６の実施例の場合、第１、第２実施例に共通の構成が
設けられる。よって、デマルチプレクサ５ ａ ｐ
５ ｂＮ及び６ａ、６ｂが設けられており、これらのデ
マルチプレクサは１４ Ｑ Ｍｂｉｔ／Ｓ信号Ｄ１を４
つの１４０ ／ ４ Ｍｂｉｔ、／ｓ信号Ｄ２ａないし
４つの３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂ信号−２ｂ相応の
マルチプレクサ７ａ、７ｂないし３ａ、 ８ｂに戻し
変換する。その際スイッチフレーム１〜４の相応の制御
によって、１４０／ ４ Ｍｂｉｔ／ｓ信号Ｄ２ａ、及
び３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂ信号−２ｂルチプレク
サに供給されないことが保証される。
設けられる。よって、デマルチプレクサ５ ａ ｐ
５ ｂＮ及び６ａ、６ｂが設けられており、これらのデ
マルチプレクサは１４ Ｑ Ｍｂｉｔ／Ｓ信号Ｄ１を４
つの１４０ ／ ４ Ｍｂｉｔ、／ｓ信号Ｄ２ａないし
４つの３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂ信号−２ｂ相応の
マルチプレクサ７ａ、７ｂないし３ａ、 ８ｂに戻し
変換する。その際スイッチフレーム１〜４の相応の制御
によって、１４０／ ４ Ｍｂｉｔ／ｓ信号Ｄ２ａ、及
び３４ Ｍｂｉｔ／ｓ信号Ｄ２ｂ信号−２ｂルチプレク
サに供給されないことが保証される。
基本的に上記配置構成は他のビットレートのもとでも使
用され得る、例えば、 ３ Ｍｂｉｔ／ｓ ＋ ４ Ｘ ２Ｍｂｉｔ／ｓ３
４ Ｍｂｉｔ／ｓ −＋ ４ Ｘ ８ Ｍｂｉｔ／
ｓ５６５ Ｍｂｉｔ／ｓ ＋ ４ Ｘ １４ Ｄ Ｍｂ
ｉｔ／ｓこれらの部分信号は夫々４つの部分スイッチフ
レームを要するものとなる。
用され得る、例えば、 ３ Ｍｂｉｔ／ｓ ＋ ４ Ｘ ２Ｍｂｉｔ／ｓ３
４ Ｍｂｉｔ／ｓ −＋ ４ Ｘ ８ Ｍｂｉｔ／
ｓ５６５ Ｍｂｉｔ／ｓ ＋ ４ Ｘ １４ Ｄ Ｍｂ
ｉｔ／ｓこれらの部分信号は夫々４つの部分スイッチフ
レームを要するものとなる。
発明の効果
本発明によれば、マルチプレクス装置と共働して、電子
的スイッチフレームに対するコストをわずかしかかけな
い経済的な解決策を実現できるという効果が奏される。
的スイッチフレームに対するコストをわずかしかかけな
い経済的な解決策を実現できるという効果が奏される。
図は本発明の分配装置の実施例の構成図である。
１〜４・・・部分スイッチフレーム、５ａ、５ｂ。
６ａ、６ｂ−−−デフ ／ｌｚｌフチクサ、７ａ、、７
ｂ。
ｂ。
Claims (1)
- 【特許請求の範囲】 １、デジタル信号（Ｄ１）の導通、貫通接続のためスイ
ツチフレームと分配制御部（４９）とを有するデジタル
信号分配装置において、中央クロツク制御される複数の
同じ部分スイツチフレーム（１−４）が設けられており
、該部スイツチフレームの個数が１つの選ばれた比較的
高いハイアラーキ段から１つの選ばれた比較的低いハイ
アラーキ段への多重変換時の変換係数に相応し、前記部
分スイツチフレームの入力側が第１分配装置入力側（１
１−１４）として用いられ、前記部分スイツチフレーム
の出力側が、第１分配装置出力側 （１７−２０）として用いられ、更に同じ位置のすべて
の入力側が１つの入力側群（２１、２２）を形成し、同
じ位置のすべての出力側が１つの出力側群（２９、２４
）を形成しており、少なくとも１つの入力側群（２１、
２２）に１つのデマルチプレクサ（５ａ、６ａ、５ｂ、
６ｂ）が前置接続されており、該デマルチプレクサの入
力側が第２の分配器入力側（９、１０）を形成しており
、さらに、少なくとも１つの出力側群（２３、２４）に
、１つのマルチプレクサ（７ａ、８ａ、７ｂ、８ｂ）が
後置接続されており、該マルチプレクサの出力側が、第
２の分配装置出力側（１５、１６）を形成していること
を特徴とするデジタル信号分配装置。 ２、デマルチプレクサ（５ａ、５ｂ）は比較的高いハイ
アラーキ段のデジタル信号（Ｄ１）をこれとは別のビツ
トレートを有するデジタル信号に変換するように構成さ
れており、該デジタル信号のビツトレートは所定の比較
的高いハイアラーキ段のデジタル信号（Ｄ１）のビツト
レートの、部分スイツチフレーム （１−４）の個数による除算によつて定まり、マルチプ
レクサ（７ａ、８ａ）は相応の戻り変換を行なうように
構成されている特許請求の範囲第１項記載の装置。 ３、デマルチプレクサ（５ｂ、６ｂ）は比較的高いハイ
アラーキ段のデジタル信号（Ｄ１）を、比較的低いハイ
アラーキ段のデジタル信号（Ｄ２ｂ）へ変換するように
構成されており、更に、マルチプレクサ（７ｂ、８ｂ）
は相応の戻り変換をするように構成されている特許請求
の範囲第１項記載の装置。 ４、部分スイツチフレーム（１−４）のすべての入力側
（１１−１４）及び入力側群（２１、２２）に、スタツ
フ装置（２５〜３６）が前置接続されており、更に、部
分スイツチフレーム（１〜４）のすべての出力側（１７
〜２０）及び出力側群（２３、２４）に、デスタツフ装
置（３７〜４８）が後置接続されている前記特許請求の
範囲各項のうちいずれか１に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3540865 | 1985-11-18 | ||
| DE3540865.0 | 1985-11-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120192A true JPS62120192A (ja) | 1987-06-01 |
Family
ID=6286293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61273083A Pending JPS62120192A (ja) | 1985-11-18 | 1986-11-18 | デジタル信号分配装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0226054B1 (ja) |
| JP (1) | JPS62120192A (ja) |
| AT (1) | ATE50099T1 (ja) |
| AU (1) | AU574280B2 (ja) |
| BR (1) | BR8605678A (ja) |
| DE (1) | DE3668740D1 (ja) |
| NO (1) | NO864583L (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE516177C2 (sv) | 1999-09-10 | 2001-11-26 | Ericsson Telefon Ab L M | Anordning, system och förfarande för att omkoppla plesiokrona,hierarkiska digitala trafiksignaler |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147594A (ja) * | 1983-02-10 | 1984-08-23 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2420437B2 (de) * | 1974-04-26 | 1978-02-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur datenuebertragung in einem plesiochronen netz |
| GB8508740D0 (en) * | 1985-04-03 | 1985-05-09 | Plessey Co Plc | Switching arrangements |
-
1986
- 1986-11-14 AT AT86115839T patent/ATE50099T1/de not_active IP Right Cessation
- 1986-11-14 EP EP86115839A patent/EP0226054B1/de not_active Expired - Lifetime
- 1986-11-14 DE DE8686115839T patent/DE3668740D1/de not_active Expired - Fee Related
- 1986-11-17 AU AU65324/86A patent/AU574280B2/en not_active Ceased
- 1986-11-17 BR BR8605678A patent/BR8605678A/pt unknown
- 1986-11-18 NO NO864583A patent/NO864583L/no unknown
- 1986-11-18 JP JP61273083A patent/JPS62120192A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147594A (ja) * | 1983-02-10 | 1984-08-23 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE50099T1 (de) | 1990-02-15 |
| AU574280B2 (en) | 1988-06-30 |
| DE3668740D1 (de) | 1990-03-08 |
| AU6532486A (en) | 1987-05-21 |
| NO864583D0 (no) | 1986-11-18 |
| NO864583L (no) | 1987-05-19 |
| EP0226054B1 (de) | 1990-01-31 |
| EP0226054A1 (de) | 1987-06-24 |
| BR8605678A (pt) | 1987-08-18 |
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