JPH0670385A - 高速セル交換網のための光スイッチ - Google Patents

Abstract

(57)【要約】 【目的】 光学成分の性態を完全に活用できる、電子制
御部分が存在しても内部の非常な高速でも情報の流れを
利用する光スイッチの提供 【構成】 高速セル交換網のための光スイッチは光相互
接続網（ＣＭ）および電気制御網（ＣＴ）から成る。光
構成要素性能を十分に活用し、そして電気構成要素の動
作速度制限によって課せられる制約を克服するために、
相互接続網（ＣＭ）の各入力（ＩＮ１…ＩＮｋ）は、相
互接続網を介して同じ経路を通ることになっているセル
の基礎群を形成し、かつその基礎群を時間圧縮する手段
（ＰＡＣ１…ＰＡＣｋ）に関連しており、そして各出力
（ＯＵ１…ＯＵｋ）は、基礎群の時間拡張および集合セ
ルの分離のための手段（ＰＡＤ１…ＰＡＤｋ）に関連し
ている。

Description

【発明の詳細な説明】

【０００１】本発明は光通信システムに関し、より詳細
には、高速セル交換網のための光スイッチに関する。高
速セル（またはパケット）交換技術は、その英語での名
称「アシンクロナストランスファーモード（非同期転送
モード）」の頭文字を取ってＡＴＭとも称され、ディジ
タル広帯域統合サービス網に存在する流れのような、非
常に高速度でのディジタルフローを交換するために、ま
すます重要になりつつある。この技術では、種々のサー
ビスに関する情報は、「セル」と称する、固定長（約４
００ビット）を持つ隣接単位へと編成されるが、この
「セル」は情報フィールドおよびヘッダフィールドから
成り、そして他のサービス情報と共に接続識別子を搬送
する。統合サービス網による速度と帯域幅要件のため
に、光学技術の利用は伝送ラインと交換機能の両者を実
現することにますます関心を深めている。しかし、今日
の技術状態では、光学技術による高処理性能は期待でき
ず、そして一般に与えられた光交換システムでは電気制
御部分（従って高処理性能を有する）および光運送部分
（高性能の情報処理能力を有する）を利用することにな
っている。例えば、これらのネットワークの実施例は、
欧州特許出願ＥＰ−Ａ−Ｏ２２４２４４およびＥＰ−Ａ
−Ｏ４１１５２ならびに下記の論文に記述されている。

【０００２】「高速パケット網のための光子ノックアウ
トスイッチ」ＩＥＥＥ／ＩＥＩＣＥ大域通信会議（１９
８７年１１月１５〜１８日、東京）においてＫ．Ｙ．エ
ング（Ｅｎｇ）により提出。「高速パケット交換への光
技術利用」光子交換についてのトピック集会（１９８９
年３月１〜３日、ソールトレイク市、米国）において
Ｐ．シナト（Ｃｉｎａｔｏ）およびＡ．ドボシオ（ｄｅ
Ｂｏｓｉｏ）により提出。「高速パケットおよび周波
数スイッチング技術に基づいた電気光学交換ノード」国
際スイッチングシンポジウム（１９９０年５月、ストッ
クホルム、スエーデン）においてＡ．ドボシオにより提
出。しかし、電子制御装置には動作速度限度があり、そ
れらはノードへの入力ライン上のビット速度を制限させ
るので、光部分の性能の十分な活用を妨げることもあり
得る。この発明の目的は、光学成分の性能を完全に活用
することができる、従って電子制御部分が存在しても、
内部の非常な高速での情報の流れを利用する光スイッチ
を提供することである。

【０００３】発明によれば、このスイッチは相互接続光
ネットワークと、電気制御ネットワークと、各スイッチ
入力および各スイッチ出力に関連し、相互接続ネットワ
ークで処理しようとする情報から電気制御ネットワーク
に前進しようとする情報を分離し、そして制御ネットワ
ークから来た情報と相互接続ネットワークから来た情報
を再結合してセルフローとする端子装置と、スイッチし
ようとする信号の時間圧縮およびスイッチされた信号の
時間再拡張のための手段、とを備えており、そして相互
接続ネットワークの各入力は、相互接続ネットワークを
通る同じ経路を通らなければならない複数のセルを関連
づけることによってセル基礎群を形成し、かつこの基礎
群に作用することによって前記時間圧縮を実行する手段
に関連しており、従って、その持続時間は基礎群の原持
続時間の所定の小数部に等しく、そしてその情報内容
は、ビット数として、基礎群セルの情報内容の和に等し
い情報単位を形成する、電気制御ネットワークは、光相
互接続ネットワークを通じて、セル基礎群レベルで、ス
イッチングを管理する、

【０００４】相互接続ネットワークの各出力は前記時間
拡張のための手段に関連しており、相互接続ネットワー
クから出る基礎群を原持続時間に戻し、そして出力ライ
ンにそれらを進める前に個別セルを分離する、ことを特
徴としている。光交換網を通じて交換しようとするパケ
ットの時間圧縮は、出願者自身の名前でイタリアで与え
られた特許第１２１７１３０号で、それ自体周知である
が、この場合、電気信号から構成される個々のパケット
が圧縮され、それらは圧縮後、光形式に変換される。ス
イッチはＡＴＭディジタル交差接続システムであること
が望ましく、そして集合および圧縮手段は同じ仮想経路
に関連するセル基礎群を形成する。交差接続システムへ
のこの発明の応用は、交換しようとするトラヒックが十
分に高いので過度の遅延を招くことなくセル基礎群を形
成することができるので、有用である。

【０００５】発明は添付の図面を参照することにより、
一層よく理解されるであろう。図１は発明によるスイッ
チの構造を示す。図２はセル基礎群と圧縮装置の構造を
示す。図３は圧縮動作の略図である。図４は圧縮解除装
置の構造を示す。図５は圧縮解除動作を示す略図であ
る。非限定的な一例として、光交換網および電子制御網
から成るＡＴＭディジタル交差接続システムに関して、
発明を説明する。周知のように、ＡＴＭ交差接続システ
ムは仮想経路レベルで、ＡＴＭフローをスイッチする。
仮想経路は通常、半永久コールに関連し、従って交差接
続システムは、それほど頻繁に再構成する必要はない。
これは代表的な利用例であり、交換網の構成後、大量の
トラヒックの処理能力は保証され、従って電子制御装置
は何の制約も設定してはならない、ということは重要で
ある。

【０００６】発明によれば、セルフロー処理装置がある
ために、前記利点が得られるが、この装置はラインと交
換端子装置間の１側に挿入されて再同期、伝送同期支持
部からのＡＴＭフローの抽出、仮想経路レベルでのラベ
ル変換、制御装置に供給しようとする信号情報の電気形
式への変換等および交換網への入力を発生し、そして交
換網の出力と端子装置間の他側に挿入されて、セルを伝
送キャリヤに再び挿入するために要する相補動作を発生
する。図１では、光接続ネットワークはＣＭで、電気制
御ネットワークはＣＴで示され、そして入力光接続Ｅ１
…Ｅｈ…Ｅｍ…Ｅｎ…および出力接続Ｕ１…Ｕｈ…Ｕｍ
…Ｕｎにそれぞれ関連するラインおよび交換端子装置は
ＴＥ１…ＴＥｈ…ＴＥｍ…ＴＥｎ，ＴＵ１…ＴＵｈ…Ｔ
Ｕｍ…ＴＵｎで示される。端子装置ＴＥ，ＴＵは当業者
には周知であり、そしてそれらは発明の部分ではなく、
従って詳細には記述しない。いずれにしても、可能な実
現例はＥＰ−Ａ−Ｏ４１１５６２に記述されている。

【０００７】装置ＴＥの出力１（１−１…１ｎ）は、そ
の各々が１つ以上の装置ＴＥから出力するセルを受入れ
る装置ＰＡＣ１…ＰＡＣｋに接続している。図では、特
に、装置ＴＥ１…ＴＥｈの出力はＰＡＣ１に接続し、そ
して装置ＴＥｍ…ＴＥｎのそれらはＰＡＣｋに接続して
いる。装置ＰＡＣに接続したラインの数はこれらの全装
置にとって同じである。装置ＰＡＣは、その入力ライン
の各々に対して、同じ仮想経路に関連するセル基礎群を
形成し、そして各基礎群に、交差接続システム内で有効
なラベルを結合させて、個別セルが通常、ＡＴＭスイッ
チにおいて管理されるのと同様に制御装置ＣＴによる基
礎群の管理を可能にする手段ＰＡ（ＰＡ１…ＰＡｈ…Ｐ
Ａｍ…ＰＡｎ）と、各基礎群の持続時間をプリセット係
数Ｃだけ減らすことによって、関連集合装置の出力２
（２−１…２ｈ…２ｍ…２ｎ）に存在する基礎群内部の
ビットの時間圧縮を実行する手段ＰＣ（ＰＣ１…ＰＣｈ
…ＰＣｍ…ＰＣｎ）に、とを備えている。

【０００８】接続ネットワークＣＭの入力／出力ＩＮ，
ＯＵの数ｋが、スイッチの入力／出力Ｅ，Ｕの数ｎより
低い場合、実施例に示されるように、各装置ＰＡＣは、
全圧縮手段ＰＣの出力３（３−１…３ｈ…３ｍ…３ｎ）
を周期的に走査し、かつＣＭ交換網への入力ラインＩＮ
（ＩＮ１…ＩＮｋ）にこれらの出力の圧縮基礎群を集中
するマルチプレクサＭＵ（ＭＵ１…ＭＵｋ）も含んでい
る。マルチプレクサＭＵに対する制御信号は、制御装置
ＣＴの一部であるシステム時間基準によって、装置ＰＡ
Ｃと制御装置ＣＴ間の信号交換のための接続を全体とし
て図示する適切な接続ワイヤー４−１…４ｋを介して、
供給される。代表的な実施例において、交差接続システ
ムは５１２の入力／出力リンクＥ／Ｕを示し、そして交
換網ＣＭ（６４の入力／出力を有す）を利用することが
できる、各入力リンクは１０の仮想経路に関するセルを
搬送することができる。基礎群（同じ大きさを持つ）は
８〜１６のセルから成ることができる。

【０００９】集合および圧縮の結果として、セルのそれ
とほぼ等しい持続時間を有し、かつ基礎群の全セルの内
容の和に等しい内容を有する情報単位が得られ、従って
時間単位においてずっと大量の情報を搬送する。電子制
御装置ＣＴは、個別ＡＴＭセルの代わりにこれらの情報
単位を処理し、従ってそれらは特定速度要件を持たず、
かつ光交換網の最適活用に対してどんな制約も置かない
であろう。個別セルの代わりにセル基礎群が処理される
ようになるということは、この制御装置におけるどんな
変更をも意味するものではなく、従ってその構造はＡＴ
Ｍ交換機の幾つかの原型としてすでに提示されたものと
同類である。集合および圧縮の結果として、所要帯域幅
が相対的に増加し、それによって交換網ＣＭに対する光
技術の利用が必要とされる。

【００１０】時間圧縮係数Ｃ（基礎群を形成するセルの
数と同程度の大きさであることができる）は、交差接続
システム入力とＣＭ接続網入力間の比ｎ／ｋより低くな
い方が望ましい。このようにして、基礎群間の保護時間
は接続網動作がより容易になるようにすることができ
る。この事は、前述のＡ．ドボシオ他の論文、およびＥ
Ｐ−Ａ−Ｏ−４１１５６２に記述されているように、交
差接続システムにおいてセルと周波数スイッチングが実
行される場合、特に重要になる。交換網ＣＭの出力ＯＵ
１…ＯＵｋは、装置ＰＡＣの逆動作を行う各装置ＰＥＤ
１…ＰＥＤｋに属する多重分離装置ＤＭ１…ＤＭｋに接
続している。各多重分離装置ＤＭには１入力と、マルチ
プレクサＭＵの入力と同数の出力がある。

【００１１】多重分離装置ＤＭの出力５−１…５ｈ…５
ｍ…５ｎは、基礎群の時間拡張のための各自の手段ＰＥ
１…ＰＥｎに接続し、それらの次には基礎群を個別セル
に分解するための手段ＰＤ１…ＰＤｎが続く。手段ＰＤ
は手段ＰＥから、各自の接続６−１…６ｎを介して、分
解しようとする基礎群を受信し、付加ラベルを除去し、
そして個別セルを、装置ＴＵ１…ＴＵｎへの接続７−１
…７ｎに供給する。ラベルを構成するビットの数および
位置は既知であり、そしてセルは一定の長さを有するの
で、当業者は容易に、所要動作を実行することができる
装置を実現することができる。例えば、装置ＰＤは適切
に時間合わせしたレジスターであることができる。装置
ＰＥＤは、接続８−１…８ｋを介して、制御装置ＣＴか
ら適切な制御信号を受信する。装置ＰＡＣ，ＰＥＤは、
この発明の主題である、ＡＴＭセルフローのための処理
装置である。

【００１２】以下で述べる良好な実施態様において、セ
ル集合は電気信号に基づいて実行され、そして圧縮およ
び集中動作は光信号に基づいて実行される。同様に、拡
張は光学的に実行され、そして基礎群の分解は電気形式
である。接続Ｅ，Ｕは光タイプであると考えられるの
で、端子装置ＴＥ，ＴＵは必要な光／電変換装置ならび
にその逆を組入れることになる。これは交換システム構
造にとって付加問題ではない。同期式ディジタル階層
（ＳＤＨ）フレームは電気形式で処理されるので、これ
らの変換装置は、入力／出力ライン上の光の流れが通
常、標準ＳＤＨに従って編成されているどんな場合に
も、備えられているからである。接続１００，１０１
は、端子装置ＴＥ，ＴＵと制御装置ＣＴ間の接続を図で
示したものである。

【００１３】図２は、装置ＰＡ，ＰＣの可能な実施態様
を示す。装置ＰＡは主に、その各々が同じ仮想経路に関
連するセルのキューを編成して基礎群を形成するＦＩＦ
Ｏメモリバンク（この実施例では１０の）ＭＦ１…ＭＦ
ｐから成る。メモリは任意にセルを受信すると考える
と、書き／読み制御装置は、セルのプリセット数が書込
まれたことを認識し、そして一旦この数が達成される
と、連続する基礎群に挿入しようとするセルがなお書込
まれていても、読出しを開始することができなくてはな
らない。遅れすぎないようにするために、基礎群が完了
していなくても、最大プリセット時が過ぎたら、いずれ
にしても読みを開始しなくてはならない。この最大時間
は、メモリそれ自体の制御装置内に設けられ、かつ最初
の集合セルが到着した時に開始する適切なカウンタによ
って、図１の接続４の１つに属するワイヤ４０により電
気制御網ＣＴの時間基準によって供給されるフロック信
号を利用して、カウントされるであろう。簡単にするた
めに、前記制御装置はブロックＭＦに組込まれている。
これらの動作手順を可能にするよう編成されたメモリ
は、当業者に周知である。

【００１４】交差接続システム内で有効なラベル（一般
のサービス情報および特に基礎群特性に関する情報を含
む）もまた、各基礎群のヘッドに付加される。このラベ
ルは、関連接続１０−１…１０ｐ（図１のライン１の一
部である）を介して、ＴＥによって供給され、そして基
礎群の第１セルの到着が認識される場合、メモリにロー
ドされる。このラベルは一般に、分解装置ＰＤによって
利用される。このタイプのサービスラベルは、例えば下
記の論文に記されているような通常のＡＴＭ交差接続シ
ステムの場合にも、装置ＴＥによって作成される。
（Ａ．Ｌ．フォックス（Ｆｏｘ）他「レースブリント
（ＲＡＣＥ ＢＬＩＮＴ）：広帯域ローカルネットワー
ク」統合広帯域サービスおよびネットワークに関するＩ
ＥＥ会議（１９９０年１０月、ロンドン）において提
出）。格納しようとするセルは、メモリＭＦ１…ＭＦｐ
にそれぞれ接続したＰ出力を与えるデコード網ＤＥの入
力に接続した接続１１（これもまたライン１の一部であ
る）を介して、ＴＥから来る。ＤＥは、接続１２を介し
て、ＴＥから、制御信号として、ＴＥに到着する各セル
のラベルビット（従ってまだ変換されていないラベルの
ビット）を受信し、それは仮想経路を識別し、そしてそ
のようなラベルに従って、ＤＥはセルを適切なメモリＭ
Ｆへと経路指定する。

【００１５】メモリＭＦの出力はセレクタＳＬの入力に
接続し、ＳＬの出力はブロックＰＡの出力２となってい
る。このセレクタはマルチプレクサＭＵと同期して動作
しなければならず、そしてより正確に、それは基礎群を
瞬時に、その出力に伝送しなければならず、従って圧縮
に要する時間を考慮すると、ＭＵが接続それ自体を走査
しているその瞬間に、関連ブロックＰＡＣの出力接続３
に基礎群が存在する。ＳＬが圧縮装置ＰＣに伝送すべき
基礎群は、メモリＭＦの１つにおける作動可能な１基礎
群（例えば、完了した最初のもの）、あるいはメモリ内
でのそのための最大保留時間がすでに終了した１基礎群
であるだろう。次に、セレクタは制御論理ＬＣに関連す
るが、このＬＣは個別メモリＭＦの制御装置から、基礎
群が形成されたこと、すなわちプリセット時間が終了し
たことを表示する信号を受信する。あるいはまた、異な
るセレクタ入力が周期的に走査されることができる。

【００１６】データは一般に、メモリＭＦに、並列で
（例えば８ビットで）書込まれ、かつ読取られることに
注目されたい。圧縮装置は、後でもっとよく検討される
ように、一度に１ビットに作用しなければならないと考
えて、情報フローの並列／直列変換装置を設けなければ
ならない。図では、これらの装置はブロックＳＬ内に組
入れられており、それらは接続４１を介して、時間基準
から必要タイミング信号を受信する。直列化はＳＬの上
流で実行され得ることは明らかである。例えば、８〜１
６のセルの基礎群を形成することによって、交差接続シ
ステムにかかる遅延を目立って増加させることなく、Ｃ
Ｍにおいて処理しようとする情報単位の数を有意に低減
することができる。遅延を制限する必要がある場合、交
差接続システムのレベルにおいて、この発明を利用する
ことが勧められるが、それはこのレベルにおいて、仮想
経路に関連するトラヒックは十分高であり、比較的短時
間に、基礎群にとって必要なセル数に到達することがで
きるからである。

【００１７】いずれにしても、理論上では、この発明
を、接続網ＣＭにおける同じ経路を通らなければならな
いセル基礎群を形成することによって、いずれの交換ノ
ードにも利用することができるであろう。各ビットが、
接続Ｅに存在するセルのビットと同じ持続時間および期
間を持つビットストリングから成る直列化基礎群は、ビ
ット時間圧縮装置ＰＣに供給される。装置ＰＣは、接続
２に存在するビットのそれよりずっと低い持続時間と、
これらのビットのビット時間Ｔｏに等しい期間を持つ一
連のパルスを発生するモードロックレーザＬＡと、

【００１８】レーザＬＡからのパルスと接続２上の信号
を受信し、そしてこの信号の各ビットはレーザＬＡから
出るパルスをオン／オフ変調で変調している電気光学振
幅変調器ＭＤと、このように、ＬＡによって発散された
パルスのそれに等しい持続時間と期間Ｔｏを持つ一連の
ビットから成る光信号が接続５で得られる、その各々が
基礎群に関連するビットストリングの折りたたみをそれ
自体で行い、その度毎にその持続時間を二等分する一連
のｃ素子ＲＰ１…ＲＰｃ（２^c ＝Ｃである）とを備えて
いる。ＲＰ１として示されるように、各素子ＲＰは、２
つの別々の経路間の各々の光ビットに関連するパワーを
共用する入力カプラＡ１および、この２経路から来る信
号を再結合する出力カプラＡ２から成る。入力カプラＡ
１の出力と出力カプラＡ２の入力は直接接続され、そし
て２経路の１方を形成する。他方の経路は、遅延素子Ｒ
を通ってＡ２の第２入力にＡ１の第２出力を接続するこ
とによって得られるが、この遅延素子によって、基礎群
の第２の半分におけるビットを出力カプラＡ２の第１の
半分におけるビットとインターリーブさせる。各基礎群
のビット数がＹである場合、これは、第１折りたたみ素
子ＲＰ１における遅延素子Ｒが、他の経路に沿って送信
された信号に関して、（ｙ−１）Ｔｏ／２の遅延をもた
らし、第２折りたたみ素子ＲＰ２のそれは（ｙ−１）Ｔ
ｏ／４の遅延をもたらし、等々、という場合に得られ
る。

【００１９】一般に、ｉ番目の折りたたみ素子ＲＰｉの
遅延素子は遅延（ｙ−１）Ｔｏ／２ⁱ をもたらすであろ
う。２つの経路上で基礎群のビットを進め、かつ逐次再
結合する結果、各折りたたみ素子ＲＰ１…ＲＰｃの出力
において、各基礎群は複製に関連するであろう。従っ
て、各素子ＲＰの後に、スイッチＳＷ１…ＳＷｃで示さ
れる装置が続き、このスイッチはこの複製を取除く作用
をするのであるが、なお先で一層明らかになるであろ
う。これらのスイッチは、図１の適正接続４の一部であ
る接続４３−１…４３ｃを介して制御装置によって供給
された信号により制御される。ＳＷ１…ＳＷｃのような
装置は当業者に周知であり、従ってこれ以上の情報は必
要でない。

【００２０】装置ＰＣの出力３には、従って、全体持続
時間ｙＴｏ／２^c と期間ｙＴｏを持つ一連の基礎群があ
る。前記説明から明らかであるが、一旦、圧縮係数が設
立されると、基礎群はその特定ライン３に与えられた時
間以内にマルチプレクサＭＵに到達する、というよう
に、基礎群がメモリＭＦから出る瞬間を、即座に判定す
る。２つの基礎群の間隔の間、マルチプレクサＭＵはラ
インＩＮ上で、同じブロックＰＡＣの他の装置ＰＣによ
り供給された圧縮基礎群を前進させるであろう。次い
で、ラインＩＮ上の圧縮基礎群は、特定ネットワークの
必要とする手順によって、ＣＭ内で交換される。注目す
べきことに、基礎群が交換網ＣＭに進んだ瞬間に、ライ
ン交換および端子装置ＴＥは制御装置ＣＴに必要な経路
選択情報を送る。実際の所、制御装置はそれらを読取る
ことができないので、それらは圧縮されることはないは
ずである。

【００２１】図３ａ〜３ｅに、一例として、係数ｃ＝４
で時間圧縮しようとする、ｙ＝８ビットの基礎群の場合
の装置ＰＣの動作が示されており、従って２つの折りた
たみが必要とされる。図３ａは、その持続時間が期間Ｔ
ｏにほぼ等しいビットで形成された、圧縮しようとする
基礎群を示す。図３ｂは、持続時間が非常に低減され、
そして期間Ｔｏを有するビットによる、光形式に変換さ
れた基礎群を示し、それはＲＰＩのカプラＡ１の入力に
到着し、そしてＲＰ１において遅延を経ることなく、Ａ
２へ伝播する。ＲＰ１の遅延素子Ｒ１は、図３ｃのシー
ケンスを与えることによって、遅延７Ｔｏ／２をもたら
す。明らかに、Ｒ１から出るビット１は、非遅延シーケ
ンスのビット４と５の間の間隔の半分で（従って基礎群
の持続時間の中心時に）発生している。Ｒ１から出るビ
ット２は、非遅延シーケンスのビット５と６の到着する
間の間隔の半分の所で発生する、等々。ＲＰ１の出力に
おいて（図３ｄ）、ビットの初期グループ（非遅延基礎
群のビット１〜４）の後には、原基礎群の第２半分のビ
ットが第１半分のそれらとインターリーブしているビッ
トシーケンスが続き、そしてこのシーケンスの後にな
お、遅延シーケンスのビット５〜８から成るビットのキ
ューが続く。ビット時Ｔ１＝Ｔｏ／２である。図３ｄの
破線で示される初期グループ（ヘッド）およびキュー
は、取除かれねばならず、そしてこのために、スイッチ
ＳＷ１は、折りたたみ素子ＲＰ１の遅延素子Ｒから基礎
群の第１ビットが出るその時点から開始するｙＴｏ／２
（圧縮基礎群の持続時間）にほぼ等しい時間の間、閉じ
ていなければならない。圧縮しようとする基礎群がＲＰ
１の入力に到着する時を０とすると、ＳＷ１の閉鎖はほ
ぼ、時間７Ｔｏ／２後に起らなければならない。

【００２２】後続折りたたみ素子ＲＰ（ＲＰ２）におい
て、遅延素子は７Ｔｏ／４の遅延をもたらすが、これは
すなわちＲＰ１によりすでに圧縮された基礎群のビット
時の７／２である。遅延シーケンスの第１ビットは、非
遅延シーケンスのビット６と３の間の間隔の半分の所で
出力カプラＡ２の入力に到着するであろう（従って再
び、基礎群の持続時間の中心時点と対応している）。こ
のように、基礎群の第２の半分におけるビットもまた、
素子内に入りつつある基礎群の第１の半分のそれらとイ
ンターリーブしている。第２折りたたみ装置の出力にお
いて、ライン３ｅで示されるシーケンスは、原持続時間
の１／４に等しい持続時間を有している。この場合にも
また、ＲＰ２に続くスイッチによって、ヘッド（非遅延
シーケンスのビット１，５，２，６）と、ＲＰ２から出
るビットフローのキュー（遅延シーケンスのビット３，
７，４，８）を取除くことが必要であろう。ＳＷ１の出
力とＲＰ２の入力間の伝播時間を無視すれば、ＳＷ２は
ｙＴｏ／４に等しい時間の間、閉鎖し、非遅延シーケン
スの第１ビットの到着後７Ｔｏ／４経った瞬間から開始
するであろう。これらのヘッドとキューは図３ｅには示
されていない。

【００２３】Ｃ＞４（従ってＣ＞２）である場合、動作
は後続の折たたみ装置において同様に繰返され、そして
ｃ折たたみ後、ビット期間はＴｃ＝Ｔｏ／２^c になるで
あろう。ライン３ｂ，３ｅを比較すると、明らかに、装
置ＰＣの出力にある信号は、基礎群の原持続時間の分数
１／２^c にしかならない非常に短いビットシーケンスか
ら成っている。これはマルチプレクサＭＵ（図１）を利
用するからであり、それによって未利用の時間に、同じ
装置ＰＡＣの他の利用ラインに関連する圧縮基礎群を挿
入する。

【００２４】図４では、多重分離装置ＤＭ（図１）の出
力５におけるセル基礎群はＣ出力を有する伸長器ＥＳの
入力に供給され、そしてＣライン５０−１…５０Ｃ上で
同時に伝送されるが、これらのラインは、各自のライン
５０に存在するビットストリングを期間Ｔｏでサンプリ
ングする各自のゲートＣＡ１…ＣＡＣの入力で終了す
る。ゲートＣＡのための制御信号は、図１の接続８の１
つの一部となっているライン８０を介して、制御装置Ｃ
Ｔによって供給される。ゲートＣＡのようなゲートの実
現は当業者に周知であり、従ってこれ以上の情報は不必
要である。ライン５０の長さは異なっていて、ライン５
０−１からライン５０Ｃへと次第に増加し、従って搬送
される信号に次第に増加する遅延がもたらされる。発明
に関しては、１ラインとその前のライン間の相対遅延に
関心が向けられており、それは圧縮ビットの期間Ｔｃに
等しくなければならない。従って、最小遅延（ライン５
０−１）は０であると考えられ、一方、一般のライン５
０ｊ（ｊ＝１…Ｃ）は、遅延（ｊ−１）Ｔｃをもたらす
であろう。

【００２５】ゲートＣＡ１…ＣＡＣの出力は、各自のラ
イン６０−１…６０Ｃを通じて、積分器／検出器ＩＲに
接続しており、このＩＲは受信したビットの時間を積分
し、そしてそれを電気形式に変換し、その結果、ブロッ
クＰＡから出るそれに対応するセル基礎群（従って、期
間および持続時間Ｔｏを持つビットによって形成され
た）を再構成する。実際には、ＩＲは、ビットシーケン
スを再構成する装置と、光／電変換器とから構成される
であろう。ライン６０もまた、長さが異なっており、従
って搬送されるビットに異なる遅延がもたらされる。各
ラインによってもたらされる遅延は、圧縮基礎群の全体
持続時間ｙ．Ｔｃの倍数であり、そしてそれはライン６
０Ｃからライン６０−１へと、ｙ．Ｔｃづつ次第に増加
する。より詳細には、遅延は０（ライン６０Ｃ）から
（ｃ−１）．ｙ．Ｔｃ（ライン６０−１）へと変化し、
そして一般のライン６０ｊに関して、それは（Ｃ−
ｊ）．ｙ．Ｔｃになるであろう。ライン５０，６０によ
ってもたらされる遅延に対して所定値を選択する理由
は、図５を参照しての装置ＰＥの動作についての説明か
ら明らかになるであろう。

【００２６】次に、図３に見られるように、係数Ｃ＝４
で圧縮された８ビット基礎群の展開は１例として示され
たものである。図５ａは、サンプリングゲートＣＡの入
力におけるライン５０−１…５０−４上の基礎群の状態
を示し、図５ｂは、同じゲートの出力におけるライン６
０−１…６０−４の状態を示す。検査されている基礎群
に対する第１サンプリングパルスＣＫＯは、基礎群のビ
ット１がライン５０−４に接続したゲートＣＡの入力に
現れた瞬間に、ゲートＣＡに到着する。ライン５０−１
に対してライン５０−２…５０−４によってもたらされ
る種々の遅延のために、同じ時点においてビット７，
５，３はそれぞれライン５０−１，５０−２，５０−３
にあり、そして時間Ｔｏ＝４Ｔｃ後、到着する第２サン
プリングパルスＣＫ１は、ビット８，６，４，２を，ゲ
ートＣＡ１…ＣＡ４の出力で通過させる。４本のライン
６０において、各々が原基礎群において隣接していたビ
ットから成る４組の別個のビットは、積分器に向かって
伝播する。各組のビットは原ビット時だけ間隔を置かれ
ている。ライン６０−４は最小の遅延を有するものであ
り、従って有効に、ビット１は積分器ＩＲの入力に到達
する第１ビットである。直前のライン６０−３は８Ｔｃ
＝（２Ｔｏ）の遅延をもたらしており、従ってこのライ
ン上にあるビットが積分器ＩＲに到達する前に、これは
ライン６０−４からビット２を受信する。時間２Ｔｏが
経った後、ＩＲはビット３、次いでビット４を受信し、
他も同様である。その結果、原ビットシーケンスはＩＲ
の入力において再構成される。次いで、積分器ＩＲは各
ビットをその原持続時間に回復させ、そしてそれを、図
５ｃのシーケンスを与える電気形式に変換し、それによ
って装置ＰＣの入力にあるそれを正確に再生する。

【００２７】上述の拡張方式は、基礎群の全長が圧縮係
数Ｃの倍数であることを必要とすることに注目すべきで
ある。これは限定とはならないが、その理由は、その長
さがこの条件を満たさない場合には、基礎群におけるセ
ルの数を適切に選択すれば十分だからである。上記説明
は、非限定例を示しただけであり、発明の範囲から逸脱
することなく、種々の変更例等が可能であることは明ら
かである。従って、例えば、マルチプレクサＭＵは、圧
縮装置ＰＣの１グループから出る圧縮基礎群を逐次に受
信する受動組合わせ装置と置換することができる。明ら
かに、次に多重分離装置ＤＭは相補受動分配装置と置換
されるだろう。この場合、メモリＭＦにおける種々の基
礎群の読取り時を設立することが時間基準であり、従っ
てそれらは必要なシーケンスで、多重化装置の入力に到
着する。さらに、Ｔｏ／３，Ｔｏ／５…の倍数の入力基
礎群を遅延させることによって得られた、２とは異なる
数、例えば３，５，等の基礎群の複製を形成するため
に、折たたみ素子ＲＰを実現することができて、従って
３，５，等の累乗である圧縮比が得られるであろう。こ
の場合，ｚが形成される複製の数であれば、連続する折
たたみ素子のｉ番目の素子内のｘ番目の経路を構成する
遅延素子Ｒは、それを横断する信号に（ｘ−１）（ｙ−
１）Ｔｏ／ｚⁱ の遅延をもたらさなければならないであ
ろう。

【図面の簡単な説明】

【図１】 発明によるスイッチの構造を示す。

【図２】 セル基礎群と圧縮装置の構造を示す。

【図３】 圧縮動作の略図である。

【図４】 圧縮解除装置の構造を示す。

【図５】 圧縮解除動作を示す略図である。

【符号の説明】

ＣＭ 光相互接続網 ＣＴ 電気制御網 ＴＥ 端子装置 ＴＵ 端子装置 ＰＣ 圧縮装置 ＬＡ モードロックレーザ ＭＦ メモリ ＲＰ 折りたたみ素子 Ａ１ 入力カプラ Ａ２ 出力カプラ ＭＵ 多重化手段 ＤＭ 多重分離装置 ＰＡＣ セル受入装置 ＰＥ 時間拡張のための手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０４Ｌ 12/48 (72)発明者 ブルーノ・ボステイカ イタリー国 トリノ、ピノ・トリネーゼ、 ヴイア・デイ・ピオツピ 12 (72)発明者 パオラ・シナト イタリー国 トリノ、ヴイア・ヴエグリ ア、10 イント 27 (72)発明者 アルフレド・デ・ボシオ イタリー国 トリノ、ク・ソ・マルコニ 31ビス

Claims (14)

【特許請求の範囲】
1. 【請求項１】 光相互接続網（ＣＭ）と、電気制御網
   （ＣＴ）と、スイッチの各入力および各出力に関連し
   て、電気制御網（ＣＴ）に進もうとする情報を相互接続
   網（ＣＭ）で処理しようとするそれから分離し、かつ制
   御網と相互接続網から来るセルフロー情報に再組合わせ
   する端子装置（ＴＥ１…ＴＥｎ，ＴＵ１…ＴＵｎ）と、
   スイッチしようとする信号の時間圧縮およびスイッチし
   た信号の時間拡張のための手段（ＰＣ，ＰＥ）とから成
   る高速セル交換網（ＡＴＭ交換網）のための光スイッチ
   であって、 相互接続網（ＣＭ）の各入力（ＩＮ１…ＩＮｋ）は相互
   接続網（ＣＭ）を通って同じ経路に従わなければならな
   い複数のセルを関連させることによってセル基礎群を形
   成し、かつこの基礎群に作用することによって前記時間
   圧縮を行い、従ってその持続時間が基礎群の原持続時間
   のプリセット少数部に等しく、かつその情報内容が、ビ
   ット数として、集合セルの情報内容の和に等しい情報単
   位を形成する手段（ＰＡＣ１…ＰＡＣｋ）に関連してお
   り、 電気制御網（ＣＴ）は光相互接続網（ＣＭ）を介して、
   セル基礎群レベルで交換を管理しており、そして相互接
   続網の各出力（ＯＵ１…ＯＵｋ）は、前記時間拡張を行
   って、相互接続網（ＣＭ）から出る基礎群を原持続時間
   に回復させ、かつそれらを出力ラインに進める前に個別
   セルに分離する手段（ＰＥＤ１…ＰＥＤｋ）に関連して
   いる、 ことを特徴とする前記光スイッチ。
2. 【請求項２】 光相互接続網（ＣＭ）は、スイッチの入
   力／出力（Ｅ１…Ｅｎ，Ｕ１…Ｕｎ）の数（ｎ）より低
   い数（ｋ）の入力／出力（ＩＮ１…ＩＮｋ，ＯＵ１…Ｏ
   Ｕｋ）を示しており、集合および圧縮手段（ＰＡＣ１…
   ＰＡＣｋ）の各々は、相互接続網（ＣＭ）の各入力ライ
   ン（ＩＮ１…ＩＮｋ）において、同じ集合および圧縮手
   段（ＰＡＣ１…ＰＡＣｋ）に接続したスイッチの複数の
   入力（Ｅ１…Ｅｎ）に関連するセルの圧縮基礎群を多重
   化する手段（ＭＵ１…ＭＵｋ）を備え、そして拡張およ
   び分離手段（ＰＥＤ１…ＰＥＤｋ）は、スイッチの複数
   の出力（Ｕ１…Ｕｎ）の間で相互接続網（ＣＭ）の同じ
   出力上にある圧縮基礎群を分配する手段を含んでいるこ
   とを特徴とする、請求項１のスイッチ。
3. 【請求項３】 前記スイッチはＡＴＭディジタル交差接
   続システムであり、そして集合および圧縮手段（ＰＡＣ
   １…ＰＡＣｋ）は同じ仮想経路に関する所定数のセルか
   ら成る基礎群を形成することを特徴とする、請求項１ま
   たは２のスイッチ。
4. 【請求項４】 集合および圧縮手段（ＰＡＣ１…ＰＡＣ
   ｋ）は電気信号に動作することによってセル基礎群を形
   成し、そして光信号に動作することによって圧縮を行
   い、そしてスイッチの各入力ライン（Ｅ１…Ｅｎ）に対
   してセル集合のための装置（ＰＡ１…ＰＡｎ）を備え、
   その後に基礎群の圧縮のための装置（ＰＣ１…ＰＣｎ）
   が続いており、そして集合装置（ＰＡ１…ＰＡｎ）は、 スイッチの入力ライン（Ｅ１…Ｅｎ）から来る、交換し
   ようとするセルを受信するデータ入力と、各々が異なる
   仮想経路に関連する複数の出力を提示するデコード網
   （ＤＥ）であって、このデコード網（ＤＥ）は、前記セ
   ルから取られ、かつ制御入力に供給される情報に従って
   選択され、そしてセルが言及する仮想経路をコード化す
   る出力に各セルを進める前記デコード網と、 その各々がデコーダ（ＤＥ）の出力に関連し、そして前
   記出力にあるセルのキューを編成して前記基礎群を形成
   する複数のメモリ（ＭＦ１…ＭＦｐ）と、 各々がメモリ（ＭＦ）の１つの出力に接続した複数の入
   力と、圧縮装置（ＰＣ１…ＰＣｎ）に進めようとする基
   礎群が与えられる出力を提示するセレクタ（ＳＬ）とを
   備えており、そして圧縮装置（ＰＣ１…ＰＣｎ）は、 前記セレクタ（ＳＬ）から出るセル基礎群のビットのそ
   れよりずっと小さい持続時間（Ｔｃ）と前記ビットの期
   間に等しい期間（Ｔｏ）を持つ一連のパルスを発生する
   モードロックレーザ（ＬＡ）と、 レーザ（ＬＡ）によって発散されたパルスと、セレクタ
   （ＳＬ）から出る基礎群のビットを受信し、かつレーザ
   （ＬＡ）によって発散されたパルスを振幅変調し、そし
   てパルスのそれに等しい持続時間（Ｔｃ）と、基礎群の
   ビットのそれに等しい期間（Ｔｏ）を有する一連のビッ
   トから成る光信号を発する電気光学振幅変調器（ＭＤ）
   と、 変調器（ＭＤ）から出る信号を受信し、そして各素子に
   よって、基礎群の第１部分のビットと基礎群それ自体の
   残りの部分のビット間にインターリービングを生じさせ
   て、基礎群の持続時間を原持続時間の少数部に低減させ
   るようにする、一連の折たたみ素子（ＲＰ１…ＲＰｃ）
   とを備えてあり、前記一連の折たたみ素子の出力は多重
   化手段（ＭＵ１…ＭＵｎ）の入力に接続している、こと
   を特徴とする、請求項１から３のスイッチ。
5. 【請求項５】 各メモリ（ＭＦ１…ＭＦｐ）は、所定数
   のセルが書込まれた時はいつでも、あるいは最大プリセ
   ット時間後に読取りを生じさせる書込み／読取りのため
   の制御装置に関連していることを特徴とする、請求項４
   のスイッチ。
6. 【請求項６】 各メモリ（ＭＦ１…ＭＦｐ）は、前記端
   子装置（ＴＥ１…ＴＥｎ）によって発生され、かつサー
   ビス情報を含むローカルラベルを各基礎群に結びつける
   手段に関連していることを特徴とする、請求項４あるい
   は５のスイッチ。
7. 【請求項７】 各折りたたみ素子（ＲＰ１…ＲＰｃ）
   は、 同数の異なる経路に関連する多数の出力の間で各光ビッ
   トに関連する電力を共用し、かつ各経路上に入力基礎群
   の複製を形成する入力カプラ（Ａ１）と、 前記経路の数と同数の入力を示し、前記経路上にある複
   製を再組合わせし、そして入力カプラの第１出力に直接
   接続して前記経路の１つを形成する第１入力を有する出
   力カプラ（Ａ２）と、 入力カプラ（Ａ１）の他の出力の各々と出力カプラ（Ａ
   ２）の１入力との間に挿入されて、他の経路の１つを形
   成し、そしてｘ番目の経路を構成してそれを横断する信
   号に（ｘ−１）（ｙ−１）Ｔｏ／ｚⁱ の遅延をもたらす
   遅延素子（Ｒ）と、但し、ｙは基礎群におけるビット数
   であり、Ｔｏは圧縮前のビット期間であり、Ｚは経路の
   数であり、ｉ（１＜ｉ＜ｃ）は連続している折たたみ素
   子の通し番号である、前記遅延素子（Ｒ）、 とを備えていることを特徴とする、請求項４のスイッ
   チ。
8. 【請求項８】 各折たたみ素子（ＲＰ１…ＰＲｃ）は基
   礎群の持続時間を２等分する傾向があり、そして２つの
   異なる経路に関連する２つの出力間で各光ビットに関連
   する電力を共用する入力カプラ（Ａ１）と、 ２つの経路上にある信号を再組合わせして入力カプラの
   第１出力に直接接続して、前記経路の１つを形成する第
   １入力を有する出力カプラ（Ａ２）と、 入力カプラ（Ａ１）の第２出力と出力カプラ（Ａ２）の
   第２入力との間に挿入されて第２経路を形成し、そして
   それを横断する信号に（ｙ−１）Ｔｏ／２ⁱ の遅延をも
   たらす遅延素子（Ｒ）、但し、ｙは基礎群におけるビッ
   ト数であり、Ｔｏは圧縮前のビット期間であり、ｉ（１
   ＜ｉ＜ｃ）は連続している折たたみ素子の通し番号であ
   る、 とを備えていることを特徴とする、請求項７のスイッ
   チ。
9. 【請求項９】 各折たたみ素子（ＲＰ１…ＲＰｃ）の次
   に、この素子から出る基礎群の持続時間に対応する時間
   の間、閉鎖し、そして基礎群の第１ビットが遅延素子
   （Ｒ）から出るその瞬間に開始して、基礎群の複製の冗
   長部分を取除くように、スイッチ（ＳＷ）が続くことを
   特徴とする、請求項７あるいは８のスイッチ。
10. 【請求項１０】 多重化手段（ＭＵ１…ＭＵｎ）はそれ
    に接続した圧縮手段（ＰＣ）の出力を周期的に走査し、
    そして前記セレクタ（ＳＬ）は、多重化手段（ＭＵ１…
    ＭＵｎ）の動作サイクルと同期して基礎群を出力に伝送
    させる制御論理網（ＬＣ）に、圧縮基礎群がかかる入力
    の走査にあてられた時間間隔には多重化手段（ＭＵ１…
    ＭＵｎ）の入力に存在しているように、関連しているこ
    とを特徴とする、請求項４から９のスイッチ。
11. 【請求項１１】 多重化手段（ＭＵ１…ＭＵｎ）は受動
    再結合装置から成り、そして前記セレクタ（ＳＬ）の制
    御論理（ＬＣ）はスイッチの制御装置（ＣＴ）の時間基
    準に従属して、圧縮基礎群を出力に伝送させ、それはプ
    リセット時に多重化手段の入力に到達するようにするこ
    とを特徴とする、請求項４から９のスイッチ。
12. 【請求項１２】 ラインおよび交換端子装置（ＴＥ１…
    ＴＥｎ）は制御装置の時間基準に従属して、それに、基
    礎群それ自体の到着に同期して、圧縮基礎群の相互接続
    網への経路指定に関する情報を供給するようにすること
    を特徴とする、請求項１０または１１のスイッチ。
13. 【請求項１３】 基礎群拡張およびセル分離のための手
    段（ＰＥＤ１…ＰＥＤｋ）は、スイッチの各出力ライン
    （Ｕ１…Ｕｎ）に対して、基礎群のビットの時間拡張お
    よびそれらの電気形式への変換のための装置（ＰＥ１…
    ＰＥｎ）と、それに続いて電気信号に動作するセル分離
    のための装置（ＰＤ１…ＰＤｎ）とから成ること、そし
    て拡張および変換装置（ＰＥ１…ＰＥｎ）は、 前記多重分離装置（ＤＭ）の出力に接続した入力と、基
    礎群の持続時間が圧縮装置（ＰＣ１…ＰＣｎ）において
    それだけ低減される係数（Ｃ）に等しい数で複数の出力
    を有し、かつその全出力上において受信した基礎群を構
    成するビットを提示する拡張器（ＥＳ）と、 拡張器の出力にそれぞれ接続し、かつ最初のライン（５
    ０−１）から最後のライン（５０Ｃ）までその長さが異
    なり、かつ次第に増加し、送られる信号に次第に増加す
    る遅延をもたらすようにした第１グループのライン（５
    ０−１…５０Ｃ）と、 各々が第１グループのライン（５０−１…５０Ｃ）の１
    つに接続した入力を持ち、かつ前記ライン上で非圧縮基
    礎群のビット時に等しい期間で伝播するビット基礎群を
    サンプリングして、原基礎群において連続する別個のビ
    ットグループを形成するようにした、サンプリングゲー
    トグループ（ＣＡ１…ＣＡＣ）と、 前記ゲートの１つの出力にそれぞれ接続し、かつ最初の
    ライン（６０−１）から最後のライン（６０Ｃ）までそ
    の長さが異なり、かつ次第に減小し、送られる信号に次
    第に減小する遅延をもたらすようにした第２グループの
    ライン（６０−１…６０Ｃ）であり、かくして前記信号
    は各自ラインの末端に到着したその瞬間に拡張および変
    換装置（ＰＥ１…ＰＥｎ）によって受信された基礎群の
    ビットの連続を再構成できるようにした、前記第２グル
    ープラインと、 第２グループのライン（６０−１…６０Ｃ）に接続した
    複数の入力を有し、そしてビットの連続を再構成し、か
    つその電気形式への変換ならびに時間の統合を実行し
    て、ビットがその原持続時間を持つようなセル基礎群を
    再構成する検出器（ＩＲ）、 とを備えていることを特徴とする、前述の請求項のいず
    れか１項のスイッチ。
14. 【請求項１４】 第１グループのライン（５０−１…５
    ０Ｃ）は、その各々が、先行ラインによってもたらされ
    た遅延より、圧縮ビットの期間（Ｔｃ）に等しい量だけ
    超過する遅延を、搬送する信号にもたらすような長さで
    あり、そして第２グループのライン（６０−１…６０
    Ｃ）は、その各々が、後続ラインによってもたらされる
    遅延より、圧縮基礎群の持続時間に等しい量だけ超過す
    る遅延を、搬送する信号にもたらすような長さであるこ
    とを特徴とする、請求項１０のスイッチ。