JPH0670385A - 高速セル交換網のための光スイッチ - Google Patents
高速セル交換網のための光スイッチInfo
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- JPH0670385A JPH0670385A JP16376793A JP16376793A JPH0670385A JP H0670385 A JPH0670385 A JP H0670385A JP 16376793 A JP16376793 A JP 16376793A JP 16376793 A JP16376793 A JP 16376793A JP H0670385 A JPH0670385 A JP H0670385A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
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- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
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- H04Q11/0001—Selecting arrangements for multiplex systems using optical switching
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- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/0001—Selecting arrangements for multiplex systems using optical switching
- H04Q11/0062—Network aspects
- H04Q11/0066—Provisions for optical burst or packet networks
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- Computer Networks & Wireless Communication (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Optical Communication System (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 光学成分の性態を完全に活用できる、電子制
御部分が存在しても内部の非常な高速でも情報の流れを
利用する光スイッチの提供 【構成】 高速セル交換網のための光スイッチは光相互
接続網(CM)および電気制御網(CT)から成る。光
構成要素性能を十分に活用し、そして電気構成要素の動
作速度制限によって課せられる制約を克服するために、
相互接続網(CM)の各入力(IN1…INk)は、相
互接続網を介して同じ経路を通ることになっているセル
の基礎群を形成し、かつその基礎群を時間圧縮する手段
(PAC1…PACk)に関連しており、そして各出力
(OU1…OUk)は、基礎群の時間拡張および集合セ
ルの分離のための手段(PAD1…PADk)に関連し
ている。
御部分が存在しても内部の非常な高速でも情報の流れを
利用する光スイッチの提供 【構成】 高速セル交換網のための光スイッチは光相互
接続網(CM)および電気制御網(CT)から成る。光
構成要素性能を十分に活用し、そして電気構成要素の動
作速度制限によって課せられる制約を克服するために、
相互接続網(CM)の各入力(IN1…INk)は、相
互接続網を介して同じ経路を通ることになっているセル
の基礎群を形成し、かつその基礎群を時間圧縮する手段
(PAC1…PACk)に関連しており、そして各出力
(OU1…OUk)は、基礎群の時間拡張および集合セ
ルの分離のための手段(PAD1…PADk)に関連し
ている。
Description
【0001】本発明は光通信システムに関し、より詳細
には、高速セル交換網のための光スイッチに関する。高
速セル(またはパケット)交換技術は、その英語での名
称「アシンクロナストランスファーモード(非同期転送
モード)」の頭文字を取ってATMとも称され、ディジ
タル広帯域統合サービス網に存在する流れのような、非
常に高速度でのディジタルフローを交換するために、ま
すます重要になりつつある。この技術では、種々のサー
ビスに関する情報は、「セル」と称する、固定長(約4
00ビット)を持つ隣接単位へと編成されるが、この
「セル」は情報フィールドおよびヘッダフィールドから
成り、そして他のサービス情報と共に接続識別子を搬送
する。統合サービス網による速度と帯域幅要件のため
に、光学技術の利用は伝送ラインと交換機能の両者を実
現することにますます関心を深めている。しかし、今日
の技術状態では、光学技術による高処理性能は期待でき
ず、そして一般に与えられた光交換システムでは電気制
御部分(従って高処理性能を有する)および光運送部分
(高性能の情報処理能力を有する)を利用することにな
っている。例えば、これらのネットワークの実施例は、
欧州特許出願EP−A−O224244およびEP−A
−O41152ならびに下記の論文に記述されている。
には、高速セル交換網のための光スイッチに関する。高
速セル(またはパケット)交換技術は、その英語での名
称「アシンクロナストランスファーモード(非同期転送
モード)」の頭文字を取ってATMとも称され、ディジ
タル広帯域統合サービス網に存在する流れのような、非
常に高速度でのディジタルフローを交換するために、ま
すます重要になりつつある。この技術では、種々のサー
ビスに関する情報は、「セル」と称する、固定長(約4
00ビット)を持つ隣接単位へと編成されるが、この
「セル」は情報フィールドおよびヘッダフィールドから
成り、そして他のサービス情報と共に接続識別子を搬送
する。統合サービス網による速度と帯域幅要件のため
に、光学技術の利用は伝送ラインと交換機能の両者を実
現することにますます関心を深めている。しかし、今日
の技術状態では、光学技術による高処理性能は期待でき
ず、そして一般に与えられた光交換システムでは電気制
御部分(従って高処理性能を有する)および光運送部分
(高性能の情報処理能力を有する)を利用することにな
っている。例えば、これらのネットワークの実施例は、
欧州特許出願EP−A−O224244およびEP−A
−O41152ならびに下記の論文に記述されている。
【0002】「高速パケット網のための光子ノックアウ
トスイッチ」IEEE/IEICE大域通信会議(19
87年11月15〜18日、東京)においてK.Y.エ
ング(Eng)により提出。「高速パケット交換への光
技術利用」光子交換についてのトピック集会(1989
年3月1〜3日、ソールトレイク市、米国)において
P.シナト(Cinato)およびA.ドボシオ(de
Bosio)により提出。「高速パケットおよび周波
数スイッチング技術に基づいた電気光学交換ノード」国
際スイッチングシンポジウム(1990年5月、ストッ
クホルム、スエーデン)においてA.ドボシオにより提
出。しかし、電子制御装置には動作速度限度があり、そ
れらはノードへの入力ライン上のビット速度を制限させ
るので、光部分の性能の十分な活用を妨げることもあり
得る。この発明の目的は、光学成分の性能を完全に活用
することができる、従って電子制御部分が存在しても、
内部の非常な高速での情報の流れを利用する光スイッチ
を提供することである。
トスイッチ」IEEE/IEICE大域通信会議(19
87年11月15〜18日、東京)においてK.Y.エ
ング(Eng)により提出。「高速パケット交換への光
技術利用」光子交換についてのトピック集会(1989
年3月1〜3日、ソールトレイク市、米国)において
P.シナト(Cinato)およびA.ドボシオ(de
Bosio)により提出。「高速パケットおよび周波
数スイッチング技術に基づいた電気光学交換ノード」国
際スイッチングシンポジウム(1990年5月、ストッ
クホルム、スエーデン)においてA.ドボシオにより提
出。しかし、電子制御装置には動作速度限度があり、そ
れらはノードへの入力ライン上のビット速度を制限させ
るので、光部分の性能の十分な活用を妨げることもあり
得る。この発明の目的は、光学成分の性能を完全に活用
することができる、従って電子制御部分が存在しても、
内部の非常な高速での情報の流れを利用する光スイッチ
を提供することである。
【0003】発明によれば、このスイッチは相互接続光
ネットワークと、電気制御ネットワークと、各スイッチ
入力および各スイッチ出力に関連し、相互接続ネットワ
ークで処理しようとする情報から電気制御ネットワーク
に前進しようとする情報を分離し、そして制御ネットワ
ークから来た情報と相互接続ネットワークから来た情報
を再結合してセルフローとする端子装置と、スイッチし
ようとする信号の時間圧縮およびスイッチされた信号の
時間再拡張のための手段、とを備えており、そして相互
接続ネットワークの各入力は、相互接続ネットワークを
通る同じ経路を通らなければならない複数のセルを関連
づけることによってセル基礎群を形成し、かつこの基礎
群に作用することによって前記時間圧縮を実行する手段
に関連しており、従って、その持続時間は基礎群の原持
続時間の所定の小数部に等しく、そしてその情報内容
は、ビット数として、基礎群セルの情報内容の和に等し
い情報単位を形成する、電気制御ネットワークは、光相
互接続ネットワークを通じて、セル基礎群レベルで、ス
イッチングを管理する、
ネットワークと、電気制御ネットワークと、各スイッチ
入力および各スイッチ出力に関連し、相互接続ネットワ
ークで処理しようとする情報から電気制御ネットワーク
に前進しようとする情報を分離し、そして制御ネットワ
ークから来た情報と相互接続ネットワークから来た情報
を再結合してセルフローとする端子装置と、スイッチし
ようとする信号の時間圧縮およびスイッチされた信号の
時間再拡張のための手段、とを備えており、そして相互
接続ネットワークの各入力は、相互接続ネットワークを
通る同じ経路を通らなければならない複数のセルを関連
づけることによってセル基礎群を形成し、かつこの基礎
群に作用することによって前記時間圧縮を実行する手段
に関連しており、従って、その持続時間は基礎群の原持
続時間の所定の小数部に等しく、そしてその情報内容
は、ビット数として、基礎群セルの情報内容の和に等し
い情報単位を形成する、電気制御ネットワークは、光相
互接続ネットワークを通じて、セル基礎群レベルで、ス
イッチングを管理する、
【0004】相互接続ネットワークの各出力は前記時間
拡張のための手段に関連しており、相互接続ネットワー
クから出る基礎群を原持続時間に戻し、そして出力ライ
ンにそれらを進める前に個別セルを分離する、ことを特
徴としている。光交換網を通じて交換しようとするパケ
ットの時間圧縮は、出願者自身の名前でイタリアで与え
られた特許第1217130号で、それ自体周知である
が、この場合、電気信号から構成される個々のパケット
が圧縮され、それらは圧縮後、光形式に変換される。ス
イッチはATMディジタル交差接続システムであること
が望ましく、そして集合および圧縮手段は同じ仮想経路
に関連するセル基礎群を形成する。交差接続システムへ
のこの発明の応用は、交換しようとするトラヒックが十
分に高いので過度の遅延を招くことなくセル基礎群を形
成することができるので、有用である。
拡張のための手段に関連しており、相互接続ネットワー
クから出る基礎群を原持続時間に戻し、そして出力ライ
ンにそれらを進める前に個別セルを分離する、ことを特
徴としている。光交換網を通じて交換しようとするパケ
ットの時間圧縮は、出願者自身の名前でイタリアで与え
られた特許第1217130号で、それ自体周知である
が、この場合、電気信号から構成される個々のパケット
が圧縮され、それらは圧縮後、光形式に変換される。ス
イッチはATMディジタル交差接続システムであること
が望ましく、そして集合および圧縮手段は同じ仮想経路
に関連するセル基礎群を形成する。交差接続システムへ
のこの発明の応用は、交換しようとするトラヒックが十
分に高いので過度の遅延を招くことなくセル基礎群を形
成することができるので、有用である。
【0005】発明は添付の図面を参照することにより、
一層よく理解されるであろう。図1は発明によるスイッ
チの構造を示す。図2はセル基礎群と圧縮装置の構造を
示す。図3は圧縮動作の略図である。図4は圧縮解除装
置の構造を示す。図5は圧縮解除動作を示す略図であ
る。非限定的な一例として、光交換網および電子制御網
から成るATMディジタル交差接続システムに関して、
発明を説明する。周知のように、ATM交差接続システ
ムは仮想経路レベルで、ATMフローをスイッチする。
仮想経路は通常、半永久コールに関連し、従って交差接
続システムは、それほど頻繁に再構成する必要はない。
これは代表的な利用例であり、交換網の構成後、大量の
トラヒックの処理能力は保証され、従って電子制御装置
は何の制約も設定してはならない、ということは重要で
ある。
一層よく理解されるであろう。図1は発明によるスイッ
チの構造を示す。図2はセル基礎群と圧縮装置の構造を
示す。図3は圧縮動作の略図である。図4は圧縮解除装
置の構造を示す。図5は圧縮解除動作を示す略図であ
る。非限定的な一例として、光交換網および電子制御網
から成るATMディジタル交差接続システムに関して、
発明を説明する。周知のように、ATM交差接続システ
ムは仮想経路レベルで、ATMフローをスイッチする。
仮想経路は通常、半永久コールに関連し、従って交差接
続システムは、それほど頻繁に再構成する必要はない。
これは代表的な利用例であり、交換網の構成後、大量の
トラヒックの処理能力は保証され、従って電子制御装置
は何の制約も設定してはならない、ということは重要で
ある。
【0006】発明によれば、セルフロー処理装置がある
ために、前記利点が得られるが、この装置はラインと交
換端子装置間の1側に挿入されて再同期、伝送同期支持
部からのATMフローの抽出、仮想経路レベルでのラベ
ル変換、制御装置に供給しようとする信号情報の電気形
式への変換等および交換網への入力を発生し、そして交
換網の出力と端子装置間の他側に挿入されて、セルを伝
送キャリヤに再び挿入するために要する相補動作を発生
する。図1では、光接続ネットワークはCMで、電気制
御ネットワークはCTで示され、そして入力光接続E1
…Eh…Em…En…および出力接続U1…Uh…Um
…Unにそれぞれ関連するラインおよび交換端子装置は
TE1…TEh…TEm…TEn,TU1…TUh…T
Um…TUnで示される。端子装置TE,TUは当業者
には周知であり、そしてそれらは発明の部分ではなく、
従って詳細には記述しない。いずれにしても、可能な実
現例はEP−A−O411562に記述されている。
ために、前記利点が得られるが、この装置はラインと交
換端子装置間の1側に挿入されて再同期、伝送同期支持
部からのATMフローの抽出、仮想経路レベルでのラベ
ル変換、制御装置に供給しようとする信号情報の電気形
式への変換等および交換網への入力を発生し、そして交
換網の出力と端子装置間の他側に挿入されて、セルを伝
送キャリヤに再び挿入するために要する相補動作を発生
する。図1では、光接続ネットワークはCMで、電気制
御ネットワークはCTで示され、そして入力光接続E1
…Eh…Em…En…および出力接続U1…Uh…Um
…Unにそれぞれ関連するラインおよび交換端子装置は
TE1…TEh…TEm…TEn,TU1…TUh…T
Um…TUnで示される。端子装置TE,TUは当業者
には周知であり、そしてそれらは発明の部分ではなく、
従って詳細には記述しない。いずれにしても、可能な実
現例はEP−A−O411562に記述されている。
【0007】装置TEの出力1(1−1…1n)は、そ
の各々が1つ以上の装置TEから出力するセルを受入れ
る装置PAC1…PACkに接続している。図では、特
に、装置TE1…TEhの出力はPAC1に接続し、そ
して装置TEm…TEnのそれらはPACkに接続して
いる。装置PACに接続したラインの数はこれらの全装
置にとって同じである。装置PACは、その入力ライン
の各々に対して、同じ仮想経路に関連するセル基礎群を
形成し、そして各基礎群に、交差接続システム内で有効
なラベルを結合させて、個別セルが通常、ATMスイッ
チにおいて管理されるのと同様に制御装置CTによる基
礎群の管理を可能にする手段PA(PA1…PAh…P
Am…PAn)と、各基礎群の持続時間をプリセット係
数Cだけ減らすことによって、関連集合装置の出力2
(2−1…2h…2m…2n)に存在する基礎群内部の
ビットの時間圧縮を実行する手段PC(PC1…PCh
…PCm…PCn)に、とを備えている。
の各々が1つ以上の装置TEから出力するセルを受入れ
る装置PAC1…PACkに接続している。図では、特
に、装置TE1…TEhの出力はPAC1に接続し、そ
して装置TEm…TEnのそれらはPACkに接続して
いる。装置PACに接続したラインの数はこれらの全装
置にとって同じである。装置PACは、その入力ライン
の各々に対して、同じ仮想経路に関連するセル基礎群を
形成し、そして各基礎群に、交差接続システム内で有効
なラベルを結合させて、個別セルが通常、ATMスイッ
チにおいて管理されるのと同様に制御装置CTによる基
礎群の管理を可能にする手段PA(PA1…PAh…P
Am…PAn)と、各基礎群の持続時間をプリセット係
数Cだけ減らすことによって、関連集合装置の出力2
(2−1…2h…2m…2n)に存在する基礎群内部の
ビットの時間圧縮を実行する手段PC(PC1…PCh
…PCm…PCn)に、とを備えている。
【0008】接続ネットワークCMの入力/出力IN,
OUの数kが、スイッチの入力/出力E,Uの数nより
低い場合、実施例に示されるように、各装置PACは、
全圧縮手段PCの出力3(3−1…3h…3m…3n)
を周期的に走査し、かつCM交換網への入力ラインIN
(IN1…INk)にこれらの出力の圧縮基礎群を集中
するマルチプレクサMU(MU1…MUk)も含んでい
る。マルチプレクサMUに対する制御信号は、制御装置
CTの一部であるシステム時間基準によって、装置PA
Cと制御装置CT間の信号交換のための接続を全体とし
て図示する適切な接続ワイヤー4−1…4kを介して、
供給される。代表的な実施例において、交差接続システ
ムは512の入力/出力リンクE/Uを示し、そして交
換網CM(64の入力/出力を有す)を利用することが
できる、各入力リンクは10の仮想経路に関するセルを
搬送することができる。基礎群(同じ大きさを持つ)は
8〜16のセルから成ることができる。
OUの数kが、スイッチの入力/出力E,Uの数nより
低い場合、実施例に示されるように、各装置PACは、
全圧縮手段PCの出力3(3−1…3h…3m…3n)
を周期的に走査し、かつCM交換網への入力ラインIN
(IN1…INk)にこれらの出力の圧縮基礎群を集中
するマルチプレクサMU(MU1…MUk)も含んでい
る。マルチプレクサMUに対する制御信号は、制御装置
CTの一部であるシステム時間基準によって、装置PA
Cと制御装置CT間の信号交換のための接続を全体とし
て図示する適切な接続ワイヤー4−1…4kを介して、
供給される。代表的な実施例において、交差接続システ
ムは512の入力/出力リンクE/Uを示し、そして交
換網CM(64の入力/出力を有す)を利用することが
できる、各入力リンクは10の仮想経路に関するセルを
搬送することができる。基礎群(同じ大きさを持つ)は
8〜16のセルから成ることができる。
【0009】集合および圧縮の結果として、セルのそれ
とほぼ等しい持続時間を有し、かつ基礎群の全セルの内
容の和に等しい内容を有する情報単位が得られ、従って
時間単位においてずっと大量の情報を搬送する。電子制
御装置CTは、個別ATMセルの代わりにこれらの情報
単位を処理し、従ってそれらは特定速度要件を持たず、
かつ光交換網の最適活用に対してどんな制約も置かない
であろう。個別セルの代わりにセル基礎群が処理される
ようになるということは、この制御装置におけるどんな
変更をも意味するものではなく、従ってその構造はAT
M交換機の幾つかの原型としてすでに提示されたものと
同類である。集合および圧縮の結果として、所要帯域幅
が相対的に増加し、それによって交換網CMに対する光
技術の利用が必要とされる。
とほぼ等しい持続時間を有し、かつ基礎群の全セルの内
容の和に等しい内容を有する情報単位が得られ、従って
時間単位においてずっと大量の情報を搬送する。電子制
御装置CTは、個別ATMセルの代わりにこれらの情報
単位を処理し、従ってそれらは特定速度要件を持たず、
かつ光交換網の最適活用に対してどんな制約も置かない
であろう。個別セルの代わりにセル基礎群が処理される
ようになるということは、この制御装置におけるどんな
変更をも意味するものではなく、従ってその構造はAT
M交換機の幾つかの原型としてすでに提示されたものと
同類である。集合および圧縮の結果として、所要帯域幅
が相対的に増加し、それによって交換網CMに対する光
技術の利用が必要とされる。
【0010】時間圧縮係数C(基礎群を形成するセルの
数と同程度の大きさであることができる)は、交差接続
システム入力とCM接続網入力間の比n/kより低くな
い方が望ましい。このようにして、基礎群間の保護時間
は接続網動作がより容易になるようにすることができ
る。この事は、前述のA.ドボシオ他の論文、およびE
P−A−O−411562に記述されているように、交
差接続システムにおいてセルと周波数スイッチングが実
行される場合、特に重要になる。交換網CMの出力OU
1…OUkは、装置PACの逆動作を行う各装置PED
1…PEDkに属する多重分離装置DM1…DMkに接
続している。各多重分離装置DMには1入力と、マルチ
プレクサMUの入力と同数の出力がある。
数と同程度の大きさであることができる)は、交差接続
システム入力とCM接続網入力間の比n/kより低くな
い方が望ましい。このようにして、基礎群間の保護時間
は接続網動作がより容易になるようにすることができ
る。この事は、前述のA.ドボシオ他の論文、およびE
P−A−O−411562に記述されているように、交
差接続システムにおいてセルと周波数スイッチングが実
行される場合、特に重要になる。交換網CMの出力OU
1…OUkは、装置PACの逆動作を行う各装置PED
1…PEDkに属する多重分離装置DM1…DMkに接
続している。各多重分離装置DMには1入力と、マルチ
プレクサMUの入力と同数の出力がある。
【0011】多重分離装置DMの出力5−1…5h…5
m…5nは、基礎群の時間拡張のための各自の手段PE
1…PEnに接続し、それらの次には基礎群を個別セル
に分解するための手段PD1…PDnが続く。手段PD
は手段PEから、各自の接続6−1…6nを介して、分
解しようとする基礎群を受信し、付加ラベルを除去し、
そして個別セルを、装置TU1…TUnへの接続7−1
…7nに供給する。ラベルを構成するビットの数および
位置は既知であり、そしてセルは一定の長さを有するの
で、当業者は容易に、所要動作を実行することができる
装置を実現することができる。例えば、装置PDは適切
に時間合わせしたレジスターであることができる。装置
PEDは、接続8−1…8kを介して、制御装置CTか
ら適切な制御信号を受信する。装置PAC,PEDは、
この発明の主題である、ATMセルフローのための処理
装置である。
m…5nは、基礎群の時間拡張のための各自の手段PE
1…PEnに接続し、それらの次には基礎群を個別セル
に分解するための手段PD1…PDnが続く。手段PD
は手段PEから、各自の接続6−1…6nを介して、分
解しようとする基礎群を受信し、付加ラベルを除去し、
そして個別セルを、装置TU1…TUnへの接続7−1
…7nに供給する。ラベルを構成するビットの数および
位置は既知であり、そしてセルは一定の長さを有するの
で、当業者は容易に、所要動作を実行することができる
装置を実現することができる。例えば、装置PDは適切
に時間合わせしたレジスターであることができる。装置
PEDは、接続8−1…8kを介して、制御装置CTか
ら適切な制御信号を受信する。装置PAC,PEDは、
この発明の主題である、ATMセルフローのための処理
装置である。
【0012】以下で述べる良好な実施態様において、セ
ル集合は電気信号に基づいて実行され、そして圧縮およ
び集中動作は光信号に基づいて実行される。同様に、拡
張は光学的に実行され、そして基礎群の分解は電気形式
である。接続E,Uは光タイプであると考えられるの
で、端子装置TE,TUは必要な光/電変換装置ならび
にその逆を組入れることになる。これは交換システム構
造にとって付加問題ではない。同期式ディジタル階層
(SDH)フレームは電気形式で処理されるので、これ
らの変換装置は、入力/出力ライン上の光の流れが通
常、標準SDHに従って編成されているどんな場合に
も、備えられているからである。接続100,101
は、端子装置TE,TUと制御装置CT間の接続を図で
示したものである。
ル集合は電気信号に基づいて実行され、そして圧縮およ
び集中動作は光信号に基づいて実行される。同様に、拡
張は光学的に実行され、そして基礎群の分解は電気形式
である。接続E,Uは光タイプであると考えられるの
で、端子装置TE,TUは必要な光/電変換装置ならび
にその逆を組入れることになる。これは交換システム構
造にとって付加問題ではない。同期式ディジタル階層
(SDH)フレームは電気形式で処理されるので、これ
らの変換装置は、入力/出力ライン上の光の流れが通
常、標準SDHに従って編成されているどんな場合に
も、備えられているからである。接続100,101
は、端子装置TE,TUと制御装置CT間の接続を図で
示したものである。
【0013】図2は、装置PA,PCの可能な実施態様
を示す。装置PAは主に、その各々が同じ仮想経路に関
連するセルのキューを編成して基礎群を形成するFIF
Oメモリバンク(この実施例では10の)MF1…MF
pから成る。メモリは任意にセルを受信すると考える
と、書き/読み制御装置は、セルのプリセット数が書込
まれたことを認識し、そして一旦この数が達成される
と、連続する基礎群に挿入しようとするセルがなお書込
まれていても、読出しを開始することができなくてはな
らない。遅れすぎないようにするために、基礎群が完了
していなくても、最大プリセット時が過ぎたら、いずれ
にしても読みを開始しなくてはならない。この最大時間
は、メモリそれ自体の制御装置内に設けられ、かつ最初
の集合セルが到着した時に開始する適切なカウンタによ
って、図1の接続4の1つに属するワイヤ40により電
気制御網CTの時間基準によって供給されるフロック信
号を利用して、カウントされるであろう。簡単にするた
めに、前記制御装置はブロックMFに組込まれている。
これらの動作手順を可能にするよう編成されたメモリ
は、当業者に周知である。
を示す。装置PAは主に、その各々が同じ仮想経路に関
連するセルのキューを編成して基礎群を形成するFIF
Oメモリバンク(この実施例では10の)MF1…MF
pから成る。メモリは任意にセルを受信すると考える
と、書き/読み制御装置は、セルのプリセット数が書込
まれたことを認識し、そして一旦この数が達成される
と、連続する基礎群に挿入しようとするセルがなお書込
まれていても、読出しを開始することができなくてはな
らない。遅れすぎないようにするために、基礎群が完了
していなくても、最大プリセット時が過ぎたら、いずれ
にしても読みを開始しなくてはならない。この最大時間
は、メモリそれ自体の制御装置内に設けられ、かつ最初
の集合セルが到着した時に開始する適切なカウンタによ
って、図1の接続4の1つに属するワイヤ40により電
気制御網CTの時間基準によって供給されるフロック信
号を利用して、カウントされるであろう。簡単にするた
めに、前記制御装置はブロックMFに組込まれている。
これらの動作手順を可能にするよう編成されたメモリ
は、当業者に周知である。
【0014】交差接続システム内で有効なラベル(一般
のサービス情報および特に基礎群特性に関する情報を含
む)もまた、各基礎群のヘッドに付加される。このラベ
ルは、関連接続10−1…10p(図1のライン1の一
部である)を介して、TEによって供給され、そして基
礎群の第1セルの到着が認識される場合、メモリにロー
ドされる。このラベルは一般に、分解装置PDによって
利用される。このタイプのサービスラベルは、例えば下
記の論文に記されているような通常のATM交差接続シ
ステムの場合にも、装置TEによって作成される。
(A.L.フォックス(Fox)他「レースブリント
(RACE BLINT):広帯域ローカルネットワー
ク」統合広帯域サービスおよびネットワークに関するI
EE会議(1990年10月、ロンドン)において提
出)。格納しようとするセルは、メモリMF1…MFp
にそれぞれ接続したP出力を与えるデコード網DEの入
力に接続した接続11(これもまたライン1の一部であ
る)を介して、TEから来る。DEは、接続12を介し
て、TEから、制御信号として、TEに到着する各セル
のラベルビット(従ってまだ変換されていないラベルの
ビット)を受信し、それは仮想経路を識別し、そしてそ
のようなラベルに従って、DEはセルを適切なメモリM
Fへと経路指定する。
のサービス情報および特に基礎群特性に関する情報を含
む)もまた、各基礎群のヘッドに付加される。このラベ
ルは、関連接続10−1…10p(図1のライン1の一
部である)を介して、TEによって供給され、そして基
礎群の第1セルの到着が認識される場合、メモリにロー
ドされる。このラベルは一般に、分解装置PDによって
利用される。このタイプのサービスラベルは、例えば下
記の論文に記されているような通常のATM交差接続シ
ステムの場合にも、装置TEによって作成される。
(A.L.フォックス(Fox)他「レースブリント
(RACE BLINT):広帯域ローカルネットワー
ク」統合広帯域サービスおよびネットワークに関するI
EE会議(1990年10月、ロンドン)において提
出)。格納しようとするセルは、メモリMF1…MFp
にそれぞれ接続したP出力を与えるデコード網DEの入
力に接続した接続11(これもまたライン1の一部であ
る)を介して、TEから来る。DEは、接続12を介し
て、TEから、制御信号として、TEに到着する各セル
のラベルビット(従ってまだ変換されていないラベルの
ビット)を受信し、それは仮想経路を識別し、そしてそ
のようなラベルに従って、DEはセルを適切なメモリM
Fへと経路指定する。
【0015】メモリMFの出力はセレクタSLの入力に
接続し、SLの出力はブロックPAの出力2となってい
る。このセレクタはマルチプレクサMUと同期して動作
しなければならず、そしてより正確に、それは基礎群を
瞬時に、その出力に伝送しなければならず、従って圧縮
に要する時間を考慮すると、MUが接続それ自体を走査
しているその瞬間に、関連ブロックPACの出力接続3
に基礎群が存在する。SLが圧縮装置PCに伝送すべき
基礎群は、メモリMFの1つにおける作動可能な1基礎
群(例えば、完了した最初のもの)、あるいはメモリ内
でのそのための最大保留時間がすでに終了した1基礎群
であるだろう。次に、セレクタは制御論理LCに関連す
るが、このLCは個別メモリMFの制御装置から、基礎
群が形成されたこと、すなわちプリセット時間が終了し
たことを表示する信号を受信する。あるいはまた、異な
るセレクタ入力が周期的に走査されることができる。
接続し、SLの出力はブロックPAの出力2となってい
る。このセレクタはマルチプレクサMUと同期して動作
しなければならず、そしてより正確に、それは基礎群を
瞬時に、その出力に伝送しなければならず、従って圧縮
に要する時間を考慮すると、MUが接続それ自体を走査
しているその瞬間に、関連ブロックPACの出力接続3
に基礎群が存在する。SLが圧縮装置PCに伝送すべき
基礎群は、メモリMFの1つにおける作動可能な1基礎
群(例えば、完了した最初のもの)、あるいはメモリ内
でのそのための最大保留時間がすでに終了した1基礎群
であるだろう。次に、セレクタは制御論理LCに関連す
るが、このLCは個別メモリMFの制御装置から、基礎
群が形成されたこと、すなわちプリセット時間が終了し
たことを表示する信号を受信する。あるいはまた、異な
るセレクタ入力が周期的に走査されることができる。
【0016】データは一般に、メモリMFに、並列で
(例えば8ビットで)書込まれ、かつ読取られることに
注目されたい。圧縮装置は、後でもっとよく検討される
ように、一度に1ビットに作用しなければならないと考
えて、情報フローの並列/直列変換装置を設けなければ
ならない。図では、これらの装置はブロックSL内に組
入れられており、それらは接続41を介して、時間基準
から必要タイミング信号を受信する。直列化はSLの上
流で実行され得ることは明らかである。例えば、8〜1
6のセルの基礎群を形成することによって、交差接続シ
ステムにかかる遅延を目立って増加させることなく、C
Mにおいて処理しようとする情報単位の数を有意に低減
することができる。遅延を制限する必要がある場合、交
差接続システムのレベルにおいて、この発明を利用する
ことが勧められるが、それはこのレベルにおいて、仮想
経路に関連するトラヒックは十分高であり、比較的短時
間に、基礎群にとって必要なセル数に到達することがで
きるからである。
(例えば8ビットで)書込まれ、かつ読取られることに
注目されたい。圧縮装置は、後でもっとよく検討される
ように、一度に1ビットに作用しなければならないと考
えて、情報フローの並列/直列変換装置を設けなければ
ならない。図では、これらの装置はブロックSL内に組
入れられており、それらは接続41を介して、時間基準
から必要タイミング信号を受信する。直列化はSLの上
流で実行され得ることは明らかである。例えば、8〜1
6のセルの基礎群を形成することによって、交差接続シ
ステムにかかる遅延を目立って増加させることなく、C
Mにおいて処理しようとする情報単位の数を有意に低減
することができる。遅延を制限する必要がある場合、交
差接続システムのレベルにおいて、この発明を利用する
ことが勧められるが、それはこのレベルにおいて、仮想
経路に関連するトラヒックは十分高であり、比較的短時
間に、基礎群にとって必要なセル数に到達することがで
きるからである。
【0017】いずれにしても、理論上では、この発明
を、接続網CMにおける同じ経路を通らなければならな
いセル基礎群を形成することによって、いずれの交換ノ
ードにも利用することができるであろう。各ビットが、
接続Eに存在するセルのビットと同じ持続時間および期
間を持つビットストリングから成る直列化基礎群は、ビ
ット時間圧縮装置PCに供給される。装置PCは、接続
2に存在するビットのそれよりずっと低い持続時間と、
これらのビットのビット時間Toに等しい期間を持つ一
連のパルスを発生するモードロックレーザLAと、
を、接続網CMにおける同じ経路を通らなければならな
いセル基礎群を形成することによって、いずれの交換ノ
ードにも利用することができるであろう。各ビットが、
接続Eに存在するセルのビットと同じ持続時間および期
間を持つビットストリングから成る直列化基礎群は、ビ
ット時間圧縮装置PCに供給される。装置PCは、接続
2に存在するビットのそれよりずっと低い持続時間と、
これらのビットのビット時間Toに等しい期間を持つ一
連のパルスを発生するモードロックレーザLAと、
【0018】レーザLAからのパルスと接続2上の信号
を受信し、そしてこの信号の各ビットはレーザLAから
出るパルスをオン/オフ変調で変調している電気光学振
幅変調器MDと、このように、LAによって発散された
パルスのそれに等しい持続時間と期間Toを持つ一連の
ビットから成る光信号が接続5で得られる、その各々が
基礎群に関連するビットストリングの折りたたみをそれ
自体で行い、その度毎にその持続時間を二等分する一連
のc素子RP1…RPc(2c =Cである)とを備えて
いる。RP1として示されるように、各素子RPは、2
つの別々の経路間の各々の光ビットに関連するパワーを
共用する入力カプラA1および、この2経路から来る信
号を再結合する出力カプラA2から成る。入力カプラA
1の出力と出力カプラA2の入力は直接接続され、そし
て2経路の1方を形成する。他方の経路は、遅延素子R
を通ってA2の第2入力にA1の第2出力を接続するこ
とによって得られるが、この遅延素子によって、基礎群
の第2の半分におけるビットを出力カプラA2の第1の
半分におけるビットとインターリーブさせる。各基礎群
のビット数がYである場合、これは、第1折りたたみ素
子RP1における遅延素子Rが、他の経路に沿って送信
された信号に関して、(y−1)To/2の遅延をもた
らし、第2折りたたみ素子RP2のそれは(y−1)T
o/4の遅延をもたらし、等々、という場合に得られ
る。
を受信し、そしてこの信号の各ビットはレーザLAから
出るパルスをオン/オフ変調で変調している電気光学振
幅変調器MDと、このように、LAによって発散された
パルスのそれに等しい持続時間と期間Toを持つ一連の
ビットから成る光信号が接続5で得られる、その各々が
基礎群に関連するビットストリングの折りたたみをそれ
自体で行い、その度毎にその持続時間を二等分する一連
のc素子RP1…RPc(2c =Cである)とを備えて
いる。RP1として示されるように、各素子RPは、2
つの別々の経路間の各々の光ビットに関連するパワーを
共用する入力カプラA1および、この2経路から来る信
号を再結合する出力カプラA2から成る。入力カプラA
1の出力と出力カプラA2の入力は直接接続され、そし
て2経路の1方を形成する。他方の経路は、遅延素子R
を通ってA2の第2入力にA1の第2出力を接続するこ
とによって得られるが、この遅延素子によって、基礎群
の第2の半分におけるビットを出力カプラA2の第1の
半分におけるビットとインターリーブさせる。各基礎群
のビット数がYである場合、これは、第1折りたたみ素
子RP1における遅延素子Rが、他の経路に沿って送信
された信号に関して、(y−1)To/2の遅延をもた
らし、第2折りたたみ素子RP2のそれは(y−1)T
o/4の遅延をもたらし、等々、という場合に得られ
る。
【0019】一般に、i番目の折りたたみ素子RPiの
遅延素子は遅延(y−1)To/2i をもたらすであろ
う。2つの経路上で基礎群のビットを進め、かつ逐次再
結合する結果、各折りたたみ素子RP1…RPcの出力
において、各基礎群は複製に関連するであろう。従っ
て、各素子RPの後に、スイッチSW1…SWcで示さ
れる装置が続き、このスイッチはこの複製を取除く作用
をするのであるが、なお先で一層明らかになるであろ
う。これらのスイッチは、図1の適正接続4の一部であ
る接続43−1…43cを介して制御装置によって供給
された信号により制御される。SW1…SWcのような
装置は当業者に周知であり、従ってこれ以上の情報は必
要でない。
遅延素子は遅延(y−1)To/2i をもたらすであろ
う。2つの経路上で基礎群のビットを進め、かつ逐次再
結合する結果、各折りたたみ素子RP1…RPcの出力
において、各基礎群は複製に関連するであろう。従っ
て、各素子RPの後に、スイッチSW1…SWcで示さ
れる装置が続き、このスイッチはこの複製を取除く作用
をするのであるが、なお先で一層明らかになるであろ
う。これらのスイッチは、図1の適正接続4の一部であ
る接続43−1…43cを介して制御装置によって供給
された信号により制御される。SW1…SWcのような
装置は当業者に周知であり、従ってこれ以上の情報は必
要でない。
【0020】装置PCの出力3には、従って、全体持続
時間yTo/2c と期間yToを持つ一連の基礎群があ
る。前記説明から明らかであるが、一旦、圧縮係数が設
立されると、基礎群はその特定ライン3に与えられた時
間以内にマルチプレクサMUに到達する、というよう
に、基礎群がメモリMFから出る瞬間を、即座に判定す
る。2つの基礎群の間隔の間、マルチプレクサMUはラ
インIN上で、同じブロックPACの他の装置PCによ
り供給された圧縮基礎群を前進させるであろう。次い
で、ラインIN上の圧縮基礎群は、特定ネットワークの
必要とする手順によって、CM内で交換される。注目す
べきことに、基礎群が交換網CMに進んだ瞬間に、ライ
ン交換および端子装置TEは制御装置CTに必要な経路
選択情報を送る。実際の所、制御装置はそれらを読取る
ことができないので、それらは圧縮されることはないは
ずである。
時間yTo/2c と期間yToを持つ一連の基礎群があ
る。前記説明から明らかであるが、一旦、圧縮係数が設
立されると、基礎群はその特定ライン3に与えられた時
間以内にマルチプレクサMUに到達する、というよう
に、基礎群がメモリMFから出る瞬間を、即座に判定す
る。2つの基礎群の間隔の間、マルチプレクサMUはラ
インIN上で、同じブロックPACの他の装置PCによ
り供給された圧縮基礎群を前進させるであろう。次い
で、ラインIN上の圧縮基礎群は、特定ネットワークの
必要とする手順によって、CM内で交換される。注目す
べきことに、基礎群が交換網CMに進んだ瞬間に、ライ
ン交換および端子装置TEは制御装置CTに必要な経路
選択情報を送る。実際の所、制御装置はそれらを読取る
ことができないので、それらは圧縮されることはないは
ずである。
【0021】図3a〜3eに、一例として、係数c=4
で時間圧縮しようとする、y=8ビットの基礎群の場合
の装置PCの動作が示されており、従って2つの折りた
たみが必要とされる。図3aは、その持続時間が期間T
oにほぼ等しいビットで形成された、圧縮しようとする
基礎群を示す。図3bは、持続時間が非常に低減され、
そして期間Toを有するビットによる、光形式に変換さ
れた基礎群を示し、それはRPIのカプラA1の入力に
到着し、そしてRP1において遅延を経ることなく、A
2へ伝播する。RP1の遅延素子R1は、図3cのシー
ケンスを与えることによって、遅延7To/2をもたら
す。明らかに、R1から出るビット1は、非遅延シーケ
ンスのビット4と5の間の間隔の半分で(従って基礎群
の持続時間の中心時に)発生している。R1から出るビ
ット2は、非遅延シーケンスのビット5と6の到着する
間の間隔の半分の所で発生する、等々。RP1の出力に
おいて(図3d)、ビットの初期グループ(非遅延基礎
群のビット1〜4)の後には、原基礎群の第2半分のビ
ットが第1半分のそれらとインターリーブしているビッ
トシーケンスが続き、そしてこのシーケンスの後にな
お、遅延シーケンスのビット5〜8から成るビットのキ
ューが続く。ビット時T1=To/2である。図3dの
破線で示される初期グループ(ヘッド)およびキュー
は、取除かれねばならず、そしてこのために、スイッチ
SW1は、折りたたみ素子RP1の遅延素子Rから基礎
群の第1ビットが出るその時点から開始するyTo/2
(圧縮基礎群の持続時間)にほぼ等しい時間の間、閉じ
ていなければならない。圧縮しようとする基礎群がRP
1の入力に到着する時を0とすると、SW1の閉鎖はほ
ぼ、時間7To/2後に起らなければならない。
で時間圧縮しようとする、y=8ビットの基礎群の場合
の装置PCの動作が示されており、従って2つの折りた
たみが必要とされる。図3aは、その持続時間が期間T
oにほぼ等しいビットで形成された、圧縮しようとする
基礎群を示す。図3bは、持続時間が非常に低減され、
そして期間Toを有するビットによる、光形式に変換さ
れた基礎群を示し、それはRPIのカプラA1の入力に
到着し、そしてRP1において遅延を経ることなく、A
2へ伝播する。RP1の遅延素子R1は、図3cのシー
ケンスを与えることによって、遅延7To/2をもたら
す。明らかに、R1から出るビット1は、非遅延シーケ
ンスのビット4と5の間の間隔の半分で(従って基礎群
の持続時間の中心時に)発生している。R1から出るビ
ット2は、非遅延シーケンスのビット5と6の到着する
間の間隔の半分の所で発生する、等々。RP1の出力に
おいて(図3d)、ビットの初期グループ(非遅延基礎
群のビット1〜4)の後には、原基礎群の第2半分のビ
ットが第1半分のそれらとインターリーブしているビッ
トシーケンスが続き、そしてこのシーケンスの後にな
お、遅延シーケンスのビット5〜8から成るビットのキ
ューが続く。ビット時T1=To/2である。図3dの
破線で示される初期グループ(ヘッド)およびキュー
は、取除かれねばならず、そしてこのために、スイッチ
SW1は、折りたたみ素子RP1の遅延素子Rから基礎
群の第1ビットが出るその時点から開始するyTo/2
(圧縮基礎群の持続時間)にほぼ等しい時間の間、閉じ
ていなければならない。圧縮しようとする基礎群がRP
1の入力に到着する時を0とすると、SW1の閉鎖はほ
ぼ、時間7To/2後に起らなければならない。
【0022】後続折りたたみ素子RP(RP2)におい
て、遅延素子は7To/4の遅延をもたらすが、これは
すなわちRP1によりすでに圧縮された基礎群のビット
時の7/2である。遅延シーケンスの第1ビットは、非
遅延シーケンスのビット6と3の間の間隔の半分の所で
出力カプラA2の入力に到着するであろう(従って再
び、基礎群の持続時間の中心時点と対応している)。こ
のように、基礎群の第2の半分におけるビットもまた、
素子内に入りつつある基礎群の第1の半分のそれらとイ
ンターリーブしている。第2折りたたみ装置の出力にお
いて、ライン3eで示されるシーケンスは、原持続時間
の1/4に等しい持続時間を有している。この場合にも
また、RP2に続くスイッチによって、ヘッド(非遅延
シーケンスのビット1,5,2,6)と、RP2から出
るビットフローのキュー(遅延シーケンスのビット3,
7,4,8)を取除くことが必要であろう。SW1の出
力とRP2の入力間の伝播時間を無視すれば、SW2は
yTo/4に等しい時間の間、閉鎖し、非遅延シーケン
スの第1ビットの到着後7To/4経った瞬間から開始
するであろう。これらのヘッドとキューは図3eには示
されていない。
て、遅延素子は7To/4の遅延をもたらすが、これは
すなわちRP1によりすでに圧縮された基礎群のビット
時の7/2である。遅延シーケンスの第1ビットは、非
遅延シーケンスのビット6と3の間の間隔の半分の所で
出力カプラA2の入力に到着するであろう(従って再
び、基礎群の持続時間の中心時点と対応している)。こ
のように、基礎群の第2の半分におけるビットもまた、
素子内に入りつつある基礎群の第1の半分のそれらとイ
ンターリーブしている。第2折りたたみ装置の出力にお
いて、ライン3eで示されるシーケンスは、原持続時間
の1/4に等しい持続時間を有している。この場合にも
また、RP2に続くスイッチによって、ヘッド(非遅延
シーケンスのビット1,5,2,6)と、RP2から出
るビットフローのキュー(遅延シーケンスのビット3,
7,4,8)を取除くことが必要であろう。SW1の出
力とRP2の入力間の伝播時間を無視すれば、SW2は
yTo/4に等しい時間の間、閉鎖し、非遅延シーケン
スの第1ビットの到着後7To/4経った瞬間から開始
するであろう。これらのヘッドとキューは図3eには示
されていない。
【0023】C>4(従ってC>2)である場合、動作
は後続の折たたみ装置において同様に繰返され、そして
c折たたみ後、ビット期間はTc=To/2c になるで
あろう。ライン3b,3eを比較すると、明らかに、装
置PCの出力にある信号は、基礎群の原持続時間の分数
1/2c にしかならない非常に短いビットシーケンスか
ら成っている。これはマルチプレクサMU(図1)を利
用するからであり、それによって未利用の時間に、同じ
装置PACの他の利用ラインに関連する圧縮基礎群を挿
入する。
は後続の折たたみ装置において同様に繰返され、そして
c折たたみ後、ビット期間はTc=To/2c になるで
あろう。ライン3b,3eを比較すると、明らかに、装
置PCの出力にある信号は、基礎群の原持続時間の分数
1/2c にしかならない非常に短いビットシーケンスか
ら成っている。これはマルチプレクサMU(図1)を利
用するからであり、それによって未利用の時間に、同じ
装置PACの他の利用ラインに関連する圧縮基礎群を挿
入する。
【0024】図4では、多重分離装置DM(図1)の出
力5におけるセル基礎群はC出力を有する伸長器ESの
入力に供給され、そしてCライン50−1…50C上で
同時に伝送されるが、これらのラインは、各自のライン
50に存在するビットストリングを期間Toでサンプリ
ングする各自のゲートCA1…CACの入力で終了す
る。ゲートCAのための制御信号は、図1の接続8の1
つの一部となっているライン80を介して、制御装置C
Tによって供給される。ゲートCAのようなゲートの実
現は当業者に周知であり、従ってこれ以上の情報は不必
要である。ライン50の長さは異なっていて、ライン5
0−1からライン50Cへと次第に増加し、従って搬送
される信号に次第に増加する遅延がもたらされる。発明
に関しては、1ラインとその前のライン間の相対遅延に
関心が向けられており、それは圧縮ビットの期間Tcに
等しくなければならない。従って、最小遅延(ライン5
0−1)は0であると考えられ、一方、一般のライン5
0j(j=1…C)は、遅延(j−1)Tcをもたらす
であろう。
力5におけるセル基礎群はC出力を有する伸長器ESの
入力に供給され、そしてCライン50−1…50C上で
同時に伝送されるが、これらのラインは、各自のライン
50に存在するビットストリングを期間Toでサンプリ
ングする各自のゲートCA1…CACの入力で終了す
る。ゲートCAのための制御信号は、図1の接続8の1
つの一部となっているライン80を介して、制御装置C
Tによって供給される。ゲートCAのようなゲートの実
現は当業者に周知であり、従ってこれ以上の情報は不必
要である。ライン50の長さは異なっていて、ライン5
0−1からライン50Cへと次第に増加し、従って搬送
される信号に次第に増加する遅延がもたらされる。発明
に関しては、1ラインとその前のライン間の相対遅延に
関心が向けられており、それは圧縮ビットの期間Tcに
等しくなければならない。従って、最小遅延(ライン5
0−1)は0であると考えられ、一方、一般のライン5
0j(j=1…C)は、遅延(j−1)Tcをもたらす
であろう。
【0025】ゲートCA1…CACの出力は、各自のラ
イン60−1…60Cを通じて、積分器/検出器IRに
接続しており、このIRは受信したビットの時間を積分
し、そしてそれを電気形式に変換し、その結果、ブロッ
クPAから出るそれに対応するセル基礎群(従って、期
間および持続時間Toを持つビットによって形成され
た)を再構成する。実際には、IRは、ビットシーケン
スを再構成する装置と、光/電変換器とから構成される
であろう。ライン60もまた、長さが異なっており、従
って搬送されるビットに異なる遅延がもたらされる。各
ラインによってもたらされる遅延は、圧縮基礎群の全体
持続時間y.Tcの倍数であり、そしてそれはライン6
0Cからライン60−1へと、y.Tcづつ次第に増加
する。より詳細には、遅延は0(ライン60C)から
(c−1).y.Tc(ライン60−1)へと変化し、
そして一般のライン60jに関して、それは(C−
j).y.Tcになるであろう。ライン50,60によ
ってもたらされる遅延に対して所定値を選択する理由
は、図5を参照しての装置PEの動作についての説明か
ら明らかになるであろう。
イン60−1…60Cを通じて、積分器/検出器IRに
接続しており、このIRは受信したビットの時間を積分
し、そしてそれを電気形式に変換し、その結果、ブロッ
クPAから出るそれに対応するセル基礎群(従って、期
間および持続時間Toを持つビットによって形成され
た)を再構成する。実際には、IRは、ビットシーケン
スを再構成する装置と、光/電変換器とから構成される
であろう。ライン60もまた、長さが異なっており、従
って搬送されるビットに異なる遅延がもたらされる。各
ラインによってもたらされる遅延は、圧縮基礎群の全体
持続時間y.Tcの倍数であり、そしてそれはライン6
0Cからライン60−1へと、y.Tcづつ次第に増加
する。より詳細には、遅延は0(ライン60C)から
(c−1).y.Tc(ライン60−1)へと変化し、
そして一般のライン60jに関して、それは(C−
j).y.Tcになるであろう。ライン50,60によ
ってもたらされる遅延に対して所定値を選択する理由
は、図5を参照しての装置PEの動作についての説明か
ら明らかになるであろう。
【0026】次に、図3に見られるように、係数C=4
で圧縮された8ビット基礎群の展開は1例として示され
たものである。図5aは、サンプリングゲートCAの入
力におけるライン50−1…50−4上の基礎群の状態
を示し、図5bは、同じゲートの出力におけるライン6
0−1…60−4の状態を示す。検査されている基礎群
に対する第1サンプリングパルスCKOは、基礎群のビ
ット1がライン50−4に接続したゲートCAの入力に
現れた瞬間に、ゲートCAに到着する。ライン50−1
に対してライン50−2…50−4によってもたらされ
る種々の遅延のために、同じ時点においてビット7,
5,3はそれぞれライン50−1,50−2,50−3
にあり、そして時間To=4Tc後、到着する第2サン
プリングパルスCK1は、ビット8,6,4,2を,ゲ
ートCA1…CA4の出力で通過させる。4本のライン
60において、各々が原基礎群において隣接していたビ
ットから成る4組の別個のビットは、積分器に向かって
伝播する。各組のビットは原ビット時だけ間隔を置かれ
ている。ライン60−4は最小の遅延を有するものであ
り、従って有効に、ビット1は積分器IRの入力に到達
する第1ビットである。直前のライン60−3は8Tc
=(2To)の遅延をもたらしており、従ってこのライ
ン上にあるビットが積分器IRに到達する前に、これは
ライン60−4からビット2を受信する。時間2Toが
経った後、IRはビット3、次いでビット4を受信し、
他も同様である。その結果、原ビットシーケンスはIR
の入力において再構成される。次いで、積分器IRは各
ビットをその原持続時間に回復させ、そしてそれを、図
5cのシーケンスを与える電気形式に変換し、それによ
って装置PCの入力にあるそれを正確に再生する。
で圧縮された8ビット基礎群の展開は1例として示され
たものである。図5aは、サンプリングゲートCAの入
力におけるライン50−1…50−4上の基礎群の状態
を示し、図5bは、同じゲートの出力におけるライン6
0−1…60−4の状態を示す。検査されている基礎群
に対する第1サンプリングパルスCKOは、基礎群のビ
ット1がライン50−4に接続したゲートCAの入力に
現れた瞬間に、ゲートCAに到着する。ライン50−1
に対してライン50−2…50−4によってもたらされ
る種々の遅延のために、同じ時点においてビット7,
5,3はそれぞれライン50−1,50−2,50−3
にあり、そして時間To=4Tc後、到着する第2サン
プリングパルスCK1は、ビット8,6,4,2を,ゲ
ートCA1…CA4の出力で通過させる。4本のライン
60において、各々が原基礎群において隣接していたビ
ットから成る4組の別個のビットは、積分器に向かって
伝播する。各組のビットは原ビット時だけ間隔を置かれ
ている。ライン60−4は最小の遅延を有するものであ
り、従って有効に、ビット1は積分器IRの入力に到達
する第1ビットである。直前のライン60−3は8Tc
=(2To)の遅延をもたらしており、従ってこのライ
ン上にあるビットが積分器IRに到達する前に、これは
ライン60−4からビット2を受信する。時間2Toが
経った後、IRはビット3、次いでビット4を受信し、
他も同様である。その結果、原ビットシーケンスはIR
の入力において再構成される。次いで、積分器IRは各
ビットをその原持続時間に回復させ、そしてそれを、図
5cのシーケンスを与える電気形式に変換し、それによ
って装置PCの入力にあるそれを正確に再生する。
【0027】上述の拡張方式は、基礎群の全長が圧縮係
数Cの倍数であることを必要とすることに注目すべきで
ある。これは限定とはならないが、その理由は、その長
さがこの条件を満たさない場合には、基礎群におけるセ
ルの数を適切に選択すれば十分だからである。上記説明
は、非限定例を示しただけであり、発明の範囲から逸脱
することなく、種々の変更例等が可能であることは明ら
かである。従って、例えば、マルチプレクサMUは、圧
縮装置PCの1グループから出る圧縮基礎群を逐次に受
信する受動組合わせ装置と置換することができる。明ら
かに、次に多重分離装置DMは相補受動分配装置と置換
されるだろう。この場合、メモリMFにおける種々の基
礎群の読取り時を設立することが時間基準であり、従っ
てそれらは必要なシーケンスで、多重化装置の入力に到
着する。さらに、To/3,To/5…の倍数の入力基
礎群を遅延させることによって得られた、2とは異なる
数、例えば3,5,等の基礎群の複製を形成するため
に、折たたみ素子RPを実現することができて、従って
3,5,等の累乗である圧縮比が得られるであろう。こ
の場合,zが形成される複製の数であれば、連続する折
たたみ素子のi番目の素子内のx番目の経路を構成する
遅延素子Rは、それを横断する信号に(x−1)(y−
1)To/zi の遅延をもたらさなければならないであ
ろう。
数Cの倍数であることを必要とすることに注目すべきで
ある。これは限定とはならないが、その理由は、その長
さがこの条件を満たさない場合には、基礎群におけるセ
ルの数を適切に選択すれば十分だからである。上記説明
は、非限定例を示しただけであり、発明の範囲から逸脱
することなく、種々の変更例等が可能であることは明ら
かである。従って、例えば、マルチプレクサMUは、圧
縮装置PCの1グループから出る圧縮基礎群を逐次に受
信する受動組合わせ装置と置換することができる。明ら
かに、次に多重分離装置DMは相補受動分配装置と置換
されるだろう。この場合、メモリMFにおける種々の基
礎群の読取り時を設立することが時間基準であり、従っ
てそれらは必要なシーケンスで、多重化装置の入力に到
着する。さらに、To/3,To/5…の倍数の入力基
礎群を遅延させることによって得られた、2とは異なる
数、例えば3,5,等の基礎群の複製を形成するため
に、折たたみ素子RPを実現することができて、従って
3,5,等の累乗である圧縮比が得られるであろう。こ
の場合,zが形成される複製の数であれば、連続する折
たたみ素子のi番目の素子内のx番目の経路を構成する
遅延素子Rは、それを横断する信号に(x−1)(y−
1)To/zi の遅延をもたらさなければならないであ
ろう。
【図1】 発明によるスイッチの構造を示す。
【図2】 セル基礎群と圧縮装置の構造を示す。
【図3】 圧縮動作の略図である。
【図4】 圧縮解除装置の構造を示す。
【図5】 圧縮解除動作を示す略図である。
CM 光相互接続網 CT 電気制御網 TE 端子装置 TU 端子装置 PC 圧縮装置 LA モードロックレーザ MF メモリ RP 折りたたみ素子 A1 入力カプラ A2 出力カプラ MU 多重化手段 DM 多重分離装置 PAC セル受入装置 PE 時間拡張のための手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 // H04L 12/48 (72)発明者 ブルーノ・ボステイカ イタリー国 トリノ、ピノ・トリネーゼ、 ヴイア・デイ・ピオツピ 12 (72)発明者 パオラ・シナト イタリー国 トリノ、ヴイア・ヴエグリ ア、10 イント 27 (72)発明者 アルフレド・デ・ボシオ イタリー国 トリノ、ク・ソ・マルコニ 31ビス
Claims (14)
- 【請求項1】 光相互接続網(CM)と、電気制御網
(CT)と、スイッチの各入力および各出力に関連し
て、電気制御網(CT)に進もうとする情報を相互接続
網(CM)で処理しようとするそれから分離し、かつ制
御網と相互接続網から来るセルフロー情報に再組合わせ
する端子装置(TE1…TEn,TU1…TUn)と、
スイッチしようとする信号の時間圧縮およびスイッチし
た信号の時間拡張のための手段(PC,PE)とから成
る高速セル交換網(ATM交換網)のための光スイッチ
であって、 相互接続網(CM)の各入力(IN1…INk)は相互
接続網(CM)を通って同じ経路に従わなければならな
い複数のセルを関連させることによってセル基礎群を形
成し、かつこの基礎群に作用することによって前記時間
圧縮を行い、従ってその持続時間が基礎群の原持続時間
のプリセット少数部に等しく、かつその情報内容が、ビ
ット数として、集合セルの情報内容の和に等しい情報単
位を形成する手段(PAC1…PACk)に関連してお
り、 電気制御網(CT)は光相互接続網(CM)を介して、
セル基礎群レベルで交換を管理しており、そして相互接
続網の各出力(OU1…OUk)は、前記時間拡張を行
って、相互接続網(CM)から出る基礎群を原持続時間
に回復させ、かつそれらを出力ラインに進める前に個別
セルに分離する手段(PED1…PEDk)に関連して
いる、 ことを特徴とする前記光スイッチ。 - 【請求項2】 光相互接続網(CM)は、スイッチの入
力/出力(E1…En,U1…Un)の数(n)より低
い数(k)の入力/出力(IN1…INk,OU1…O
Uk)を示しており、集合および圧縮手段(PAC1…
PACk)の各々は、相互接続網(CM)の各入力ライ
ン(IN1…INk)において、同じ集合および圧縮手
段(PAC1…PACk)に接続したスイッチの複数の
入力(E1…En)に関連するセルの圧縮基礎群を多重
化する手段(MU1…MUk)を備え、そして拡張およ
び分離手段(PED1…PEDk)は、スイッチの複数
の出力(U1…Un)の間で相互接続網(CM)の同じ
出力上にある圧縮基礎群を分配する手段を含んでいるこ
とを特徴とする、請求項1のスイッチ。 - 【請求項3】 前記スイッチはATMディジタル交差接
続システムであり、そして集合および圧縮手段(PAC
1…PACk)は同じ仮想経路に関する所定数のセルか
ら成る基礎群を形成することを特徴とする、請求項1ま
たは2のスイッチ。 - 【請求項4】 集合および圧縮手段(PAC1…PAC
k)は電気信号に動作することによってセル基礎群を形
成し、そして光信号に動作することによって圧縮を行
い、そしてスイッチの各入力ライン(E1…En)に対
してセル集合のための装置(PA1…PAn)を備え、
その後に基礎群の圧縮のための装置(PC1…PCn)
が続いており、そして集合装置(PA1…PAn)は、 スイッチの入力ライン(E1…En)から来る、交換し
ようとするセルを受信するデータ入力と、各々が異なる
仮想経路に関連する複数の出力を提示するデコード網
(DE)であって、このデコード網(DE)は、前記セ
ルから取られ、かつ制御入力に供給される情報に従って
選択され、そしてセルが言及する仮想経路をコード化す
る出力に各セルを進める前記デコード網と、 その各々がデコーダ(DE)の出力に関連し、そして前
記出力にあるセルのキューを編成して前記基礎群を形成
する複数のメモリ(MF1…MFp)と、 各々がメモリ(MF)の1つの出力に接続した複数の入
力と、圧縮装置(PC1…PCn)に進めようとする基
礎群が与えられる出力を提示するセレクタ(SL)とを
備えており、そして圧縮装置(PC1…PCn)は、 前記セレクタ(SL)から出るセル基礎群のビットのそ
れよりずっと小さい持続時間(Tc)と前記ビットの期
間に等しい期間(To)を持つ一連のパルスを発生する
モードロックレーザ(LA)と、 レーザ(LA)によって発散されたパルスと、セレクタ
(SL)から出る基礎群のビットを受信し、かつレーザ
(LA)によって発散されたパルスを振幅変調し、そし
てパルスのそれに等しい持続時間(Tc)と、基礎群の
ビットのそれに等しい期間(To)を有する一連のビッ
トから成る光信号を発する電気光学振幅変調器(MD)
と、 変調器(MD)から出る信号を受信し、そして各素子に
よって、基礎群の第1部分のビットと基礎群それ自体の
残りの部分のビット間にインターリービングを生じさせ
て、基礎群の持続時間を原持続時間の少数部に低減させ
るようにする、一連の折たたみ素子(RP1…RPc)
とを備えてあり、前記一連の折たたみ素子の出力は多重
化手段(MU1…MUn)の入力に接続している、こと
を特徴とする、請求項1から3のスイッチ。 - 【請求項5】 各メモリ(MF1…MFp)は、所定数
のセルが書込まれた時はいつでも、あるいは最大プリセ
ット時間後に読取りを生じさせる書込み/読取りのため
の制御装置に関連していることを特徴とする、請求項4
のスイッチ。 - 【請求項6】 各メモリ(MF1…MFp)は、前記端
子装置(TE1…TEn)によって発生され、かつサー
ビス情報を含むローカルラベルを各基礎群に結びつける
手段に関連していることを特徴とする、請求項4あるい
は5のスイッチ。 - 【請求項7】 各折りたたみ素子(RP1…RPc)
は、 同数の異なる経路に関連する多数の出力の間で各光ビッ
トに関連する電力を共用し、かつ各経路上に入力基礎群
の複製を形成する入力カプラ(A1)と、 前記経路の数と同数の入力を示し、前記経路上にある複
製を再組合わせし、そして入力カプラの第1出力に直接
接続して前記経路の1つを形成する第1入力を有する出
力カプラ(A2)と、 入力カプラ(A1)の他の出力の各々と出力カプラ(A
2)の1入力との間に挿入されて、他の経路の1つを形
成し、そしてx番目の経路を構成してそれを横断する信
号に(x−1)(y−1)To/zi の遅延をもたらす
遅延素子(R)と、但し、yは基礎群におけるビット数
であり、Toは圧縮前のビット期間であり、Zは経路の
数であり、i(1<i<c)は連続している折たたみ素
子の通し番号である、前記遅延素子(R)、 とを備えていることを特徴とする、請求項4のスイッ
チ。 - 【請求項8】 各折たたみ素子(RP1…PRc)は基
礎群の持続時間を2等分する傾向があり、そして2つの
異なる経路に関連する2つの出力間で各光ビットに関連
する電力を共用する入力カプラ(A1)と、 2つの経路上にある信号を再組合わせして入力カプラの
第1出力に直接接続して、前記経路の1つを形成する第
1入力を有する出力カプラ(A2)と、 入力カプラ(A1)の第2出力と出力カプラ(A2)の
第2入力との間に挿入されて第2経路を形成し、そして
それを横断する信号に(y−1)To/2i の遅延をも
たらす遅延素子(R)、但し、yは基礎群におけるビッ
ト数であり、Toは圧縮前のビット期間であり、i(1
<i<c)は連続している折たたみ素子の通し番号であ
る、 とを備えていることを特徴とする、請求項7のスイッ
チ。 - 【請求項9】 各折たたみ素子(RP1…RPc)の次
に、この素子から出る基礎群の持続時間に対応する時間
の間、閉鎖し、そして基礎群の第1ビットが遅延素子
(R)から出るその瞬間に開始して、基礎群の複製の冗
長部分を取除くように、スイッチ(SW)が続くことを
特徴とする、請求項7あるいは8のスイッチ。 - 【請求項10】 多重化手段(MU1…MUn)はそれ
に接続した圧縮手段(PC)の出力を周期的に走査し、
そして前記セレクタ(SL)は、多重化手段(MU1…
MUn)の動作サイクルと同期して基礎群を出力に伝送
させる制御論理網(LC)に、圧縮基礎群がかかる入力
の走査にあてられた時間間隔には多重化手段(MU1…
MUn)の入力に存在しているように、関連しているこ
とを特徴とする、請求項4から9のスイッチ。 - 【請求項11】 多重化手段(MU1…MUn)は受動
再結合装置から成り、そして前記セレクタ(SL)の制
御論理(LC)はスイッチの制御装置(CT)の時間基
準に従属して、圧縮基礎群を出力に伝送させ、それはプ
リセット時に多重化手段の入力に到達するようにするこ
とを特徴とする、請求項4から9のスイッチ。 - 【請求項12】 ラインおよび交換端子装置(TE1…
TEn)は制御装置の時間基準に従属して、それに、基
礎群それ自体の到着に同期して、圧縮基礎群の相互接続
網への経路指定に関する情報を供給するようにすること
を特徴とする、請求項10または11のスイッチ。 - 【請求項13】 基礎群拡張およびセル分離のための手
段(PED1…PEDk)は、スイッチの各出力ライン
(U1…Un)に対して、基礎群のビットの時間拡張お
よびそれらの電気形式への変換のための装置(PE1…
PEn)と、それに続いて電気信号に動作するセル分離
のための装置(PD1…PDn)とから成ること、そし
て拡張および変換装置(PE1…PEn)は、 前記多重分離装置(DM)の出力に接続した入力と、基
礎群の持続時間が圧縮装置(PC1…PCn)において
それだけ低減される係数(C)に等しい数で複数の出力
を有し、かつその全出力上において受信した基礎群を構
成するビットを提示する拡張器(ES)と、 拡張器の出力にそれぞれ接続し、かつ最初のライン(5
0−1)から最後のライン(50C)までその長さが異
なり、かつ次第に増加し、送られる信号に次第に増加す
る遅延をもたらすようにした第1グループのライン(5
0−1…50C)と、 各々が第1グループのライン(50−1…50C)の1
つに接続した入力を持ち、かつ前記ライン上で非圧縮基
礎群のビット時に等しい期間で伝播するビット基礎群を
サンプリングして、原基礎群において連続する別個のビ
ットグループを形成するようにした、サンプリングゲー
トグループ(CA1…CAC)と、 前記ゲートの1つの出力にそれぞれ接続し、かつ最初の
ライン(60−1)から最後のライン(60C)までそ
の長さが異なり、かつ次第に減小し、送られる信号に次
第に減小する遅延をもたらすようにした第2グループの
ライン(60−1…60C)であり、かくして前記信号
は各自ラインの末端に到着したその瞬間に拡張および変
換装置(PE1…PEn)によって受信された基礎群の
ビットの連続を再構成できるようにした、前記第2グル
ープラインと、 第2グループのライン(60−1…60C)に接続した
複数の入力を有し、そしてビットの連続を再構成し、か
つその電気形式への変換ならびに時間の統合を実行し
て、ビットがその原持続時間を持つようなセル基礎群を
再構成する検出器(IR)、 とを備えていることを特徴とする、前述の請求項のいず
れか1項のスイッチ。 - 【請求項14】 第1グループのライン(50−1…5
0C)は、その各々が、先行ラインによってもたらされ
た遅延より、圧縮ビットの期間(Tc)に等しい量だけ
超過する遅延を、搬送する信号にもたらすような長さで
あり、そして第2グループのライン(60−1…60
C)は、その各々が、後続ラインによってもたらされる
遅延より、圧縮基礎群の持続時間に等しい量だけ超過す
る遅延を、搬送する信号にもたらすような長さであるこ
とを特徴とする、請求項10のスイッチ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT092A000510 | 1992-06-15 | ||
ITTO920510A IT1257546B (it) | 1992-06-15 | 1992-06-15 | Commutatore ottico per reti a commutazione veloce di cella. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0670385A true JPH0670385A (ja) | 1994-03-11 |
JP2578060B2 JP2578060B2 (ja) | 1997-02-05 |
Family
ID=11410535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16376793A Expired - Lifetime JP2578060B2 (ja) | 1992-06-15 | 1993-06-10 | 高速セル交換網のための光スイッチ |
Country Status (6)
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---|---|
US (1) | US5450225A (ja) |
EP (1) | EP0574864B1 (ja) |
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CA (1) | CA2098358C (ja) |
DE (2) | DE69321996T2 (ja) |
IT (1) | IT1257546B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7873056B2 (en) | 2004-11-18 | 2011-01-18 | Nec Corporation | Switch device, switching method and switch control program |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4405262C1 (de) * | 1994-02-18 | 1995-11-09 | Siemens Ag | Verfahren und Schaltungsanordnung zum Steuern der Übertragung von Nachrichtenblöcken innerhalb eines Übertragungssystems |
SE516731C2 (sv) * | 1994-06-10 | 2002-02-19 | Ericsson Telefon Ab L M | ATM-anpassad trestegs väljarenhet |
JPH07336299A (ja) * | 1994-06-14 | 1995-12-22 | Oki Electric Ind Co Ltd | 光交換方法および光交換機 |
US5583868A (en) * | 1994-07-25 | 1996-12-10 | Microsoft Corporation | Method and system for combining data from multiple servers into a single continuous data stream using a switch |
FR2726726A1 (fr) * | 1994-11-04 | 1996-05-10 | Guillemot Christian | Systeme de commutateur pour paquets optiques |
FR2736777B1 (fr) * | 1995-07-12 | 1997-08-08 | Alcatel Nv | Reseau de transmission optique avec multiplexage de longueurs d'onde |
JPH09181774A (ja) * | 1995-12-23 | 1997-07-11 | Nec Corp | 光スイッチ装置及び光スイッチ制御方式 |
US5729548A (en) * | 1995-12-29 | 1998-03-17 | Telefonaktiebolaget Lm Ericsson (Publ.) | High-speed optical data switching system |
FR2745968B1 (fr) * | 1996-03-08 | 1998-04-03 | Thomson Csf | Procede d'espacement de cellules atm et dispositif pour sa mise en oeuvre |
US5841560A (en) * | 1996-09-30 | 1998-11-24 | The Trustees Of Princeton University | System for optical pulse train compression and packet generation |
GB9719895D0 (en) * | 1997-09-18 | 1997-11-19 | British Telecomm | A method of obtaining an optical signal stream |
KR100237838B1 (ko) | 1997-12-15 | 2000-01-15 | 이계철 | 대용량 광비동기전송 모드스위치 |
JPH11275614A (ja) * | 1998-03-26 | 1999-10-08 | Nec Corp | 光交換装置 |
US6721508B1 (en) | 1998-12-14 | 2004-04-13 | Tellabs Operations Inc. | Optical line terminal arrangement, apparatus and methods |
GB9917880D0 (en) * | 1999-07-30 | 1999-09-29 | Roke Manor Research | Fast data modulator |
GB2361596B (en) * | 2000-04-18 | 2003-12-17 | Roke Manor Research | Improved data compression apparatus and method therefor |
GB2361847B (en) * | 2000-04-28 | 2003-12-03 | Roke Manor Research | Demultiplexer control system and method |
US6831932B1 (en) | 2000-07-14 | 2004-12-14 | Level 3 Communications, Inc. | Transfer of SONET traffic over a packet-switched network |
US7013084B2 (en) * | 2001-02-28 | 2006-03-14 | Lambda Opticalsystems Corporation | Multi-tiered control architecture for adaptive optical networks, and methods and apparatus therefor |
EP1271825A1 (en) * | 2001-06-25 | 2003-01-02 | Lucent Technologies Inc. | Method and system for multiplexed optical information transport |
US7194206B2 (en) * | 2002-05-15 | 2007-03-20 | Altera Corporation | Variable-density optical cross-connect architectures and upgrades |
US20050089027A1 (en) * | 2002-06-18 | 2005-04-28 | Colton John R. | Intelligent optical data switching system |
WO2013033832A1 (en) * | 2011-09-09 | 2013-03-14 | Evertz Microsystems Ltd. | Signal router |
KR102271008B1 (ko) | 2017-10-27 | 2021-06-29 | 삼성전자주식회사 | 반도체 장치 |
KR102574322B1 (ko) | 2018-06-27 | 2023-09-05 | 삼성전자주식회사 | 반도체 장치 |
WO2020189267A1 (ja) * | 2019-03-20 | 2020-09-24 | ソニー株式会社 | 情報処理装置、情報処理方法および通信システム |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0282071A2 (en) * | 1987-03-12 | 1988-09-14 | CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A. | Optical switching system |
JPS63249827A (ja) * | 1987-04-06 | 1988-10-17 | Nippon Telegr & Teleph Corp <Ntt> | 光パルス多重化回路 |
JPS6430350A (en) * | 1987-07-27 | 1989-02-01 | Nippon Telegraph & Telephone | Polyspeed switching system |
JPH01195428A (ja) * | 1988-01-29 | 1989-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 光時分割多重変復調回路 |
JPH03270536A (ja) * | 1990-03-20 | 1991-12-02 | Mitsubishi Electric Corp | Atm交換装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4706240A (en) * | 1985-11-29 | 1987-11-10 | American Telephone And Telegraph Co., At&T Bell Labs | Switching system having multiple parallel switching networks |
IT1219054B (it) * | 1988-02-29 | 1990-04-24 | Cselt Centro Studi Lab Telecom | Nodo per rete a commutazione veloce di pacchetto in tecnologia ottico elettrica |
IT1233075B (it) * | 1989-08-01 | 1992-03-14 | Cselt Centro Studi Lab Telecom | Commutatore veloce di pacchetto e frequenza |
US5105292A (en) * | 1989-10-02 | 1992-04-14 | Alcatel Cit | Asynchronous optical communication system |
JP3188448B2 (ja) * | 1989-12-15 | 2001-07-16 | ノバルティス アクチエンゲゼル シャフト | pHを調節されたタンパク質除去洗浄剤 |
JPH03207197A (ja) * | 1990-01-09 | 1991-09-10 | Fujitsu Ltd | ディジタルクロスコネクト装置 |
US5121240A (en) * | 1990-08-29 | 1992-06-09 | The Trustees Of Columbia University In The City Of New York | Optical packet time compression and expansion |
-
1992
- 1992-06-15 IT ITTO920510A patent/IT1257546B/it active IP Right Grant
-
1993
- 1993-06-10 JP JP16376793A patent/JP2578060B2/ja not_active Expired - Lifetime
- 1993-06-14 CA CA002098358A patent/CA2098358C/en not_active Expired - Fee Related
- 1993-06-14 EP EP93109486A patent/EP0574864B1/en not_active Expired - Lifetime
- 1993-06-14 DE DE69321996T patent/DE69321996T2/de not_active Expired - Fee Related
- 1993-06-14 DE DE0574864T patent/DE574864T1/de active Pending
-
1994
- 1994-12-02 US US08/348,770 patent/US5450225A/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0282071A2 (en) * | 1987-03-12 | 1988-09-14 | CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A. | Optical switching system |
JPS63249827A (ja) * | 1987-04-06 | 1988-10-17 | Nippon Telegr & Teleph Corp <Ntt> | 光パルス多重化回路 |
JPS6430350A (en) * | 1987-07-27 | 1989-02-01 | Nippon Telegraph & Telephone | Polyspeed switching system |
JPH01195428A (ja) * | 1988-01-29 | 1989-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 光時分割多重変復調回路 |
JPH03270536A (ja) * | 1990-03-20 | 1991-12-02 | Mitsubishi Electric Corp | Atm交換装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7873056B2 (en) | 2004-11-18 | 2011-01-18 | Nec Corporation | Switch device, switching method and switch control program |
Also Published As
Publication number | Publication date |
---|---|
EP0574864B1 (en) | 1998-11-11 |
DE574864T1 (de) | 1995-06-08 |
DE69321996D1 (de) | 1998-12-17 |
ITTO920510A1 (it) | 1993-12-15 |
US5450225A (en) | 1995-09-12 |
DE69321996T2 (de) | 1999-05-12 |
JP2578060B2 (ja) | 1997-02-05 |
CA2098358C (en) | 1997-06-24 |
EP0574864A3 (en) | 1994-11-02 |
IT1257546B (it) | 1996-01-30 |
EP0574864A2 (en) | 1993-12-22 |
ITTO920510A0 (it) | 1992-06-15 |
CA2098358A1 (en) | 1993-12-16 |
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