JPS62117372A - Misトランジスタ− - Google Patents
Misトランジスタ−Info
- Publication number
- JPS62117372A JPS62117372A JP25816485A JP25816485A JPS62117372A JP S62117372 A JPS62117372 A JP S62117372A JP 25816485 A JP25816485 A JP 25816485A JP 25816485 A JP25816485 A JP 25816485A JP S62117372 A JPS62117372 A JP S62117372A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- substrate
- gate
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速高密度集積回路に用いられるチャンネル
長の短いMTSトランジスターに関する。
長の短いMTSトランジスターに関する。
[発明の概要]
本発明は、短チャンネルMISトランジスターにおいて
、ソース・ドレイン領域に接する基板領域の不純物濃度
を薄くすることにより、短チャンネル効果を抑えるため
チャンネル濃度を濃<シた場合の接合容量増加に伴う遅
延時間の増加を抑えるようにしたものである。
、ソース・ドレイン領域に接する基板領域の不純物濃度
を薄くすることにより、短チャンネル効果を抑えるため
チャンネル濃度を濃<シた場合の接合容量増加に伴う遅
延時間の増加を抑えるようにしたものである。
従来、例えばNチャンネルのMISトランジスターでは
、第3図に断面図を示すように、r)基板1、P基板1
上に配したフィールド酸化膜2及びゲート酸化膜3、ゲ
ート酸化膜3上に配したpolyS+ゲート4 、po
lysiゲート4、フィールド酸化膜2、及びゲート酸
化膜3」二に配した眉間絶縁膜5、P基板1内において
ゲート酸化膜3の下に接して配したソース7及びドレイ
ン8から構成されるM■Sトランジスターが知られてい
た。
、第3図に断面図を示すように、r)基板1、P基板1
上に配したフィールド酸化膜2及びゲート酸化膜3、ゲ
ート酸化膜3上に配したpolyS+ゲート4 、po
lysiゲート4、フィールド酸化膜2、及びゲート酸
化膜3」二に配した眉間絶縁膜5、P基板1内において
ゲート酸化膜3の下に接して配したソース7及びドレイ
ン8から構成されるM■Sトランジスターが知られてい
た。
集積回路の高速高密度化をはかるために、polySi
ゲート4の11、すなわちチャンネル長を短くしていく
と、サブスレッショルド特性の劣化、■T□低下、バン
チスルー耐圧(ITなどの短チャンネル効果と呼ばれる
現象が顕著になる。この短チャンネル効果を抑制するた
めには、スケーリング則によれば、チャンネル長がl/
λになった場合にはチャンネルの不純物濃度をλ倍に増
やせばよい。
ゲート4の11、すなわちチャンネル長を短くしていく
と、サブスレッショルド特性の劣化、■T□低下、バン
チスルー耐圧(ITなどの短チャンネル効果と呼ばれる
現象が顕著になる。この短チャンネル効果を抑制するた
めには、スケーリング則によれば、チャンネル長がl/
λになった場合にはチャンネルの不純物濃度をλ倍に増
やせばよい。
一般的な長チャンネルトランジスターの基板濃度が10
1s〜1()1怜「3であるのに対U2、チャンネル長
2.0XIm以下の短チヤンネルトランジスターでは、
短チャンネル効果を抑えるため、101A〜1017c
I113を用いる。従って、従来のMisトランジスタ
ーの第3図におけるB B”方向の不純物濃度分析は
第4図に示すようになり、ドレインと基板間の接合容量
が高くなる。ドレイン8と基板1間の接合容量が増え、
従って、トランジスター動作の遅廷時間が増え、短チャ
ンネル化により期待されるほど高速にならないという問
題があった。
1s〜1()1怜「3であるのに対U2、チャンネル長
2.0XIm以下の短チヤンネルトランジスターでは、
短チャンネル効果を抑えるため、101A〜1017c
I113を用いる。従って、従来のMisトランジスタ
ーの第3図におけるB B”方向の不純物濃度分析は
第4図に示すようになり、ドレインと基板間の接合容量
が高くなる。ドレイン8と基板1間の接合容量が増え、
従って、トランジスター動作の遅廷時間が増え、短チャ
ンネル化により期待されるほど高速にならないという問
題があった。
c問題点を解決するだめの手段〕
L記問題点を解決するために、本発明は、ドレイン8内
にゲート4と離して基板lと逆導電型で基板1の不純物
濃度より薄い不純物拡散層10を形成することにより、
ドレイン8に接する基板1内の領域の不純物濃度を実質
的に薄くすることにした。
にゲート4と離して基板lと逆導電型で基板1の不純物
濃度より薄い不純物拡散層10を形成することにより、
ドレイン8に接する基板1内の領域の不純物濃度を実質
的に薄くすることにした。
上記のように、ドレイン8に接するI+−(i l内の
領域の不純物4瓜を薄くするJ:、 、Lにより、ルイ
ン8と基板1間の接合容Yを小ざくできろため、トラン
ジスタの高速化にまり集積回路のf1能向劃−に寄与す
る。
領域の不純物4瓜を薄くするJ:、 、Lにより、ルイ
ン8と基板1間の接合容Yを小ざくできろため、トラン
ジスタの高速化にまり集積回路のf1能向劃−に寄与す
る。
以下に本発明の実施例4図面4: J、%づいて説明す
る。第1図は、本発明のMIS)う゛/シスターを説明
するだめの断面図である。本発明のMis1ランシスタ
ーは、p4<板1、rす、(板1十に配したフィールド
酸化膜2及びゲート酸化膜3、ゲート酸化膜3−1−に
配したpolysiゲーh 4 、polysiゲート
4の側壁ζこ配と7だ酸化n費6、polys+ゲート
4、側壁酸化膜6、デー1酸化膜3、及びフィールド酸
化膜21−に配した層間絶縁膜5、P基板1内において
ゲート酸化膜3の下に接して配置−7たソース7及びド
レイン8、F>基板l内においてゲート、1と離して、
ゲート酸化■り3のFに接し7て配置、た()−領域9
.10から構成される。本発明のM!S+・ランシスタ
ーでは、高?層度のN型拡散層であるドレイン8内に、
さらに基板lよりも低濃度のN型拡散層(実質的には、
p−領域10となる)をドレイン8よりも深く形成する
。従って、ドレイン8は基板1とP”ji城10を介し
て接することになり、第2閏の本発明のMISトランジ
スターの第1図におけるA−A’力方向不純物濃度分布
に示ずJ:うに接合における不純物濃度が1014〜1
016013 と十分低くなるため、トランジスターの
動作速度を速くすることができる。
る。第1図は、本発明のMIS)う゛/シスターを説明
するだめの断面図である。本発明のMis1ランシスタ
ーは、p4<板1、rす、(板1十に配したフィールド
酸化膜2及びゲート酸化膜3、ゲート酸化膜3−1−に
配したpolysiゲーh 4 、polysiゲート
4の側壁ζこ配と7だ酸化n費6、polys+ゲート
4、側壁酸化膜6、デー1酸化膜3、及びフィールド酸
化膜21−に配した層間絶縁膜5、P基板1内において
ゲート酸化膜3の下に接して配置−7たソース7及びド
レイン8、F>基板l内においてゲート、1と離して、
ゲート酸化■り3のFに接し7て配置、た()−領域9
.10から構成される。本発明のM!S+・ランシスタ
ーでは、高?層度のN型拡散層であるドレイン8内に、
さらに基板lよりも低濃度のN型拡散層(実質的には、
p−領域10となる)をドレイン8よりも深く形成する
。従って、ドレイン8は基板1とP”ji城10を介し
て接することになり、第2閏の本発明のMISトランジ
スターの第1図におけるA−A’力方向不純物濃度分布
に示ずJ:うに接合における不純物濃度が1014〜1
016013 と十分低くなるため、トランジスターの
動作速度を速くすることができる。
P−領域10は、polysiゲート4、側壁酸化膜6
、及びフィールド酸化膜2をマスクとして、例えば、イ
オン注入法により、自己整合で形成できるためマスキン
グ工程が不要という利点がある。
、及びフィールド酸化膜2をマスクとして、例えば、イ
オン注入法により、自己整合で形成できるためマスキン
グ工程が不要という利点がある。
また、■)−領域10は側壁酸化膜6によりpolyS
iゲート4と離して形成できるため、チャンネルの不純
物濃度に影響を与えず、トランジスターの■THを変え
ないので、従来のプロセス条件を大巾に変えずに使用で
きる。
iゲート4と離して形成できるため、チャンネルの不純
物濃度に影響を与えず、トランジスターの■THを変え
ないので、従来のプロセス条件を大巾に変えずに使用で
きる。
本発明は、i:t を−説明したよ・)に、ドレインを
一重拡散構造とするごとにより、ド1/インと基4トシ
間の接合容量を小さくし、トランジスターの高j中化、
従って、集積回路の高性能化に効果がある。
一重拡散構造とするごとにより、ド1/インと基4トシ
間の接合容量を小さくし、トランジスターの高j中化、
従って、集積回路の高性能化に効果がある。
第1図は本発明のM I S lランシスターの断面図
、第2図は本発明のMISIランシスターのA−A′方
向の不純物濃度分布を示す図、第3図は従来のMISト
ランジスターの断面図、第4同は従来のMISトランジ
スリスf7)B−B′力方向不純物濃度分布を示す図で
ある。 1・・・1)基板 2・・・フィールド−酸化膜 3・・・ゲート酸化膜 4−−− polysiゲート 5・・・層間絶縁膜 6・・・側壁酸化膜 7・・・ソース 8・・・ドレイン 9.10・・・P−領域 第1図 第3図 第2図 第4図
、第2図は本発明のMISIランシスターのA−A′方
向の不純物濃度分布を示す図、第3図は従来のMISト
ランジスターの断面図、第4同は従来のMISトランジ
スリスf7)B−B′力方向不純物濃度分布を示す図で
ある。 1・・・1)基板 2・・・フィールド−酸化膜 3・・・ゲート酸化膜 4−−− polysiゲート 5・・・層間絶縁膜 6・・・側壁酸化膜 7・・・ソース 8・・・ドレイン 9.10・・・P−領域 第1図 第3図 第2図 第4図
Claims (1)
- ドレイン内に前記ドレインより深く形成した基板と逆導
電型で前記基板よりも不純物濃度の低い拡散層を有し、
かつ前記拡散層がチャンネルに達しない程度にゲート電
極と離れていることを特徴とするMISトランジスター
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25816485A JPS62117372A (ja) | 1985-11-18 | 1985-11-18 | Misトランジスタ− |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25816485A JPS62117372A (ja) | 1985-11-18 | 1985-11-18 | Misトランジスタ− |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62117372A true JPS62117372A (ja) | 1987-05-28 |
Family
ID=17316418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25816485A Pending JPS62117372A (ja) | 1985-11-18 | 1985-11-18 | Misトランジスタ− |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62117372A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5040037A (en) * | 1988-12-13 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor formed on a semiconductor layer on an insulator substrate |
-
1985
- 1985-11-18 JP JP25816485A patent/JPS62117372A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5040037A (en) * | 1988-12-13 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor formed on a semiconductor layer on an insulator substrate |
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