JPS62111314A - クロツク切替回路 - Google Patents
クロツク切替回路Info
- Publication number
- JPS62111314A JPS62111314A JP60252347A JP25234785A JPS62111314A JP S62111314 A JPS62111314 A JP S62111314A JP 60252347 A JP60252347 A JP 60252347A JP 25234785 A JP25234785 A JP 25234785A JP S62111314 A JPS62111314 A JP S62111314A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- level
- switching
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサのクロックをマイクロプ
ロセッサの動作中に切替える回路に関する。
ロセッサの動作中に切替える回路に関する。
マイクロプロセッサ（ＭＰ［Ｊ）を動作させるにはクロ
ックが必要であり、マイクロプロセッサによっては複数
種の周波数のクロックを備えているものがある。勿論、
マイクロプロセッサが動作できるクロックの周波数には
限度があるので、該複数種の周波数はマイクロプロセッ
サがり３作可能な最高／最低周波数の範囲内である。マ
イクロプロセッサの動作可能最高／最低周波数は規定さ
れており、その比はｌＯ倍位が普通である。
ックが必要であり、マイクロプロセッサによっては複数
種の周波数のクロックを備えているものがある。勿論、
マイクロプロセッサが動作できるクロックの周波数には
限度があるので、該複数種の周波数はマイクロプロセッ
サがり３作可能な最高／最低周波数の範囲内である。マ
イクロプロセッサの動作可能最高／最低周波数は規定さ
れており、その比はｌＯ倍位が普通である。
クロック周波数の切替えをマイクロプロセッサが動作停
止中に行なうのは格別問題ないが、動作中に行なうと、
クロック（矩形波）の高／低しヘルの途中で次のクロッ
クの低／高レベルに切替って該高／低レベルの期間が短
かくなることがあり、これは一時的に周波数が増加した
ことになる。マイクロプロセッサはクロックが動作可能
周波数の最高値をたとえｌサイクルでも超えると誤動作
するから、クロック周波数の切替えに際してはクロック
の高／低レベルの途中で切替って該高／低しベルの期間
が短くなることがない即ち一時的な周波数増大が生じな
いようにする必要がある。本発明はか＼るクロック切替
え回路を提供しようとするものである。
止中に行なうのは格別問題ないが、動作中に行なうと、
クロック（矩形波）の高／低しヘルの途中で次のクロッ
クの低／高レベルに切替って該高／低レベルの期間が短
かくなることがあり、これは一時的に周波数が増加した
ことになる。マイクロプロセッサはクロックが動作可能
周波数の最高値をたとえｌサイクルでも超えると誤動作
するから、クロック周波数の切替えに際してはクロック
の高／低レベルの途中で切替って該高／低しベルの期間
が短くなることがない即ち一時的な周波数増大が生じな
いようにする必要がある。本発明はか＼るクロック切替
え回路を提供しようとするものである。
本発明のクロック切替回路は、周波数及び位相が任意な
複数個のクロックが入力され、選択情報によりその１つ
を選択出力するデータセレクタと、切替信号が入力する
とき、現在出力中のクロックがその高、低レベルの一方
を終了するとき該クロックの送出を停止するゲート回路
と、該送出停止が行なわれたとき前記選択情報を切替え
てデータセレクタに他のクロ・ツクを選択出力させる回
路−と、切替え後のクロックが前記高、低レベルの一方
と同じレベルになったとき前記ゲート回路に、切替え後
のクロックの送出開始をさせる回路とを備えることを特
徴とするものである。
複数個のクロックが入力され、選択情報によりその１つ
を選択出力するデータセレクタと、切替信号が入力する
とき、現在出力中のクロックがその高、低レベルの一方
を終了するとき該クロックの送出を停止するゲート回路
と、該送出停止が行なわれたとき前記選択情報を切替え
てデータセレクタに他のクロ・ツクを選択出力させる回
路−と、切替え後のクロックが前記高、低レベルの一方
と同じレベルになったとき前記ゲート回路に、切替え後
のクロックの送出開始をさせる回路とを備えることを特
徴とするものである。
このような構成を持つ切替え回路によれば、クロックを
低（又は高）レベルになったとき送出停止し、次のクロ
ックを同じ低（又は高）レベルから送出開始するので、
クロック切替えに際して所謂ヒゲを発生することがなく
、回路誤動作を避けることができる。
低（又は高）レベルになったとき送出停止し、次のクロ
ックを同じ低（又は高）レベルから送出開始するので、
クロック切替えに際して所謂ヒゲを発生することがなく
、回路誤動作を避けることができる。
第１図は本発明の実施例゛回路を示し、０１〜ＣＢは位
相、周波数とも任意の（但し最高／最低周波数の範囲内
）クロック、３はその１つを選択するデータセレクタで
ある。Ｄｏ＝Ｄ２はその選択情報であり、クロックは本
例では８種あるので、３ビツトからなり、例えばクロッ
クＣ＋を選択するときＤｏ”−Ｄ２は０００．クロック
Ｃ２を選択するときはＯＯＬ等となる。１及び２は選択
情報Ｄｏ−Ｄ２を取込むレジスタ、ＣＬＫはその取込み
及びクロック切替指示に用いられるクロック、４．６は
フリップフロップ回路、５は遅延回路、７はアンドゲー
トである。
相、周波数とも任意の（但し最高／最低周波数の範囲内
）クロック、３はその１つを選択するデータセレクタで
ある。Ｄｏ＝Ｄ２はその選択情報であり、クロックは本
例では８種あるので、３ビツトからなり、例えばクロッ
クＣ＋を選択するときＤｏ”−Ｄ２は０００．クロック
Ｃ２を選択するときはＯＯＬ等となる。１及び２は選択
情報Ｄｏ−Ｄ２を取込むレジスタ、ＣＬＫはその取込み
及びクロック切替指示に用いられるクロック、４．６は
フリップフロップ回路、５は遅延回路、７はアンドゲー
トである。
今クロックＣ１が選択され、セレクタ３のＱ出力端、ア
ントゲ−１・７を経て出力端ＯＵＴに出ているものとし
、この出力クロックをクロックＣ２に切替える場合につ
いて、第２図のタイムチャートを参照しながら説明する
。この場合は、データセレクタ３がクロックＣ２を選択
するための情報Ｄｏ＝Ｄ２を３ビツトのレジスタ１に入
力し、クロックＣＬＫでラッチさせる。クロックＣＬＫ
はＬ（ロー）レベルで入り、Ｈ（ハイ）レベルの常態に
戻るときレジスタに上記のデータラッチを行なわせる。
ントゲ−１・７を経て出力端ＯＵＴに出ているものとし
、この出力クロックをクロックＣ２に切替える場合につ
いて、第２図のタイムチャートを参照しながら説明する
。この場合は、データセレクタ３がクロックＣ２を選択
するための情報Ｄｏ＝Ｄ２を３ビツトのレジスタ１に入
力し、クロックＣＬＫでラッチさせる。クロックＣＬＫ
はＬ（ロー）レベルで入り、Ｈ（ハイ）レベルの常態に
戻るときレジスタに上記のデータラッチを行なわせる。
このクロックＣＬＫはフリップフロップ６にも入力して
おり、該フリップフロップのデータ入力端りには常時“
１”（Ｈレベル）が入力されていて、クロックＣＬＫが
ＬからＨへ立上るときこのＤ＝１を取込んでＱ出力をＨ
レベルにする。この結果フリップフロップ４のデータ入
力端りにＨレベル（論理１）が入力される。レジスタ１
にランチされた選択情報Ｄｏ＝Ｄ２は、次段のレジスタ
２に入力する。
おり、該フリップフロップのデータ入力端りには常時“
１”（Ｈレベル）が入力されていて、クロックＣＬＫが
ＬからＨへ立上るときこのＤ＝１を取込んでＱ出力をＨ
レベルにする。この結果フリップフロップ４のデータ入
力端りにＨレベル（論理１）が入力される。レジスタ１
にランチされた選択情報Ｄｏ＝Ｄ２は、次段のレジスタ
２に入力する。
この状態でクロックＣＩが立下ると、データセレクタ３
のｄ出力はＱ出力の反転であるから、ｎ出力は立上って
Ｈレベルになり、フリップフロップ４にＤ端子のＨレベ
ルを取込ませ、Ｑ出力をＨ１互出力をＬにさせる。従っ
てアンドゲート７は閉じ、クロックＣ１の送出を停止す
る。但しこれはクロックＣ１のＬレベルの出力でもある
。即ちアンドゲート７が閉じるとその出力はＬになるが
、これはクロックＣＩがＬになったとき行なわれるから
、該りが継続して出力されるとも言える。またアントゲ
ート７はクロックＣ１の立下り、即ちＨレベル期間が終
って次のしレベル期間に移るとき行なわれるから、クロ
ック切替えで該Ｈレベル期間の一部が切除され、この部
分で周波数が一時的に上昇するという問題は生じない。
のｄ出力はＱ出力の反転であるから、ｎ出力は立上って
Ｈレベルになり、フリップフロップ４にＤ端子のＨレベ
ルを取込ませ、Ｑ出力をＨ１互出力をＬにさせる。従っ
てアンドゲート７は閉じ、クロックＣ１の送出を停止す
る。但しこれはクロックＣ１のＬレベルの出力でもある
。即ちアンドゲート７が閉じるとその出力はＬになるが
、これはクロックＣＩがＬになったとき行なわれるから
、該りが継続して出力されるとも言える。またアントゲ
ート７はクロックＣ１の立下り、即ちＨレベル期間が終
って次のしレベル期間に移るとき行なわれるから、クロ
ック切替えで該Ｈレベル期間の一部が切除され、この部
分で周波数が一時的に上昇するという問題は生じない。
フリップフロップ４の今やＬレベルになったｎ出力は遅
延回路５を通してフリップフロップ６のリセント端子Ｒ
ＥＳに入力する。遅延回路５はマイクロプロセッサが動
作可能な最高周波数の１／２周期以上の遅延時間を有し
、従ってフリップフロップ４のＬレベルζ出力がフリソ
プフロノプ６をリセフトするのは該遅延時間後である。
延回路５を通してフリップフロップ６のリセント端子Ｒ
ＥＳに入力する。遅延回路５はマイクロプロセッサが動
作可能な最高周波数の１／２周期以上の遅延時間を有し
、従ってフリップフロップ４のＬレベルζ出力がフリソ
プフロノプ６をリセフトするのは該遅延時間後である。
フリ・ノブフロップ４のＱ出力はレジスタ２に入力し、
ＬからＨへの立上でレジスタ１の選択情報ＤＯ〜Ｄ２を
レジスタ２に取込ませる。従ってデータセレクタ３はＱ
出力をクロックＣ１からクロックＣ２に切替える。やが
てフリップフロップ６はリセ・ノドされ、Ｑ出力をＬに
する。これはフリップフロップ４のデータ入力になり、
データセレクタ３のＱ出力（クロックＣ２の反転）が立
上るときフリップフロップ４はこれを取込んでＱ出力を
り、ζ出力をＨにする。この結果アンドゲート７は開き
、データセレクタ３からのクロックＣ２を出力する。
ＬからＨへの立上でレジスタ１の選択情報ＤＯ〜Ｄ２を
レジスタ２に取込ませる。従ってデータセレクタ３はＱ
出力をクロックＣ１からクロックＣ２に切替える。やが
てフリップフロップ６はリセ・ノドされ、Ｑ出力をＬに
する。これはフリップフロップ４のデータ入力になり、
データセレクタ３のＱ出力（クロックＣ２の反転）が立
上るときフリップフロップ４はこれを取込んでＱ出力を
り、ζ出力をＨにする。この結果アンドゲート７は開き
、データセレクタ３からのクロックＣ２を出力する。
本回路ではクロック切替えに当り、現在のクロックのＨ
レベル期間の終了でゲートを閉じてクロック送出を止め
、次いでクロック切替えを行ない、切替後のクロックの
Ｌレベルで該ゲートを開いてクロック送出を再開するの
で、切替えに際してクロックＨレベル期間の切除、クロ
ック周波数の一時的増大を回避することができる。勿論
このＨ２Ｌ２Ｌレベルにし、現在のクロックのＬレベル
期間の終了でゲートを閉してクロック送出を止め（但し
このゲー１−は閉鎖状態でＨレベルを出力するもの）、
次いでクロック切替えを行ない、切替え後のクロックの
Ｈレベルで該ゲートを開いてクロック送出を再開するよ
うにしてもよい。
レベル期間の終了でゲートを閉じてクロック送出を止め
、次いでクロック切替えを行ない、切替後のクロックの
Ｌレベルで該ゲートを開いてクロック送出を再開するの
で、切替えに際してクロックＨレベル期間の切除、クロ
ック周波数の一時的増大を回避することができる。勿論
このＨ２Ｌ２Ｌレベルにし、現在のクロックのＬレベル
期間の終了でゲートを閉してクロック送出を止め（但し
このゲー１−は閉鎖状態でＨレベルを出力するもの）、
次いでクロック切替えを行ない、切替え後のクロックの
Ｈレベルで該ゲートを開いてクロック送出を再開するよ
うにしてもよい。
このような切替えを行なうと周波数の一時的上昇はない
が、第２図の出力ＯＵ″Ｔの波形から明らかなように周
波数の一時的減少（Ｌレベル期間の増大）はある。動作
可能な周波数には下限もあるので、一時的周波数減少が
余り大きいのは避けねばならない。これには、遅延回路
５の遅延時間を最高周波数の１／２周期に近い値とし、
余り大きな遅延時間は与えないのがよい。
が、第２図の出力ＯＵ″Ｔの波形から明らかなように周
波数の一時的減少（Ｌレベル期間の増大）はある。動作
可能な周波数には下限もあるので、一時的周波数減少が
余り大きいのは避けねばならない。これには、遅延回路
５の遅延時間を最高周波数の１／２周期に近い値とし、
余り大きな遅延時間は与えないのがよい。
以上説明したように本発明によれば、動作中にクロック
切替えを行なっても、いわゆるヒゲの発生がなく、クロ
ック周波数の一時的増大を抑えて許容範囲内に収めるこ
とができる。
切替えを行なっても、いわゆるヒゲの発生がなく、クロ
ック周波数の一時的増大を抑えて許容範囲内に収めるこ
とができる。
第１図は本発明の実施例を示すブロック図、第２図は動
作説明用のタイムチャートである。 図面で０１〜ＣＢはクロック、３はデータセレクタ、Ｃ
ＬＫは切替信号、７はゲート、２はクロックを選択させ
る回路、４はゲート７の開閉回路である。
作説明用のタイムチャートである。 図面で０１〜ＣＢはクロック、３はデータセレクタ、Ｃ
ＬＫは切替信号、７はゲート、２はクロックを選択させ
る回路、４はゲート７の開閉回路である。
Claims (1)
- 【特許請求の範囲】 周波数及び位相が任意な複数個のクロックが入力され、
選択情報によりその１つを選択出力するデータセレクタ
と、 切替信号が入力するとき、現在出力中のクロックがその
高、低レベルの一方を終了するとき該クロックの送出を
停止するゲート回路と、 該送出停止が行なわれたとき前記選択情報を切替えてデ
ータセレクタに他のクロックを選択出力させる回路と、 切替え後のクロックが前記高、低レベルの一方と同じレ
ベルになったとき前記ゲート回路に、切替え後のクロッ
クの送出開始をさせる回路とを備えることを特徴とする
クロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252347A JPS62111314A (ja) | 1985-11-11 | 1985-11-11 | クロツク切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252347A JPS62111314A (ja) | 1985-11-11 | 1985-11-11 | クロツク切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111314A true JPS62111314A (ja) | 1987-05-22 |
Family
ID=17236015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252347A Pending JPS62111314A (ja) | 1985-11-11 | 1985-11-11 | クロツク切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398188A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード |
| US6216236B1 (en) | 1991-01-25 | 2001-04-10 | Tokyo, Japan | Processing unit for a computer and a computer system incorporating such a processing unit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099648A (ja) * | 1973-12-30 | 1975-08-07 | ||
| JPS5368944A (en) * | 1976-12-01 | 1978-06-19 | Toshiba Corp | Clock conroller |
-
1985
- 1985-11-11 JP JP60252347A patent/JPS62111314A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099648A (ja) * | 1973-12-30 | 1975-08-07 | ||
| JPS5368944A (en) * | 1976-12-01 | 1978-06-19 | Toshiba Corp | Clock conroller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398188A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード |
| US6216236B1 (en) | 1991-01-25 | 2001-04-10 | Tokyo, Japan | Processing unit for a computer and a computer system incorporating such a processing unit |
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