JPS62109427A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62109427A JPS62109427A JP60249583A JP24958385A JPS62109427A JP S62109427 A JPS62109427 A JP S62109427A JP 60249583 A JP60249583 A JP 60249583A JP 24958385 A JP24958385 A JP 24958385A JP S62109427 A JPS62109427 A JP S62109427A
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- JP
- Japan
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- transistor
- base
- conductive
- whose
- collector
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に係り、例えばALST
TL (Ad’vance Low power
5chottkyTrasistor−Transis
tor Logic )の出力回路に関するものである
。
TL (Ad’vance Low power
5chottkyTrasistor−Transis
tor Logic )の出力回路に関するものである
。
従来、この種のALSTTLの出力回路としては、例え
ば°84年三菱半導体データブックバイポーラディジタ
ルIC<ALSTTL>編2−15頁に示されたものが
知られている。
ば°84年三菱半導体データブックバイポーラディジタ
ルIC<ALSTTL>編2−15頁に示されたものが
知られている。
第2図はこの文献に記載された出力等価回路を示すもの
であり、図において、■は高電位電源接続用端子、2は
低電位電源接続用端子、3は出力端子、4は信号がベー
スに入力され、コレクタが抵抗13を介して高電位電源
接続用端子1に接続されたショットキークランプドnp
n )ランジスタ(以下5BDnpnTrと記す)から
なる第1のトランジスタ、6は第1のトランジスタ4の
コレクタにベースが接続され、コレクタが抵抗14゜を
介して高電位電源用端子1に接続された、SB[)np
nTrからなる第3のトランジスタ、7は第3のトラン
ジスタ6のエミッタにベースが接続され、エミッタが低
電位電源用端子2に接続され、コレクタが出力端子3に
接続された、5BDnpnTrからなる第4のトランジ
スタ、8は第3のトランジスタ6のコレクタにベースが
接続され、コレクタが抵抗15を介して高電位電源用端
子1に接続された、5BDnpnTrからなる第5のト
ランジスタ、9は第5のトランジスタ8のエミッタにベ
ースが接続され、コレクタが第5のトランジスタ8のコ
レクタに接続され、エミッタが出力端子3に接続された
、npnl−ランジスタからなる第6のトランジスタで
ある。
であり、図において、■は高電位電源接続用端子、2は
低電位電源接続用端子、3は出力端子、4は信号がベー
スに入力され、コレクタが抵抗13を介して高電位電源
接続用端子1に接続されたショットキークランプドnp
n )ランジスタ(以下5BDnpnTrと記す)から
なる第1のトランジスタ、6は第1のトランジスタ4の
コレクタにベースが接続され、コレクタが抵抗14゜を
介して高電位電源用端子1に接続された、SB[)np
nTrからなる第3のトランジスタ、7は第3のトラン
ジスタ6のエミッタにベースが接続され、エミッタが低
電位電源用端子2に接続され、コレクタが出力端子3に
接続された、5BDnpnTrからなる第4のトランジ
スタ、8は第3のトランジスタ6のコレクタにベースが
接続され、コレクタが抵抗15を介して高電位電源用端
子1に接続された、5BDnpnTrからなる第5のト
ランジスタ、9は第5のトランジスタ8のエミッタにベ
ースが接続され、コレクタが第5のトランジスタ8のコ
レクタに接続され、エミッタが出力端子3に接続された
、npnl−ランジスタからなる第6のトランジスタで
ある。
また10はアノードが第1のトランジスタ4のエミッタ
に、カソードが低電位電源用端子2に接続されたpnダ
イオード、11はアノードが出力端子3に、カソードが
第3のトランジスタ6のコレクタに接続されたショット
キーダイオード、16はnpn)ランジスタ9のベース
とエミッタ間に接続された抵抗、19はベースが抵抗1
7を介して第4のトランジスタ7のベースに接続され、
コレクタが抵抗18を介して第4のトランジスタ7のベ
ースに接続された、5BDnpnTrからなる第7のト
ランジスタである。
に、カソードが低電位電源用端子2に接続されたpnダ
イオード、11はアノードが出力端子3に、カソードが
第3のトランジスタ6のコレクタに接続されたショット
キーダイオード、16はnpn)ランジスタ9のベース
とエミッタ間に接続された抵抗、19はベースが抵抗1
7を介して第4のトランジスタ7のベースに接続され、
コレクタが抵抗18を介して第4のトランジスタ7のベ
ースに接続された、5BDnpnTrからなる第7のト
ランジスタである。
次に以上のように構成された回路の動作について説明す
る。まず第1のトランジスタ4のベースにハイレベルの
信号が入力されると、第1のトランジスタ4とpnダイ
オード10が導通し、その結果第3のトランジスタ6が
非導通になり、第7のトランジスタ19が過渡的に導通
して第4のトランジスタ7のベース電荷を引き蝿抜くた
め第4のトランジスタ7が非導通状態となる。また、第
3のトランジスタ6が非導通になることにより第5及び
第6のトランジスタ8.9が導通して、高電位電源用端
子lから抵抗15を介して出力端子3に電流が流れ、出
力端子3の電位がハイレベルとなるものである。
る。まず第1のトランジスタ4のベースにハイレベルの
信号が入力されると、第1のトランジスタ4とpnダイ
オード10が導通し、その結果第3のトランジスタ6が
非導通になり、第7のトランジスタ19が過渡的に導通
して第4のトランジスタ7のベース電荷を引き蝿抜くた
め第4のトランジスタ7が非導通状態となる。また、第
3のトランジスタ6が非導通になることにより第5及び
第6のトランジスタ8.9が導通して、高電位電源用端
子lから抵抗15を介して出力端子3に電流が流れ、出
力端子3の電位がハイレベルとなるものである。
一方、第1のトランジスタ4のベースにロウレベルの信
号が入力されると、第1のトランジスタ4とpnダイオ
ード10が非導通になり、その結果第3及び第4のトラ
ンジスタ6.7が導通して出力端子3から電流を吸い込
むため、出力端子3の電位はロウレベルとなる。この時
第3のトランジスタ6が導通しているため、第5及び第
6のトランジスタ8,9は非導通状態となっているもの
である。
号が入力されると、第1のトランジスタ4とpnダイオ
ード10が非導通になり、その結果第3及び第4のトラ
ンジスタ6.7が導通して出力端子3から電流を吸い込
むため、出力端子3の電位はロウレベルとなる。この時
第3のトランジスタ6が導通しているため、第5及び第
6のトランジスタ8,9は非導通状態となっているもの
である。
ノード・カソード間電圧■FI0と第1のトランジスタ
40ベース・エミッタ間電圧V BF2との和よりベー
スに印加される信号が高いと導通し、低いと非導通とな
るものである。
40ベース・エミッタ間電圧V BF2との和よりベー
スに印加される信号が高いと導通し、低いと非導通とな
るものである。
ところで、上記のように構成された回路では、第3のト
ランジスタ6が非導通となった後に、第7の1−ランジ
スタ19が過渡的にN1.通し、第4のトランジスタ7
を非導通にしているが、第7のトランジスタ19が非導
通から導通になる時間は遅く、かつ導通時も抵抗18で
電流値が制限されるため、回路としてのスイッチング時
間の出力ロウ。
ランジスタ6が非導通となった後に、第7の1−ランジ
スタ19が過渡的にN1.通し、第4のトランジスタ7
を非導通にしているが、第7のトランジスタ19が非導
通から導通になる時間は遅く、かつ導通時も抵抗18で
電流値が制限されるため、回路としてのスイッチング時
間の出力ロウ。
ハイ伝搬時間が長いという問題を有していた。
この発明は上記のような問題点を解消するためになされ
たものであり、回路としてのスイッチング時間の出力ロ
ウ、ハイ伝搬時間を短縮できる半導体集積回路装置を得
ることを目的とするものである。
たものであり、回路としてのスイッチング時間の出力ロ
ウ、ハイ伝搬時間を短縮できる半導体集積回路装置を得
ることを目的とするものである。
この発明に係る半導体集積回路装置は、従来の第7のト
ランジスタに代えて、ベースが第1のトランジスタのエ
ミッタにコレクタが第4のトランジスタのベースにエミ
ッタが低電位用電源端子に接続された第2のトランジス
タを設けたものである。
ランジスタに代えて、ベースが第1のトランジスタのエ
ミッタにコレクタが第4のトランジスタのベースにエミ
ッタが低電位用電源端子に接続された第2のトランジス
タを設けたものである。
この発明においては、第1のトランジスタの導通に伴っ
て第2のトランジスタが導通して第4のトランジスタの
ベース電荷を引抜くから、第1のトランジスタのミース
にハイレベルの信号が印加された時、第3のトランジス
タが非導通になるりイミノジに、第4のトランジスタが
非導通になるタイミングが近づき、回路としてのスイッ
チング時間の出力ロウ、ハイ伝搬時間が短縮される。
て第2のトランジスタが導通して第4のトランジスタの
ベース電荷を引抜くから、第1のトランジスタのミース
にハイレベルの信号が印加された時、第3のトランジス
タが非導通になるりイミノジに、第4のトランジスタが
非導通になるタイミングが近づき、回路としてのスイッ
チング時間の出力ロウ、ハイ伝搬時間が短縮される。
以下、この発明の一実施例を図について説明する。
第1図は本発明の一実施例による半導体集積回路装置を
示し、図において、第2図と同一符号は同一のものを示
す、5はベースが第1のトランジスタ4のエミッタに接
続され、エミッタが低電位電源用端子2に接続された、
5BDnpnTrからなる第2のトランジスタ、12は
アノードが第4のトランジスタ7のベースに接続され、
カソードが第2のトランジスタ5のコレクタに接続され
たショットキーダイオードである。
示し、図において、第2図と同一符号は同一のものを示
す、5はベースが第1のトランジスタ4のエミッタに接
続され、エミッタが低電位電源用端子2に接続された、
5BDnpnTrからなる第2のトランジスタ、12は
アノードが第4のトランジスタ7のベースに接続され、
カソードが第2のトランジスタ5のコレクタに接続され
たショットキーダイオードである。
次にこのように構成された回路の動作について説明する
。まず、第1のトランジスタ4のベースにハイレベルの
信号が入力されると、第1のトランジスタ4が導通し、
その結果第2のトランジスタ5が導通し、第1のショッ
トキーダイオード12を介して第4のトランジスタ7の
ベース′U1荷が吸い込まれ、第4のトランジスタ7が
非導通となる。一方、第1のトランジスタ4が導通し、
第3のトランジスタ6が非導通になることにより第5及
び第6のトランジスタ8.9が導通して、高電位電源用
端子1から抵抗15を介して出力端子3に電流が流れ、
出力端子3の電位はハイレベルとなるや このように本実施例では第1のトランジスタが導通ずる
ことにより直ちに第2のトランジスタ5が導通して第4
のトランジスタ7のベース電荷を引抜(ので、第4のト
ランジスタ7が非導通になるタイミングは、第3のトラ
ンジスタ7が非導通になるタイミングに近づく。
。まず、第1のトランジスタ4のベースにハイレベルの
信号が入力されると、第1のトランジスタ4が導通し、
その結果第2のトランジスタ5が導通し、第1のショッ
トキーダイオード12を介して第4のトランジスタ7の
ベース′U1荷が吸い込まれ、第4のトランジスタ7が
非導通となる。一方、第1のトランジスタ4が導通し、
第3のトランジスタ6が非導通になることにより第5及
び第6のトランジスタ8.9が導通して、高電位電源用
端子1から抵抗15を介して出力端子3に電流が流れ、
出力端子3の電位はハイレベルとなるや このように本実施例では第1のトランジスタが導通ずる
ことにより直ちに第2のトランジスタ5が導通して第4
のトランジスタ7のベース電荷を引抜(ので、第4のト
ランジスタ7が非導通になるタイミングは、第3のトラ
ンジスタ7が非導通になるタイミングに近づく。
次に第1のトランジスタ4のベースにロウレベルの信号
が入力されると、第1のトランジスタ4とpnダイオー
ド10が共に非導通になり、その3及び第4のトランジ
スタ6.7が導通して出力端子3から電流を吸い込むた
め、出力端子3の電位はロウレベルとなる。この時第3
のトランジスタ6が導通しているため、第5及び第6の
トランジスタ8.9は非導通状態になっているものであ
る。
が入力されると、第1のトランジスタ4とpnダイオー
ド10が共に非導通になり、その3及び第4のトランジ
スタ6.7が導通して出力端子3から電流を吸い込むた
め、出力端子3の電位はロウレベルとなる。この時第3
のトランジスタ6が導通しているため、第5及び第6の
トランジスタ8.9は非導通状態になっているものであ
る。
そして第1のトランジスタ4は低電位電源用端子1の電
位を基準としてpnダイオード10のアノード・カソー
ド間電圧VyB。と第1のトランジスタ4のベース・エ
ミッタ間電圧■@□、との和ヨリベースに印加される信
号が高いと導通し、低いと非導通となるものである。
位を基準としてpnダイオード10のアノード・カソー
ド間電圧VyB。と第1のトランジスタ4のベース・エ
ミッタ間電圧■@□、との和ヨリベースに印加される信
号が高いと導通し、低いと非導通となるものである。
以上のように、この発明に係る半導体集積回路装置によ
れば、第4のトランジスタのベース電荷を、第1のトラ
ンジスタのエミッタにベースが接続された第2のトラン
ジスタのコレクタ電流として吸い込むようにしたので、
第3のトランジスタが非導通になるタイミングに第4の
トランジスタが非導通になるタイミングが近づき、従来
に比し回路としてのスイッチング時間の出力ロウ、ハイ
伝搬時間が短いものが得られる効果がある。
れば、第4のトランジスタのベース電荷を、第1のトラ
ンジスタのエミッタにベースが接続された第2のトラン
ジスタのコレクタ電流として吸い込むようにしたので、
第3のトランジスタが非導通になるタイミングに第4の
トランジスタが非導通になるタイミングが近づき、従来
に比し回路としてのスイッチング時間の出力ロウ、ハイ
伝搬時間が短いものが得られる効果がある。
第1図はこの発明の一実施例による半導体集積回路装置
を示す回路図、第2図は従来のALSTTLの出力回路
を示す回路図である。 図において、1は高電位電源用端子、2は低電位電源用
端子、4は第1のトランジスタ、5は第2のトランジス
タ、6は第3のトランジスタ、7は第4のトランジスタ
、10はpnダイオード、12はショットキーダイオー
ドである。 なお図中同一符号は同−又は相当部分を示す。
を示す回路図、第2図は従来のALSTTLの出力回路
を示す回路図である。 図において、1は高電位電源用端子、2は低電位電源用
端子、4は第1のトランジスタ、5は第2のトランジス
タ、6は第3のトランジスタ、7は第4のトランジスタ
、10はpnダイオード、12はショットキーダイオー
ドである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)信号がベースに入力されるとともにコレクタが高
電位点に接続された第1のトランジスタと、この第1の
トランジスタのエミッタにベースが接続されエミッタが
低電位点に接続された第2のトランジスタと、 前記第1のトランジスタのコレクタにベースが接続され
コレクタが高電位点に接続された第3のトランジスタと
、 この第3のトランジスタのエミッタにベースが接続され
エミッタが低電位点に接続されコレクタより本半導体集
積回路装置の出力信号が取出される第4のトランジスタ
と、 この第4のトランジスタのベースにアノードが接続され
カソードが前記第2のトランジスタのコレクタに接続さ
れたショットキーダイオードとを備えたことを特徴とす
る半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60249583A JPS62109427A (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路装置 |
KR1019860005877A KR870005458A (ko) | 1985-11-07 | 1986-07-19 | 반도체 집적회로장치 |
DE19863637818 DE3637818A1 (de) | 1985-11-07 | 1986-11-06 | Integrierte halbleiterschaltung |
GB8626530A GB2184907B (en) | 1985-11-07 | 1986-11-06 | A semiconductor integrated circuit device |
US06/928,001 US4740719A (en) | 1985-11-07 | 1986-11-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60249583A JPS62109427A (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62109427A true JPS62109427A (ja) | 1987-05-20 |
Family
ID=17195167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60249583A Pending JPS62109427A (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4740719A (ja) |
JP (1) | JPS62109427A (ja) |
KR (1) | KR870005458A (ja) |
DE (1) | DE3637818A1 (ja) |
GB (1) | GB2184907B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6342218A (ja) * | 1986-08-07 | 1988-02-23 | Mitsubishi Electric Corp | バイポ−ラ論理回路 |
JPS63115420A (ja) * | 1986-10-31 | 1988-05-20 | Mitsubishi Electric Corp | バイポ−ラ論理回路 |
IT1236534B (it) * | 1989-10-09 | 1993-03-11 | Sgs Thomson Microelectronics | Circuito di protezione da sovratensioni negative, in particolare per stadi di uscita. |
JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
KR920009200B1 (ko) * | 1990-01-25 | 1992-10-14 | 삼성전자 주식회사 | 바이씨모스 풀 스윙 구동회로 |
US5034632A (en) * | 1990-06-19 | 1991-07-23 | National Semiconductor Corporation | High speed TTL buffer circuit and line driver |
US6726947B1 (en) * | 1999-08-14 | 2004-04-27 | The Procter & Gamble Co. | Process for providing customized varieties and strengths of fresh-brewed coffee on demand |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3557383A (en) * | 1967-10-02 | 1971-01-19 | Westinghouse Electric Corp | Control logic circuit |
US3792292A (en) * | 1972-06-16 | 1974-02-12 | Nat Semiconductor Corp | Three-state logic circuit |
US3867644A (en) * | 1974-01-07 | 1975-02-18 | Signetics Corp | High speed low power schottky integrated logic gate circuit with current boost |
US4234805A (en) * | 1978-03-15 | 1980-11-18 | Evc, Inc. | Circuit and method for paralleling power transistors |
US4255670A (en) * | 1979-01-24 | 1981-03-10 | Fairchild Camera And Instrument Corp. | Transistor logic tristate output with feedback |
US4321490A (en) * | 1979-04-30 | 1982-03-23 | Fairchild Camera And Instrument Corporation | Transistor logic output for reduced power consumption and increased speed during low to high transition |
DE3120695A1 (de) * | 1981-05-23 | 1982-12-09 | Robert Bosch Gmbh, 7000 Stuttgart | "schaltungsanordnung mit einem endtransistor zum ein- und ausschalten eines verbrauchers, insbesondere der primaerwicklung einer zu der zuendanlage einer brennkraftmaschine gehoerenden zuendspule" |
DE3231095C2 (de) * | 1982-08-20 | 1985-05-15 | Siemens AG, 1000 Berlin und 8000 München | Logisches Schaltglied mit Tri-State-Ausgang in Schottky-TTL-Technik |
US4591741A (en) * | 1984-03-05 | 1986-05-27 | Texas Instruments Incorporated | Drive circuit for output pull-down transistor |
-
1985
- 1985-11-07 JP JP60249583A patent/JPS62109427A/ja active Pending
-
1986
- 1986-07-19 KR KR1019860005877A patent/KR870005458A/ko not_active Application Discontinuation
- 1986-11-06 GB GB8626530A patent/GB2184907B/en not_active Expired
- 1986-11-06 DE DE19863637818 patent/DE3637818A1/de active Granted
- 1986-11-07 US US06/928,001 patent/US4740719A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2184907A (en) | 1987-07-01 |
GB2184907B (en) | 1989-10-11 |
DE3637818C2 (ja) | 1988-08-04 |
GB8626530D0 (en) | 1986-12-10 |
US4740719A (en) | 1988-04-26 |
KR870005458A (ko) | 1987-06-09 |
DE3637818A1 (de) | 1987-05-14 |
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