JPS62106498A - Electronic musical apparatus - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は電子楽器に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to an electronic musical instrument.

［発明の技術背景］ 従来の電子楽器は、内部メモリに１つの楽音波形情報を
記憶しておいて、鍵操作するとその音高に応じた速度で
上記楽音波形情報が読出され、その楽音が作成放音され
ることが一般である。そしてそのメモリは単に１つの楽
音波形情報を記憶するためだけに用いられている。[Technical Background of the Invention] Conventional electronic musical instruments store one piece of musical sound waveform information in an internal memory, and when a key is operated, the musical sound waveform information is read out at a speed corresponding to the pitch of the note, and the musical sound is created. Generally, a sound is emitted. The memory is used only to store one musical tone waveform information.

また従来では、演奏した曲を記憶させる等の機能を実現
するには別個にメモリが必要であり、コストアップにつ
ながった。Furthermore, in the past, a separate memory was required to implement functions such as storing played songs, leading to increased costs.

［発明の目的］ この発明は一ヒ述した事情に鑑みてなされたもので、そ
の目的とするところは、メモリから楽音波形情報が読出
されて発音中であっても上記メモリへの楽音情報の追加
が簡単に行えるようにした電子楽器を提供しようとする
ものである。[Object of the Invention] This invention has been made in view of the above-mentioned circumstances, and its purpose is to read out musical sound waveform information from the memory and transfer the musical sound information to the memory even when sounding is in progress. The purpose is to provide an electronic musical instrument that allows additions to be made easily.

［発明の要点］ この発明は一上述した目的を達成するために、メモリに
書込まれた楽音波形データを読出しその楽音を作成放音
すると共に、−１−記メモリからの楽音波形データの読
出し時間以外の空サイクルを検出し、この空サイクル時
に１−記メモリの空エリアに音高情報や音長情報等の楽
１゛１情＋Ｕを古き込むことを要点とする。[Summary of the Invention] In order to achieve the above-mentioned object, the present invention reads the musical sound waveform data written in the memory, creates and sounds the musical sound, and -1- reads the musical sound waveform data from the memory. The key point is to detect an empty cycle other than time, and to store music information such as pitch information and length information into the empty area of the 1- memory during this empty cycle.

［実施例］ 以下、図面を＃照して一実施例を説明する。[Example] Hereinafter, one embodiment will be described with reference to the drawings.

まず第１図により囲体的な回路構成を説明する。First, the circuit configuration will be explained with reference to FIG.

図中１１は、キーボードであり、１°丁階キー及び各種
制御キー（音色選択キー等）から構成される。そしてこ
のキーボード１１の各キーの出力はＣＰＵ１２（中央処
理装置）に入力する。In the figure, reference numeral 11 denotes a keyboard, which is composed of a 1 degree key and various control keys (timbre selection key, etc.). The output of each key on this keyboard 11 is input to a CPU 12 (central processing unit).

ＩＦ１３はＣＰＵ１２と他の回路とのデータのやりとり
を円滑に行なうための回路、インターフェイス回路であ
り、ＣＰＵ１２から各種ラッチへ、逆に各種ラッチから
ＣＰＵ１２へのようなデータ伝送方向の制御等を行なう
。オペレーションデコーダ１４はＣＰＵ１２からの指令
を解読し各種ラッチクロックＣＫ　（ＯＮＦラッチ１５
）、ＣＫ　ＣＷＦｙッｆＬ　６）、ＣＫ　（ＲＦうｙチ
１７）、ＣＫ　（ＲＴＡＤ７−／　チ１８）、ＣＫ　（
ＳＴＡＤラッチ１９）、ＣＫ　（ＥＮＤＡＤラッチ２０
）、ＣＫ　（ＲＷＡＤラ−ｚチ２１）、ＧＫ　（ＷＩ）
ＡＴＡうｙチ２２）、ＣＫ　（ｆ　５ＥＴ７−／チク３
）やゲート制御信号（ＲＲＡＭ）を出力する。The IF 13 is a circuit or interface circuit for smoothly exchanging data between the CPU 12 and other circuits, and controls the direction of data transmission from the CPU 12 to various latches, and conversely from various latches to the CPU 12. The operation decoder 14 decodes commands from the CPU 12 and outputs various latch clocks CK (ONF latch 15
), CK CWFyffL 6), CK (RF uychi 17), CK (RTAD7-/chi 18), CK (
STAD latch 19), CK (ENDAD latch 20)
), CK (RWAD Larch 21), GK (WI)
ATA Uychi 22), CK (f 5ET7-/Chiku 3
) and gate control signals (RRAM).

ＣＰＵ１２はデータバスＤＢに各種ラッチ（ＲＴＡ　Ｄ
　７　ッチ１８、Ｓ　Ｔ　Ａ　Ｄ　７−／　＋　１９．
０ＮＦｙッチ１５等データバスＤＢが入力となっている
もの）にセットしたいデータを乗せた状態で、オペレー
ションデコーダ１４に指令を送り、対応するラッチクロ
ックを出力させる。これによりデータバスＤＢが入力と
なっている任意のラッチに任意のデータがセットできる
。また、信号ＲＲＡＭを出力させてゲートＧ８を開成さ
せることにより、ＲＤ　Ａ　Ｔ　Ａ　ラ−／　ｆ　２４
　（７）データをＣＰＵ１２は読みとることができる。The CPU 12 connects various latches (RTA D) to the data bus DB.
7 touch 18, S T A D 7-/ + 19.
With the data to be set loaded on the 0NFy switch 15 (such as the one whose input is the data bus DB), a command is sent to the operation decoder 14 to output the corresponding latch clock. This allows any data to be set in any latch to which the data bus DB is input. Further, by outputting the signal RRAM and opening the gate G8,
(7) The CPU 12 can read the data.

ゲートＧｌ−Ｇ９は、３ステイト八−、ファーである。Gate Gl-G9 is 3-state 8-, far.

コントロール人力ＣがｒｌＪの時、入力をそのまま出力
し、「０」の時出力オフする（ハイインピーダンス）。When the control human power C is rlJ, the input is output as is, and when it is "0", the output is turned off (high impedance).

クロックジェネレータ２５はクロック発生回路であり、
φ１、φ２の２つの交１ｊＸｔ＜　）レスを出力する。The clock generator 25 is a clock generation circuit,
The two intersections 1jXt<) of φ1 and φ2 are output.

オペレーションデコーダ１４から出力されるＣＫはすべ
てφ２周期である。All CKs output from the operation decoder 14 have a period of φ2.

上記ＲＡＭ３５は楽音波形データを記憶する。The RAM 35 stores musical sound waveform data.

例として、８　ｂｉｔのデータが８個から構成される楽
音波形データを第２図に示す、第３図はその楽音波形デ
ータを時間ｔごとに読み出した出力アナログ波形である
。ｔは音程を決定する時間である０例えばｔを２倍にす
ると１オクターブ低い音、１／２にすると１オクターブ
高い音になる。As an example, FIG. 2 shows musical tone waveform data consisting of eight pieces of 8-bit data, and FIG. 3 shows an output analog waveform obtained by reading out the musical tone waveform data at every time t. t is the time that determines the pitch. For example, doubling t will make the pitch one octave lower, and halving it will make the pitch one octave higher.

この音程を決定する時間ｔを調節する回路が、ｆｓＥＴ
ラッチ２３、ｆＣＮＴラッチ２６、インクリメント回路
２７導音階クロックの作成回路でアル−ＯＮ　Ｆ　ラ−
／　チｌ　５１ｆ発ｒｆする時「ｌ」、発音しない時「
Ｏ」にセットするラッチである。音が鳴っていない時、
ＯＮＦラッチ１５の出力は「０」である。そしてその出
力はインバータエ２及びオアゲートＲ１を介しゲー）Ｇ
２に制御信号として人力するほか、更にインバータＩＩ
を介しゲートＧｌに制御信号として入力する。またラッ
チ０ＮＦ１５の出力はアンドゲートＡ２にアントゲ−）
Ａｌの出力と共に入力する。そしてアンドゲートＡ２の
出力はインバータＩ３を介しアンドゲートＡ３、Ａ４に
入力するほか、直接アントゲ−）Ａ７にクロックφ１と
共に入力する。またアンドゲートＡ２の出力は直接ゲー
トＧ７、の制御端子Ｃ、アントゲ−）Ａ５に入力すると
共にインクリメント回路２８に＋１信号として印加され
、更にインバータＩ５を介してゲートＧ６の制御端子Ｃ
に入力する。The circuit that adjusts the time t that determines this pitch is fsET.
latch 23, fCNT latch 26, increment circuit 27 Al-ON F-ra-
/ Chil 51f When RF is emitted, "l" is pronounced, and when it is not pronounced, "
This is a latch that is set to "O". When there is no sound,
The output of ONF latch 15 is "0". And its output is passed through inverter 2 and OR gate R1
In addition to manually inputting control signals to 2, inverter II
The signal is input as a control signal to the gate Gl via the gate Gl. Also, the output of latch 0NF15 is sent to AND gate A2.)
Input together with the output of Al. The output of AND gate A2 is input to AND gates A3 and A4 via inverter I3, and is also directly input to AND gate A7 together with clock φ1. Further, the output of the AND gate A2 is directly inputted to the control terminal C of the gate G7, and the control terminal C of the gate G6.
Enter.

この状態でキーボード１１のある音階キーが押されたと
すると、ＣＰＵ１２はｆ　ＳＥＴラッチ２３にその音階
に対応したデータをセットする。If a certain scale key on the keyboard 11 is pressed in this state, the CPU 12 sets data corresponding to that scale in the f SET latch 23.

この場合ＯＮＦラッチ１５の出力がｒＱＪとなリ、した
がってインバータＩ２出力ｒｌＪ、したがってオアゲー
）Ｒ１出力「１」なのでゲートＧ２はオン、ゲートＧｌ
はオフとなり、ｆＣＮＴラッチ２６には、ｆｓＥＴラッ
チ２３のデータがロードされる。In this case, the output of the ONF latch 15 is rQJ, so the inverter I2 output rlJ, and therefore the ORG) R1 output is "1", so the gate G2 is on and the gate Gl
is turned off, and the data in the fsET latch 23 is loaded into the fCNT latch 26.

例えば、ｆＳＥＴラッチ２３のデータが８０（Ｈ）（Ｈ
は１６進コードであることを示す）だとすると、ｆＣＮ
Ｔラッチ２６出力も８０（Ｈ）となりアンドゲートＡｌ
出力はｒＱＪとなる。ここで、ＯＮＦラッチ１５をｒｌ
Ｊにセットすると、オアゲー）Ｒ１出力がｒＯＪとなり
ゲートＧ２がオフ、ゲー）Ｇｌがオンとなる。インクリ
メント回路２７．２８は＋１入力が１の時、人力データ
に対し＋１を行って出力する回路である。For example, the data of the fSET latch 23 is 80 (H) (H
is a hexadecimal code), then fCN
The T latch 26 output also becomes 80 (H) and the AND gate Al
The output becomes rQJ. Here, set the ONF latch 15 to rl
When set to J, the output of ORG)R1 becomes rOJ, gate G2 is turned off, and gate Gl is turned on. The increment circuits 27 and 28 are circuits that increment manual data by +1 and output the result when the +1 input is 1.

インクリメント回路２７では、＋１入力は常に１にしで
あるのでいつも＋１される。ＯＮＦラッチ１５が１とな
った次のφｉで８１（Ｈ）がｆＣＮＴラッチ２６に読み
込まれ、次のφ２で出力される。次のφ１では８２（Ｈ
）が読み込まれ、次のφ２で出力される。以後これを繰
り返し、ＦＦ（Ｈ）が出力されるまで続く。ＦＦ（Ｈ）
が出力されるとアントゲ−）ＡＩ出力はｒｌＪとなり、
ゲートＧ２オン、ゲートＧ２オンとなり再び８０（Ｈ）
〜ＦＦ（Ｈ）の時間に一発のｒｌＪ信号を出すタイマー
出力となる。In the increment circuit 27, since the +1 input is always set to 1, it is always incremented by +1. 81 (H) is read into the fCNT latch 26 at the next φi after the ONF latch 15 becomes 1, and output at the next φ2. In the next φ1, 82(H
) is read and output at the next φ2. Thereafter, this process is repeated until FF (H) is output. FF(H)
When is output, the AI output becomes rlJ,
Gate G2 on, gate G2 on and 80(H) again
This is a timer output that outputs one rlJ signal at the time of ~FF(H).

」１記ｆＣＮＴラッチ２６、アンドゲートＡ３、Ａ４各
出力が夫々入力する２ＦＦ　（１）ラッチ２９．２ＦＦ
（２）ラッチ３０のようにＣＫＩ、ＣＲ２の２つのクロ
ック端子を持つものは２相フリツプフロツプであり、Ｃ
ＫＩで読み込みＣＲ２で出力する。なお、２ＦＦ　（１
）ラッチ２９．２ＦＦ　（２）ラッチ３０各出力がＷＦ
ラッチ１６またはＲＦラッチ１７の各リセット入力端子
Ｒに入力する。”1 fCNT latch 26, AND gates A3, A4 outputs respectively input 2FF (1) Latch 29.2FF
(2) A latch 30 that has two clock terminals, CKI and CR2, is a two-phase flip-flop;
Read with KI and output with CR2. In addition, 2FF (1
) Latch 29.2FF (2) Each output of latch 30 is WF
It is input to each reset input terminal R of the latch 16 or RF latch 17.

Ｄ／Ａ変換器３１の出力のアナログ波形は、ＯＮＦラッ
チ１５が「０」の時は、インバータＩ２出力がｒｌＪ　
、５ＯＵＴラツチ３２のＲ入力が「１」となり、５ＯＵ
Ｔラツチ３２出力が「ＯＯ・・・・・・Ｏ」となって（
ＳＯＵＴラッチ３２、ＷＦラッチ１６、ＲＦラッチ１７
等のＲはリセット入力を示す）、Ｄ／Ａ変換器３１のＭ
ＳＢ入力はインバータ■６を通るのでこの場合のＤ／Ａ
変換器３１の出力は最大出力の半分の電位となる。なお
アンドゲートＡ４の出力はクロックφ１　と共にアント
ゲ−）Ａ６に入力し、またアントゲ−）Ａ６、Ａ７の各
出力はまたＲＤＡＴＡラッチ２４．５ＯＵＴラツチ３２
の各クロックとなる。またこの５ＯＵＴラツチ３２のリ
セット信号はインバータＩ２の出力である。The analog waveform of the output of the D/A converter 31 is that when the ONF latch 15 is "0", the inverter I2 output is rlJ
, the R input of the 5OUT latch 32 becomes "1", and the 5OUT
The T latch 32 output becomes “OO...O” (
SOUT latch 32, WF latch 16, RF latch 17
), M of the D/A converter 31
Since the SB input passes through inverter ■6, the D/A in this case
The output of the converter 31 has a potential half of the maximum output. The output of the AND gate A4 is input to the AND gate A6 together with the clock φ1, and each output of the AND gate A6 and A7 is also input to the RDATA latch 24.5OUT latch 32.
each clock. Further, the reset signal of this 5OUT latch 32 is the output of the inverter I2.

また波形を読み出す最初のアドレス（スタートアドレス
）とそれ以後のアドレスを読まない最後尾アドレス（エ
ンドアト１／ス）と最後尾アドレスの次に前にもどって
読み始める戻り先アドレス（リターンアドレス）はそれ
ぞれ順に、５ＴＡＤラツチ１９、ＥＮＤＡＤラッチ２０
．ＲＴＡＤラッチ１８にセットされる。スタートアドレ
スデータから順にアドレスを＋１してエンドアドレスま
で読むと、リターンアドレスにもどり再びアドレス順に
エンドアドレスまで行く、以後これをＯＮＦラッチ１５
が「Ｏ」になるまでくり返す。Also, the first address (start address) from which the waveform is read, the last address (end at 1/s) from which the subsequent addresses are not read, and the return address (return address) from which to read the waveform after the last address are respectively In order, 5TAD latch 19, ENDAD latch 20
．． Set in RTAD latch 18. After reading the address by +1 from the start address data to the end address, it returns to the return address and goes to the end address again in address order.
Repeat until it becomes "O".

ＯＮＦラッチ１５が「０」の時、インバータＩ２出力が
「１」となり、インバータＩ２の出力とアントゲ−）Ａ
５の出力がインバータエ４を介し入力され、ノアゲー）
ＮＲＩ出力及びノアゲー）ＮＲ２出力がｒＱＪ　となる
のでゲートＧ４オン、ゲー）Ｇ３．０５オフである。こ
の間に２相フリツプフロツプよりなるＳＡＤラッチ３３
には、５ＴＡＤラツチ１９からのスタートアドレスデー
タがゲートＧ４を介しロードされる。この時ｆＣＮＴラ
ッチ２６には前述したようにｆ　ＳＥＴラッチ２３から
のデータがロードされている。When the ONF latch 15 is "0", the inverter I2 output becomes "1", and the output of the inverter I2 and the ant game) A
The output of 5 is input via inverter 4, and the output is inputted via inverter 4.
Since the NRI output and the NR2 output are rQJ, the gate G4 is on and the gate G3.05 is off. During this time, the SAD latch 33 consisting of a two-phase flip-flop
, the start address data from the 5TAD latch 19 is loaded through gate G4. At this time, data from the f_SET latch 23 is loaded into the fCNT latch 26 as described above.

−数回路３４はＥＮＤＡＤラッチ２０からのエンドアド
レスデータとＳＡＤラッチ３３からのスタートアドレス
データ又はリターンアドレスデータとが一致した時に「
１」を出力する回路であり、今はＳＡＤラッチ３３のス
タートアドレスデータとエンドアドレスデータが一致し
ないので出力は「０」である、なお、−数回路３４の出
力はアントゲ−）Ａ５に入力する。- When the end address data from the ENDAD latch 20 and the start address data or return address data from the SAD latch 33 match,
This is a circuit that outputs "1", and since the start address data and end address data of the SAD latch 33 do not match, the output is "0".The output of the -number circuit 34 is input to A5. .

ここで、ＯＮＦラッチ１５の出力を「ｌ」にすると、イ
ンバータＩ２出力が「０」によりゲートＧ４がオフとな
り、−・致回路３４の出力が「０」、アンドゲートＡ５
の出力がｒＱＪとなって、ゲートＧ５がオンされるとと
もに、インバータ■４の出力が「１」となってゲートＧ
３がオフされる。これによりＳＡＤランチ３３の出力は
インクリメント回路２８を通って戻ってくることになる
。Here, when the output of the ONF latch 15 is set to "L", the inverter I2 output is "0" and the gate G4 is turned off, the output of the -/match circuit 34 is "0", and the AND gate A5 is turned off.
The output of inverter 4 becomes rQJ, turning on gate G5, and the output of inverter 4 becomes "1", turning gate G5 on.
3 is turned off. This causes the output of the SAD launch 33 to return through the increment circuit 28.

ＯＮＦラッチ１５が「１−１になった直後は、ｆＣＮＴ
ラッチ２６のデータはインクリメントを始めたばかりで
あり、アンドゲートＡ１出力は「０」であり、アントゲ
−１・Ａ２出力も「０」となって、インクリメント回路
２８の＋１入力端子にはｒＱＪ信号が与えられるのでＳ
ＡＤラッチ３３のデータはインクリメントされない。ま
た５ＯＵＴラツチ３２のＲ人力は、ＯＮＦラッチ１５の
出力がｒｌＪとなると同時に「０」となってはいるが、
アンドゲートＡ２出力が「０」のためアンドゲートＡ７
出力がｒＯ」で５ＯＵＴラツチ３２のＣＫ端子にｒｌＪ
信号がダーえられないのでＤ／Ａ変換器３１の出力は最
大出力の半分の電位のままである。なお、このＤ／Ａ変
換器３１にはアンプ３６、スピーカ３７が直列接続され
ている。Immediately after ONF latch 15 becomes 1-1, fCNT
The data in the latch 26 has just started incrementing, the AND gate A1 output is "0", the AND gate A1 and A2 outputs are also "0", and the rQJ signal is applied to the +1 input terminal of the increment circuit 28. S because it will be done
The data in AD latch 33 is not incremented. In addition, the R input of the 5OUT latch 32 becomes "0" at the same time as the output of the ONF latch 15 becomes rlJ.
AND gate A7 because AND gate A2 output is “0”
When the output is rO, rlJ is connected to the CK terminal of 5OUT latch 32.
Since the signal is not decreased, the output of the D/A converter 31 remains at a potential half of the maximum output. Note that an amplifier 36 and a speaker 37 are connected in series to this D/A converter 31.

１−記ｆＣＮＴラッチ２６のデータがｒｌｌ・・・・・
・１」になると、アントゲ−）ＡＩ出力が「１」となり
、アントゲ−１−Ａ２出力が「１」となって、インクリ
メント回路２８の＋１入力端子に「ｌ」信号がＵ−えら
れる。同時にゲー）Ｇ７がオンとなりＳＡＤラッチ３３
のデータがＲＡＭ３５のアドレス入力端子ＡＤに送られ
る。また、アンドゲートＡ２の出力がｒｌＪであること
により、インバータＩ３の出力が「０」となり、アンド
ゲートＡ３の出力が「０」となって、ＲＡＭ３５のσ下
端千人力が「０」となる。よってＲＡＭ３５のＳＡＤア
ドレスデータ（すなわちこの時はスタートアドレスデー
タ）がＲＡＭ３５のＩ１０端子から出力される。上記σ
■端子はｒＱＪの時にデータをＩｌｏから出力させるコ
ントロール信号が入力される。ここで、アンドゲートＡ
２出力がｒｌＪとなることによりアンドゲートＡ７出力
にクロックパルス信号φ１が１つ表われＲＡＭ３５のデ
ータを５ＯＵＴラツチ３２に読み込ませる。これがＤ／
Ａ変換器３１によりアナログ信号に変換されアンプ３６
を介してスピーカ３７を通して出力される。1-The data of fCNT latch 26 is rll...
・When it becomes 1, the Antogame AI output becomes 1, the Antogame 1-A2 output becomes 1, and the ``l'' signal is sent to the +1 input terminal of the increment circuit 28. At the same time, G7 is turned on and SAD latch 33
data is sent to the address input terminal AD of the RAM 35. Further, since the output of the AND gate A2 is rlJ, the output of the inverter I3 becomes "0", the output of the AND gate A3 becomes "0", and the σ lower end 1,000 volts of the RAM 35 becomes "0". Therefore, the SAD address data of the RAM 35 (that is, the start address data at this time) is output from the I10 terminal of the RAM 35. Above σ
(2) A control signal for outputting data from Ilo when rQJ is input is input to the terminal. Here, and gate A
2 output becomes rlJ, one clock pulse signal φ1 appears at the output of AND gate A7, causing the data in RAM 35 to be read into 5OUT latch 32. This is D/
It is converted into an analog signal by the A converter 31 and sent to the amplifier 36.
is output through the speaker 37.

一方、インクリメント回路２８を通って＋１されたデー
タはクロックパルス信号φ１の印加時にＳＡＤラッチ３
３に読み込まれる。以後、ｆＣＮＴラッチ２６のデータ
が「ｌｌ・・・・・・１」になるたびに（すなわち時間
を経過ごとに）ＳＡＤラッチ３３のデータがゲートＧ７
を通してＲＡＭ３５のアドレス入力端子ＡＤに入力され
、ｄｌ”端子にｒＯＪ信号が与えられることによりＲＡ
Ｍ３５のそのアドレスのデータがＩｌｏに出力され、５
ＯＵＴラツチ３２のＣＫ端子にパルスが入ることで、そ
のデータが５ＯＵＴラツチ３２にラッチされ、Ｄ／Ａ変
換器３１、アンプ３６、スピーカ３７を通じ出力される
。なお、データのＭＳＢ（最上位ビット）には、インバ
ータＩ７を介し５ＯＵＴラツチ３２にラッチされる。そ
して、この一連の動作の度にＳＡＤラッチ３３からのデ
ータは＋１されていき、やがてＳＡＤラッチ３３のデー
タがエンドアドレスデータと等しくなる。その状態で前
述の一連の動作が行なわれると、一致回路３４の出力は
「１」、アントゲ−）Ａ２出力は「ｌ」となるため、ア
ントゲ−）Ａ５出力はｒｌＪで、ノアゲー）ＮＲ２出力
はｒＯＪとなってゲー）Ｇ５がオフされ、インバータＩ
４出力が「Ｏ」、ノアゲートＮＲＩ出力が「ｌ」となり
ゲートＧ３がオンされる。これにより、次にエンドアド
レスデータが５ＯＵＴラツチ３２にラッチされる時には
リターンアドレスデータがＳＡＤラッチ３３に読み込ま
れＲＡＭ３５のアドレスの戻りが実現される。以後はＯ
ＮＦラッチ１５に「０」がセットされるまでリターンア
ドレスとエンドアドレスの間のアドレスデータをくり返
し出力する。On the other hand, the data incremented by 1 through the increment circuit 28 is transferred to the SAD latch 3 when the clock pulse signal φ1 is applied.
3. Thereafter, each time the data in the fCNT latch 26 becomes "ll...1" (that is, each time the data passes), the data in the SAD latch 33 changes to the gate G7.
The rOJ signal is input to the address input terminal AD of the RAM 35 through the dl" terminal, and the RA
The data at that address in M35 is output to Ilo, and 5
When a pulse is input to the CK terminal of the OUT latch 32, the data is latched into the 5OUT latch 32 and outputted through the D/A converter 31, amplifier 36, and speaker 37. Note that the MSB (most significant bit) of the data is latched into the 5OUT latch 32 via the inverter I7. Each time this series of operations is performed, the data from the SAD latch 33 is incremented by 1, and eventually the data in the SAD latch 33 becomes equal to the end address data. When the above-mentioned series of operations is performed in this state, the output of the matching circuit 34 becomes "1" and the output of A2 (antogame) becomes "l", so the output of A5 (another game) is rlJ, and the output of NR2 (another game) rOJ, G5 is turned off, and inverter I
4 output becomes "O", the NOR gate NRI output becomes "L", and gate G3 is turned on. As a result, the next time the end address data is latched into the 5OUT latch 32, the return address data is read into the SAD latch 33 and the return of the address of the RAM 35 is realized. From then on O
Address data between the return address and the end address is repeatedly output until the NF latch 15 is set to "0".

次にＣＰＵ１２がＲＡＭ３５にデータを書き込む動作に
ついて第４図のタイムチャートを参照して説明する。Next, the operation of writing data into the RAM 35 by the CPU 12 will be explained with reference to the time chart of FIG.

まず、ＲＷＡＤラッチ２１に古き込むアドレス、ＷＤＡ
ＴＡラッチ２２にｉＱき込むデータをセットする。その
後ＷＦラッチ１６にｒｌＪをセットすると、ＣＰＵ１２
がＲＡＭ３５のデータを読み込むと同様に、ＯＮＦラッ
チ１５が「０」の時はセット直後のサイクルで、またＯ
ＮＦラッチ１５が「１」の時は、波形データ読み込みサ
イクル以外のサイクルでアントゲ−）Ａ３の出力がｒｌ
Ｊとなる。この時ゲートＧ７がオンしＲＡＭ３５のＯＥ
端子入力が「ｌ」となることでＷＤＡＴＡラッチ２２の
データがＩｌｏに入力され、ナンドゲー）ＮＡＩにより
φ１周期の立ＯＷレベルアクティブパルスがＲＡＭ３５
のＷＥＥ子に入力される。また、この時にはゲートＧ７
がオフ、ゲ−）Ｇ６がオンとなっているので、ＲＷＡＤ
ラッチ２１のアドレスのデータが書き込まれることにな
る。このＲＡＭ３５へのＣＰＵ１２の占き込みサイクル
は２ＦＦ　（１）ラッチ２９によりｌサイクルだけにな
る。First, the old address, WDA, is stored in the RWAD latch 21.
Set the data to be loaded into the TA latch 22. After that, when rlJ is set in the WF latch 16, the CPU 12
Similarly, when the ONF latch 15 is “0”, it is read in the cycle immediately after setting, and the ONF latch 15 is “0”.
When the NF latch 15 is "1", the output of A3 is rl in cycles other than the waveform data read cycle.
It becomes J. At this time, gate G7 is turned on and the OE of RAM35 is turned on.
When the terminal input becomes "L", the data of the WDATA latch 22 is input to Ilo, and the rising OW level active pulse of φ1 period is sent to the RAM 35 by the NAND game) NAI.
is input to the WEE child of Also, at this time, gate G7
is off, G6 is on, so RWAD
Data at the address of latch 21 will be written. The CPU 12 inputs only one cycle into the RAM 35 due to the 2FF (1) latch 29.

次にＣＰＵ１２がＲＡＭ３５のデータを読み取るための
回路について第５図のタイムチャートを参照して説明す
る。Next, a circuit for the CPU 12 to read data from the RAM 35 will be described with reference to the time chart shown in FIG.

まずＯＮＦラッチ１５が「０」すなわち発音していない
場合を述べる。First, the case where the ONF latch 15 is "0", that is, no sound is being generated, will be described.

ＲＦラッチＪ７に「１」ＷＦラッチ１６に１０」をセッ
トすると、ＯＮＦラッチ１５出力が「０」だからオアゲ
ートＲ１の出力が「ｌ」となってゲー）Ｇ２のオンによ
り、ｆＣＮＴラッチ２６にはｆＳＥＴラッチ２３の音階
データが入っているので、アントゲ−）Ａｌ出力は「Ｏ
」、アンドゲートＡ２出力も「０」となり、インバータ
Ｉ３の出力がｒｌＪとなり、アントゲ−）Ａ４出力がｒ
ｌＪなのでアントゲ−）Ａ６よりクロックパルス信号φ
１が出力され、レジスタＲＤＡＴＡ２４にデータがとり
こまれる。この時アントゲ−）Ａ２はｒＯＪなのでゲー
トＧ７がオフ、ゲートＧ６がオンとなりＲ，ＡＭ３５の
アドレス入力端子ＡＤにはＲＷＡＤ２１からのデータが
与えられ、またＷＦラッチ１６の「０」出力によりアン
トゲ−）Ａ３の出力が「０」となり、σ下人力が「０」
なって、ＲＷＡＤ７ツチ２１のアドレスデータが出力さ
れている。そこでＲＷＡＤラッチ２１にあらかじめＲＡ
Ｍ３５の読みたいアドレスをセットしておきＷＦラッチ
１６にｒＯＪ、ＲＦラッチ１７にｒｌＪをセットすると
ＲＡＭ３５のデータをＲＤＡＴＡラッチ２４に読み込ま
せることができる。その後ＣＰＵ１２はオペ１／−ジョ
ンデコーダ１４にｒｌＪの信号ＲＲＡＭを出力させ、ゲ
ートＧ８をオンとすることで、ＲＤＡＴＡラッチ２４の
データをデータバスＤＢを通して読み込む、ＲＦラッチ
エアにセットされたｒｌＪはＲＤＡＴＡラッチ２４への
読み込みクロックと同じクロックパルス信１Ｊφ１で２
ＦＦ（２）ラッチ３０に読み込まれ次のクロックパルス
０壮φ２で出力されることによりリセットされ、ＲＤＡ
ＴＡラッチ２４より読み込みクロックが２発以上出るの
を防ぐ。When the RF latch J7 is set to "1" and the WF latch 16 is set to "10", the ONF latch 15 output is "0", so the output of the OR gate R1 becomes "L", and by turning on G2, fSET is set in the fCNT latch 26. Since the scale data of latch 23 is included, the anime) Al output is “O
”, the output of AND gate A2 becomes “0”, the output of inverter I3 becomes rlJ, and the output of AND gate A4 becomes r
Since it is lJ, the clock pulse signal φ is generated from A6.
1 is output, and the data is taken into the register RDATA24. At this time, since A2 is rOJ, gate G7 is turned off and gate G6 is turned on, data from RWAD21 is given to the address input terminal AD of R and AM35, and the "0" output of WF latch 16 causes the gate G7 to turn off and gate G6 to turn on. The output of A3 becomes “0” and the σ force is “0”
Thus, the address data of RWAD 7 21 is output. Therefore, the RWAD latch 21 is
By setting the address to be read in M35 and setting rOJ in the WF latch 16 and rlJ in the RF latch 17, data in the RAM 35 can be read into the RDATA latch 24. After that, the CPU 12 causes the operation 1/- John decoder 14 to output the rlJ signal RRAM, and turns on the gate G8 to read the data in the RDATA latch 24 through the data bus DB. 2 with the same clock pulse signal 1Jφ1 as the read clock to 24
It is reset by being read into the FF (2) latch 30 and output at the next clock pulse 0 and
Prevents two or more read clocks from being output from the TA latch 24.

一方、ＯＮＦラッチ１５が「ｌ」すなわち発ｒ１中の場
合は上記動作を５ＯＵＴラツチ３２が波形のデータを読
み込むサイクル（この場合クロックパルス信号φ２から
次のφ２までをサイクルと呼ぶことにする）以外のサイ
クルで行なうことになる。すなわちアンドゲートＡｌが
「１」となるのは波形データ読み込みサイクルの時だけ
であり、それ以外は「０」なので、アンドゲートＡｌ出
力がｒＯＪとなることで上述の動作が行なわれる。On the other hand, when the ONF latch 15 is in the "l" state, i.e., is in the process of emitting r1, the above operation is performed other than the cycle in which the 5OUT latch 32 reads the waveform data (in this case, the period from clock pulse signal φ2 to the next φ2 is called a cycle). This will be done in cycles. That is, the AND gate Al becomes "1" only during the waveform data read cycle, and is "0" at other times, so the above-described operation is performed when the AND gate Al output becomes rOJ.

次に一■−記のようにして、ＲＡＭのθ〜７番地までに
第２図に示した楽音波形データが既に書き込まれており
、面して８番地以降の空エリアに、第５図の楽譜に示す
楽音情報を演奏しながら書き込み、次いでそれを再生す
るときの動作を第７図のタイムチャートを参照して説明
する。Next, the tone waveform data shown in Fig. 2 has already been written in RAM addresses θ to 7, and the empty area from address 8 onwards is written as shown in Fig. The operation of writing musical tone information shown on a musical score while playing and then reproducing it will be explained with reference to the time chart of FIG. 7.

なお、８〜１６番地に書き込まれる第６図の楽譜の楽音
情報は、第８図に示す通りである。Note that the musical tone information of the musical score shown in FIG. 6 written in addresses 8 to 16 is as shown in FIG.

波形データは第３図のものがＲＡＭ３５に入っているも
のとし、５ＴＡＤラツチ１９及びＲＴＡＤラッチ１８に
ｒＯＪ　、ＥＮＤＡＤラッチ２０に「７」をセットする
。これにより発音波形は第４図の（イ）から（ロ）をく
り返す波形となる。第７図の第１ａ目のａ高Ｇ４を骨〈
前にはキーボード１１のどのキーも押されていない、Ｃ
ＰＵ１２はＯＮＦラッチ１５をｒＱＪにしてキーを待ち
、音高Ｇ４が押されるとＣＰＵ１２は音高６４に対応す
る音高データをｆ　Ｓ　Ｅ　Ｔラッチ２３にセットしＯ
ＮＦラッチ１５を「１１にする。これにより音高Ｇ４の
音が鳴りはじめる。ＣＩ’Ｕ１２はＯＮＦラッチ１５を
ｒｌＪにした後１？ＷＡＤラツチ２１に「８」をセット
し、Ｗ　Ｉ）　Ａ　Ｔ　Ａラッチ２４に音高０４を表わ
すキーオンコードをセットする。It is assumed that the waveform data shown in FIG. 3 is stored in the RAM 35, rOJ is set in the 5TAD latch 19 and RTAD latch 18, and "7" is set in the ENDAD latch 20. As a result, the generated sound waveform becomes a waveform that repeats (a) to (b) in FIG. 4. The a height G4 of the 1st a in Fig. 7 is the bone〈
No keys on keyboard 11 were pressed before, C
The PU 12 sets the ONF latch 15 to rQJ and waits for a key, and when pitch G4 is pressed, the CPU 12 sets pitch data corresponding to pitch 64 in the fSET latch 23 and sets the pitch data to the fSET latch 23.
Set the NF latch 15 to ``11.'' This causes the sound of pitch G4 to start sounding. CI'U 12 sets the ONF latch 15 to rlJ, then sets the 1?WAD latch 21 to ``8'', W I) A T A key-on code representing pitch 04 is set in the A latch 24.

ＷＦクラッチ６をｒｌＪにすると、Ｓ　ＯｔＪ　Ｔラッ
チ３２にＲＷＭ３５の波形を読み込まない最初のサイク
ルでＷＤＡＴＡラッチ２２のデータがＲＡＭ３５の８番
地に書きこまれる。やがて４分音符の時間後音高６４の
キーが離鍵されるとＣＦＵＩ２はＯＮＦラッチ１５をｒ
ＱＪにすることでｒｔ高高番４発音を停■トさせ、ＲＷ
ＡＤラッチ２１にｒ９Ｊ　、ＷＤＡＴＡラッチ２２に４
分音符を表わす音長コードをセットしＷＦクラッチ６を
ｒｌＪにする。４分音符コードはＲＡＭ３５の９番地に
書き込まれる。この書き込みが終了したころにＣＰＵ１
２はＲＷＡＤラッチ２１にｒｌＯＪ、ＷＤＡＴＡラッチ
２２に音高０４のキーオフコードをセットし、ＷＦクラ
ッチ６を「１」にする。実際には、ＲＡＭ３５のアクセ
ス時間はＣＰＵ１２の処理時間に比べ充分高速なのでＲ
ＡＭ３５の９番地への書き込み終了を持つのは１回Ｎｏ
ｒ　（ノーオペレーション）する程度でよい。以後第２
音、第３音の音高Ｅ４、Ｃ５の場合にも同様の処理が行
われ、演奏を終えた時のＲＡＭ３５内のデータは第８図
のようになっている。When the WF clutch 6 is set to rlJ, the data in the WDATA latch 22 is written to address 8 of the RAM 35 in the first cycle in which the waveform of the RWM 35 is not read into the S OtJ T latch 32. Eventually, after a quarter note, the key at pitch 64 is released, and CFUI2 releases ONF latch 15.
By setting it to QJ, the rt high high note 4 sound is stopped, and the RW
r9J to AD latch 21, 4 to WDATA latch 22
Set the note length code representing the diacritic note and set the WF clutch 6 to rlJ. The quarter note code is written into address 9 of the RAM 35. When this writing is finished, CPU1
2 sets rlOJ in the RWAD latch 21, sets the key-off code of pitch 04 in the WDATA latch 22, and sets the WF clutch 6 to "1". In reality, the access time of the RAM 35 is sufficiently faster than the processing time of the CPU 12, so
It is No once that the write to address 9 of AM35 is completed.
r (no operation) is sufficient. From now on, the second
Similar processing is performed for pitches E4 and C5 of the third note, and the data in the RAM 35 at the end of the performance is as shown in FIG.

次に記憶した曲を再生する動きを説明する。Next, we will explain how to play a stored song.

再生を始める前はＯＮＦラッチ１５は「０」である。Ｃ
ＰＵ１２は再生開始する時にＲＷＡＤラッチ２１に「８
」をセットし、ＲＦラッチ１７にｒｌＪ、ＷＦクラッチ
６にｒＱＪをセットするこれによりＲＤＡＴラッチ２４
にＲＡＭ３５の８番地のデータ（すなわち音高０４のキ
ーオフコード）が読み込まれるのを待って（これもＮｏ
Ｐｌ回で充分）、信号ＲＲＡＭを出力させＲＤＡＴＡラ
ッチ２４のデータをＣＰＵ１２にとりこむ。ＣＰＵ１２
はこのデータが５′丁高０４キーオンコードであること
を解読し、ｆＳＥＴラッチ２３に音高０４の音高データ
をセットしＯＮＦラッチ１５をｒｌＪとする０次にＣＰ
Ｕ１２はＲＷＡＤラッチ２１に「９」をセットし、ＲＦ
ラッチ１７をｒｔ４にする。５ＯＵＴラツチ３２の読み
込みサイクルではない最初のサイクルでＲＤＡＴＡラッ
チ２４にＲＡＭ３５の９番地のデータ（４分音符コード
）が読まれる。ＣＰＵ１２の読み込み終了を待って（Ｎ
ｏＰｌ回）信りＲＲＡＭを出力させ、ＲＤＡＴＡラー２
チ２２のデータをＣＰＵ１２にとり込む。ＣＰＵ１２は
このデータを解読し、４分音符の時間経過を待つ、４分
音符分の時間がたつとＲＷＡＤラッチ２１に「ｌＯ」を
セットしＲＦラッチ１７にｒｌＪをセー、ト後、１回Ｎ
ｏｒして信号ＲＲＡＭを出力させる。これにより、ＲＡ
Ｍ３５の１０番地の音高６４キーオフコードがＣＰＵ１
２に読み込まれる。ＣＰＵ１２はこれを解読し、ＯＮ　
Ｆ　ｙ　７　チ１５　ヲｒ　ＯＪ　ニＬ　ｆＹ高Ｇ４の
発音を止める。Before starting playback, the ONF latch 15 is "0". C
When the PU 12 starts playing, the RWAD latch 21 is set to "8".
”, set rlJ in the RF latch 17, and rQJ in the WF clutch 6. As a result, the RDAT latch 24
(This is also a No.
Pl times is sufficient), the signal RRAM is output, and the data in the RDATA latch 24 is taken into the CPU 12. CPU12
deciphers that this data is a 5' pitch 04 key on code, sets the pitch data of pitch 04 in the fSET latch 23, and sets the ONF latch 15 to rlJ.
U12 sets “9” in RWAD latch 21 and RF
Set latch 17 to rt4. In the first cycle, which is not the read cycle of the 5OUT latch 32, the data (quarter note code) at address 9 of the RAM 35 is read into the RDATA latch 24. Wait for CPU12 to finish reading (N
oPl times) output RRAM and output RDATA error 2
The data of the chip 22 is taken into the CPU 12. The CPU 12 decodes this data and waits for the time of a quarter note to elapse. When the time for a quarter note has elapsed, it sets "lO" in the RWAD latch 21, sets rlJ in the RF latch 17, and then repeats N once.
or to output the signal RRAM. This allows R.A.
The pitch 64 key off code at number 10 of M35 is CPU1
2. CPU 12 decodes this and turns ON
F y 7 Chi 15 wor OJ ni L fY high Stop the pronunciation of G4.

以後同様にして記憶した演奏を再現する。Thereafter, the memorized performance will be reproduced in the same manner.

以上のように楽音の波形を読み出して放音している間に
もこの放音楽音には何の影響も与えずに、同一のＲＡＭ
３５の空エリアを他の用途に使うことができる。As described above, even when the waveform of a musical tone is read and emitted, the same RAM can be used without any effect on the emitted sound.
35 empty areas can be used for other purposes.

以−ｉＲＡＭ３５を使った例を述べたが、ＲＡＭ３５が
ＲＯＭに置き換わった例、あるいはＲＡＭ、ＲＯＭが併
用される例も考えられる。ＲＯＭが音波形データメモリ
として使用されている時には、波形データ以外の領域を
上記と同様発音中にも読めるメモリとして例えば上記ｆ
ＳＥＴラー２チ２３に記憶されるデータのテーブル等に
も使える。Although an example using the iRAM 35 has been described above, an example in which the RAM 35 is replaced with a ROM, or an example in which RAM and ROM are used together is also conceivable. When the ROM is used as a sound waveform data memory, the area other than the waveform data is stored as a memory that can be read even while sounding, for example, as described above.
It can also be used as a table of data stored in the SET register 23.

未実施例では、簡単のため波形にエンベロープを乗算す
る回路を省略した。エンベロープ乗算を実現するにはデ
ータバスＤＢからのデータを取り込むエンベロープラッ
チを設け、そのデータ取り込み用のクロックをオペレー
ションデコーダ１４に出力させ、エンベロープラッチの
出力とＳＯＵＴラッチ３２の出力を乗算器に入力しこの
乗算出力をＤ／Ａ変換器３１に入力すればよい。また本
実施例では筒中のためモノフォニック回路としたが、ポ
リフォニックにするには、時分割回路等を用いればよい
。In the unimplemented examples, a circuit for multiplying a waveform by an envelope is omitted for simplicity. To realize envelope multiplication, an envelope latch is provided to take in data from the data bus DB, a clock for taking in the data is output to the operation decoder 14, and the output of the envelope latch and the output of the SOUT latch 32 are input to the multiplier. This multiplication output may be input to the D/A converter 31. Further, in this embodiment, a monophonic circuit is used because it is inside a cylinder, but a time division circuit or the like may be used to make it polyphonic.

［発明の効果］ この発明は以−ヒ詳細に説明したように、メモリに書き
込まれた楽音波形データを読み出し、その楽音を作成数
ｆ７すると共に、ｌ−記メ千りからの楽音波形データの
読出し時間以外の空サイクルを検出して、この空サイク
ル時にに記メモリの空エリアに音高及び音長情報等の楽
；“丁情報を書き込むようにした電子楽器であるから、
あらたにメモリを増設したりする必要がない。[Effects of the Invention] As explained in detail below, the present invention reads the musical sound waveform data written in the memory, creates the musical sound f7, and creates the musical sound waveform data from 1000 records. Since this is an electronic musical instrument that detects an empty cycle other than the readout time and writes pitch and length information etc. to the empty area of the memory during this empty cycle,
There is no need to add additional memory.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の具体的な回路図、第２図はＲＡＭ３５
に書込む楽音波形データの一例を示す図、第３図は第２
図のデータの楽音波形を示す図、第４図はＲＡＭ３５に
波形データを書込むときのタイムチャートの図、第５図
はＲＡＭ３５から波形データを読み出すときのタイムチ
ャートの図、第６図は演奏例を示す楽譜の図、第７図は
ＲＡＭ３５内の空エリアに楽音情報を書込む動作を示す
タイムチャートの図、第８図は上記第６図の楽譜のＲＡ
Ｍ３５内における記憶状態を示す図である。 １１・・・・・・キーボード、１２・・・・・・ＣＰＵ
、１４・・・・・・オペレーションデコーダ、１８・・
・・・・ＲＴＡＤラッチ、１９・・・・・・５ＴＡＤラ
ツチ、２０・・・・・・ＥＮＤＡＤラッチ、２１・・・
・・・ＲＷＡＤラッチ、２２・・・・・・ＷＤＡＴＡラ
ー７チ、２３・・・・・・ｆＳＥＴラッチ、２４・・・
・・・ＲＤＡＴＡラッチ、２６・・・・・・ｆＣＮＴラ
ッチ、２７．２８・・・・・・インクリメント回路、３
１・・・・・・Ｄ／Ａ変換器、３３・・・・・・ＳＡＤ
ラッチ、３４・・・・・・一致回路、３５・・・・・・
ＲＡＭ、３６・・・・・・アンプ、３７・・・・・・ス
ピーカ。Fig. 1 is a specific circuit diagram of the present invention, Fig. 2 is a RAM 35
Figure 3 shows an example of musical waveform data written to the 2nd
Figure 4 is a time chart when writing waveform data to RAM 35; Figure 5 is a time chart when reading waveform data from RAM 35; Figure 6 is a performance diagram. A diagram of a musical score showing an example, FIG. 7 is a diagram of a time chart showing the operation of writing musical tone information into an empty area in the RAM 35, and FIG. 8 is a diagram of the RA of the musical score shown in FIG. 6 above.
It is a figure which shows the memory state in M35. 11...Keyboard, 12...CPU
, 14... operation decoder, 18...
...RTAD latch, 19...5TAD latch, 20...ENDAD latch, 21...
...RWAD latch, 22...WDATA latch, 23...fSET latch, 24...
...RDATA latch, 26... fCNT latch, 27.28... Increment circuit, 3
1...D/A converter, 33...SAD
Latch, 34... Match circuit, 35...
RAM, 36...Amplifier, 37...Speaker.

Claims (1)

【特許請求の範囲】 メモリに書込まれた楽音波形データを読出しその楽音を
作成放音する楽音作成手段と、 上記メモリからの楽音波形データの読出し時間以外の空
サイクルの検出手段と、 音高情報や音長情報等の楽音情報を入力する楽音情報入
力手段と、 上記検出手段が空サイクルを検出しているときにおいて
上記メモリの空きエリアに対し上記楽音情報入力手段か
らの楽音情報を書込む書込み手段と を有することを特徴とした電子楽器。[Scope of Claims] Musical sound creation means for reading musical sound waveform data written in a memory, creating and emitting musical tones, means for detecting empty cycles other than the time for reading musical sound waveform data from the memory, and pitch. musical tone information input means for inputting musical tone information such as information and note length information, and writing musical tone information from the musical tone information input means into an empty area of the memory when the detection means detects an empty cycle. An electronic musical instrument characterized by having a writing means.