JPS62104072A - Semiconductor integrated circuit - Google Patents
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- JPS62104072A JPS62104072A JP60242753A JP24275385A JPS62104072A JP S62104072 A JPS62104072 A JP S62104072A JP 60242753 A JP60242753 A JP 60242753A JP 24275385 A JP24275385 A JP 24275385A JP S62104072 A JPS62104072 A JP S62104072A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に回路素子に高抵抗
を有する半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit having high resistance in circuit elements.
最近のバイポーラ型記憶素子を有する半導体集積回路は
、高容量化や高速化を図るために、素子間を分離する分
離領域に溝型構造を採用していることが多い。また通常
では、高速型の記憶素子としてバイポーラトランジスタ
を用いたフリップ・フロップ回路が利用されているが、
その大容量化を満たすためには極めて高い値でかつ安定
した負荷抵抗が必要とされる。このため、半導体基板に
不純物を導入して構成した拡散抵抗でこの負荷抵抗を構
成することは困難であり、半導体基板上に所要の厚さ及
び面積に成長させた多結晶シリコンを利用した抵抗が使
用されている。Recent semiconductor integrated circuits having bipolar memory elements often employ a trench structure in isolation regions that separate elements in order to increase capacity and speed. Also, flip-flop circuits using bipolar transistors are usually used as high-speed storage elements, but
In order to meet the requirements for increasing capacity, an extremely high value and stable load resistance is required. For this reason, it is difficult to construct this load resistor with a diffused resistor constructed by introducing impurities into a semiconductor substrate, and a resistor using polycrystalline silicon grown to the required thickness and area on a semiconductor substrate is difficult. It is used.
上述した従来の半導体集積回路では、通常負荷抵抗とし
ての多結晶シリコン抵抗を素子の分離領域上に配設して
いるが、溝型分離領域を採用している半導体集積回路で
は分離領域の平面スペースが小さいため、多結晶シリコ
ン抵抗の厚さやパターニング精度等からみて、これを所
要の大きさのパターンに形成することが難しく、必要な
値の高抵抗を得ることは難しい。また、仮に必要な高抵
抗を形成することができたとしても、これに応じて多結
晶シリコンが占める面積も大きくなり半導体集積回路の
集積度を向上する上での障害になる。In the conventional semiconductor integrated circuit described above, a polycrystalline silicon resistor as a load resistor is usually arranged on the isolation region of the element, but in a semiconductor integrated circuit that uses a trench-type isolation region, the planar space of the isolation region is Since the resistance is small, it is difficult to form a pattern of the required size in terms of the thickness of the polycrystalline silicon resistor, patterning accuracy, etc., and it is difficult to obtain a high resistance value of the required value. Furthermore, even if it were possible to form the necessary high resistance, the area occupied by polycrystalline silicon would increase accordingly, which would be an obstacle to improving the degree of integration of semiconductor integrated circuits.
更に、分離領域上に形成した多結晶シリコン抵抗と、素
子領域に形成した素子とを電気的に接続するためのアル
ミニウム配線を配設する必要もあり、集積度を更に低下
させる原因となっている。Furthermore, it is necessary to provide aluminum wiring to electrically connect the polycrystalline silicon resistor formed on the isolation region and the element formed in the element region, which further reduces the degree of integration. .
本発明の半導体集積回路は、半導体集積回路の集積度を
低下することなく所望の多結晶シリコン高抵抗を構成す
ることを可能とするものであり、素子領域を区画する溝
型分離領域内に多結晶シリコンを埋設して高抵抗を形成
するとともに、この溝型分離領域の絶縁性壁面の一部に
形成した開口を通して前記素子領域と多結晶シリコンの
高抵抗とを直接接続する構成としている。The semiconductor integrated circuit of the present invention makes it possible to configure a desired polycrystalline silicon high resistance without reducing the degree of integration of the semiconductor integrated circuit, and includes a multi-layer structure in a groove-type isolation region that partitions an element region. A high resistance layer is formed by embedding crystalline silicon, and the element region and the high resistance layer of polycrystalline silicon are directly connected through an opening formed in a part of the insulating wall surface of the trench isolation region.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）、 （ｂ）は本発明の一実施例の平面図
と、そのＢＢ線断面図であり、この半導体集積回路は２
個のバイポーラトランジスタＱ、、Ｑｚを用いて第２図
に示すフリツプ・フロップ回路を構成し、これを記憶素
子として構成している。FIGS. 1(a) and 1(b) are a plan view and a cross-sectional view taken along the line BB of an embodiment of the present invention, and this semiconductor integrated circuit has two
A flip-flop circuit shown in FIG. 2 is constructed using bipolar transistors Q, , Qz, and this is constructed as a memory element.
即ち、Ｐ型シリコン基板１に埋込層２及びエピタキシャ
ル層３を形成した基体に溝型の分離領域４を形成して素
子領域５を画成し、この素子領域５内にバイポーラトラ
ンジスタＱＩ、Ｑ２及びショットキバリヤダイオード５
ＢＤＩ 、５ＢＤＺを夫々構成している。前記バイポー
ラトランジスタはコレクタＣ＋、Ｃｚと、ベースＢ＋
、Ｂｚ及び各２個のエミッタＥ＋ｍ＋ Ｅｌｂ、
Ｅ２１１１ Ｅｚｂを夫々設けている。That is, a groove-shaped isolation region 4 is formed in a base body in which a buried layer 2 and an epitaxial layer 3 are formed on a P-type silicon substrate 1 to define an element region 5, and bipolar transistors QI, Q2 are formed in this element region 5. and Schottky barrier diode 5
They constitute BDI and 5BDZ respectively. The bipolar transistor has a collector C+, Cz and a base B+.
, Bz and two emitters each E+m+ Elb,
E2111 and Ezb are provided respectively.
また、前記溝型の分離領域４は溝内面に設けたシリコン
酸化膜６内に多結晶シリコン７を充填し、かつこの多結
晶シリコン７の上部には低濃度にボロンを導入して所要
の高い抵抗値に設定した負荷抵抗８を構成している。そ
して、この負荷抵抗８に対応する前記シリコン酸化膜６
の側壁位置には前記素子領域５に夫々連通ずる開口９．
９を形成し、負荷抵抗８を直接前記バイポーラトランジ
スタＱ、、Ｑ、及びＳＢＤ、、ＳＢＤ、に接続させてい
る。Further, in the groove-type isolation region 4, a silicon oxide film 6 provided on the inner surface of the groove is filled with polycrystalline silicon 7, and boron is introduced at a low concentration into the upper part of the polycrystalline silicon 7 to obtain a desired high It constitutes a load resistor 8 whose resistance value is set. The silicon oxide film 6 corresponding to this load resistor 8
Openings 9. which communicate with the element regions 5 are provided at the side wall positions of the openings 9.
A load resistor 8 is directly connected to the bipolar transistors Q, , Q, and SBD, , SBD.
図中、１０．１１．１２は夫々バイポーラトランジスタ
Ｑ＋ 、Ｑｚのコレクタ、ベース、エミッタの容重＋ｉ
を示し、１３はエピタキシャル層３と整流性接触するＳ
ＢＤ、、５ＢＤｚの電極を示す。In the figure, 10.11.12 are the collector, base, and emitter capacities +i of bipolar transistors Q+ and Qz, respectively.
and 13 is S in rectifying contact with the epitaxial layer 3.
BD, 5BDz electrodes are shown.
次に、第３図（ａ）〜（ｆ）を用いて前記半導体集積回
路の製造方法の一例を説明する。Next, an example of a method for manufacturing the semiconductor integrated circuit will be explained using FIGS. 3(a) to 3(f).
先ず、同図（ａ）のように、結晶軸＜１００＞で、４イ
ンチの１０〜２０Ω口のＰ型シリコン基板１の素子領域
５に相当する箇所にＮ型埋込層２を形成し、更にこの上
に５ΩｃＩＩＩのＮ型エピタキシャル層３を１μｍの厚
さに成長させる。その上に厚さ０．５μｍのシリコン窒
化膜２０を成長させ、更にその上にフォトレジスト２１
を塗布形成する。First, as shown in FIG. 5A, an N-type buried layer 2 is formed at a location corresponding to the element region 5 of a 4-inch 10-20Ω P-type silicon substrate 1 with a crystal axis <100>. Furthermore, an N-type epitaxial layer 3 of 5ΩcIII is grown on this to a thickness of 1 μm. A silicon nitride film 20 with a thickness of 0.5 μm is grown on it, and a photoresist 21 is further grown on it.
Form by applying.
次いで、前記フォトレジスト２１をパターニングしてこ
れをマスクとし、前記シリコン基板１に対して選択エツ
チングを行って同図（ｂ）のように素子分離領域４に相
当する箇所に前記シリコン基板１に達する幅１μｍの溝
２２を形成する。Next, the photoresist 21 is patterned and using this as a mask, the silicon substrate 1 is selectively etched to reach the silicon substrate 1 at a location corresponding to the element isolation region 4 as shown in FIG. A groove 22 with a width of 1 μm is formed.
次に、前記シリコン窒化膜２０を除去した上で溝２２の
底面及び側面、更には素子領域表面を１０００℃、１０
分で熱酸化し、同図（Ｃ）のように各面にシリコン酸化
膜６を成長させる。Next, after removing the silicon nitride film 20, the bottom and side surfaces of the groove 22 and the surface of the element region are heated at 1000°C for 10 minutes.
The silicon oxide film 6 is grown on each surface as shown in FIG.
しかる上で、溝２２内に濡れ性が良好でかつ粘性の極め
て低いフォトレジスト２３を溝２２の略一杯にまで塗布
し、その後同図（ｄ）のように分離領域４と素子領域５
の境界一部のフォトレジスト２３を現像除去して窓２３
ａ、２３ａを開設する。Then, a photoresist 23 with good wettability and extremely low viscosity is coated in the groove 22 until the groove 22 is almost completely filled, and then the isolation region 4 and the element region 5 are coated as shown in FIG.
A part of the photoresist 23 at the border of the window 23 is developed and removed.
a, 23a will be opened.
次いで、同図（ｅ）のように前記フォトレジスト２３を
マスクにして前記シリコン酸化膜６を選択エツチングし
、窓２３ａ、２３ａに対応する箇所を深さ５０００人ま
でエツチングして開口９．９を形成する。そして、フォ
トレジスト２３を全て除去した後、前記溝２２内に真性
の多結晶シリコン７を充填する。これにより、充填され
た多結晶シリコン７は開口９．９を通して隣接する素子
領域５．５のエピタキシャル層３．３に夫々接続された
状態となる。Next, as shown in FIG. 5E, the silicon oxide film 6 is selectively etched using the photoresist 23 as a mask, and the portions corresponding to the windows 23a are etched to a depth of 5000 mm to form an opening 9.9. Form. After removing all of the photoresist 23, the groove 22 is filled with intrinsic polycrystalline silicon 7. Thereby, the filled polycrystalline silicon 7 becomes connected to the epitaxial layer 3.3 of the adjacent element region 5.5 through the opening 9.9.
その後、表面が略平坦とされた基板１上に、図示を省略
するレジストを形成した上でこれをマスクとし、同図（
ｆ）のように前記多結晶シリコン７の開口９．９で挟ま
れる領域、換言すれば負荷抵抗を形成する領域にポロン
をイオン注入し、層抵抗が３００ ＫΩ／口の負荷抵抗
８を形成する。なお、この負荷抵抗８以外の領域の多結
晶シリコン７には低濃度のリンをイオン注入しておいて
もよい。After that, a resist (not shown) was formed on the substrate 1 whose surface was made substantially flat, and this was used as a mask.
As shown in f), poron ions are implanted into the region between the openings 9.9 of the polycrystalline silicon 7, in other words, into the region where the load resistor is to be formed, to form the load resistor 8 with a layer resistance of 300 KΩ/hole. . Incidentally, ions of low concentration phosphorus may be implanted into the polycrystalline silicon 7 in the region other than the load resistor 8.
以下、常法によって多結晶シリコンや金属で各電極１０
，１１．１２及び１３を形成することにより第１図の半
導体集積回路を完成する。Hereinafter, each electrode 10 is made of polycrystalline silicon or metal using a conventional method.
, 11, 12 and 13, the semiconductor integrated circuit of FIG. 1 is completed.
この構成によれば、負荷抵抗８は分離領域４の溝２２内
に必要十分な深さく厚さ）で構成することができ、この
厚さを適宜に調節することにより所望の高い値の抵抗を
形成できる。このため、負荷抵抗８の抵抗値を安定した
状態で形成できるとともに、抵抗の構成に必要とする平
面面積を低減して集積度の向上を図ることができる。ま
た、負荷抵抗８は素子分離領域４と素子領域５を区画す
るシリコン酸化膜６に形成した開口９．９を通して夫々
トランジスタＱｌ、ＱｚやＳＢＤ、、５ＢＤ２に直接接
続しているので、これらを電気的に接続するためのアル
ミニウム等の配線は不要となり、この配線を省略した分
だけ集積度の向上を図ることもできる。この実施例では
ＳＢＤ、 （バイポーラトランジスタＱ、のコレクタ
Ｃ６）とバイポーラトランジスタＱ２のベースＢ２とを
接続し、かつバイポーラトランジスタＱ１のベースＢ１
とＳＢＤ、（バイポーラトランジスタＱ２のコレクタＣ
Ｚ）を夫々抵抗８．８で接続している。更に、この構成
では負荷抵抗８が溝２２内に埋設した状態で構成される
ので、半導体集積回路の表面の平坦化を図り、この上に
形成する多層配線の信頼性を高めることもできる。According to this configuration, the load resistor 8 can be configured to have a necessary and sufficient depth and thickness within the groove 22 of the separation region 4, and by adjusting this thickness appropriately, a desired high resistance value can be obtained. Can be formed. Therefore, the resistance value of the load resistor 8 can be formed in a stable state, and the plane area required for the configuration of the resistor can be reduced, thereby improving the degree of integration. In addition, the load resistor 8 is directly connected to the transistors Ql, Qz, SBD, 5BD2 through openings 9.9 formed in the silicon oxide film 6 that partition the element isolation region 4 and the element region 5, respectively, so that these can be electrically connected. Wiring made of aluminum or the like for physical connection becomes unnecessary, and the degree of integration can be improved by the amount that this wiring is omitted. In this embodiment, the SBD (collector C6 of bipolar transistor Q) is connected to the base B2 of bipolar transistor Q2, and the base B1 of bipolar transistor Q1 is
and SBD, (collector C of bipolar transistor Q2
Z) are connected through a resistor of 8.8. Furthermore, in this configuration, the load resistor 8 is buried in the groove 22, so that the surface of the semiconductor integrated circuit can be flattened and the reliability of the multilayer wiring formed thereon can be improved.
なお、前記実施例において負荷抵抗８を構成する以外の
多結晶シリコン７はＣＶＤシリコン酸化膜やその他の絶
縁膜を使用してもよい。Incidentally, in the above embodiment, a CVD silicon oxide film or other insulating film may be used for the polycrystalline silicon 7 other than the one constituting the load resistor 8.
また、本発明はバイポーラ型の半導体集積回路に限らず
、溝型の分離領域を有しかつ高抵抗を必要とするもので
あればＭＯＳ型の半導体集積回路にも同様に適用できる
。Furthermore, the present invention is not limited to bipolar type semiconductor integrated circuits, but can be similarly applied to MOS type semiconductor integrated circuits as long as they have a groove-type isolation region and require high resistance.
以上説明したように本発明は、素子領域を区画する溝型
分離領域内に多結晶シリコンを埋設して高抵抗を形成す
るとともに、この溝型分離領域の絶縁性壁面の一部に形
成した開口を通して前記素子領域と多結晶シリコンの高
抵抗とを直接接続しているので、素子分離領域の平面範
囲内で抵抗値の高いかつ安定な抵抗を構成でき、しかも
素子領域と抵抗とを直接接続して両者間の配線を省略で
きるので、半導体集積回路の信頼性の向上と集積度の向
上を図ることができる。As explained above, the present invention embeds polycrystalline silicon in a trench-type isolation region that partitions an element region to form a high resistance, and also forms an opening in a part of an insulating wall surface of this trench-type isolation region. Since the element region and the high resistance of polycrystalline silicon are directly connected through the element isolation region, a stable resistor with a high resistance value can be constructed within the plane range of the element isolation region. Since the wiring between the two can be omitted, the reliability and degree of integration of the semiconductor integrated circuit can be improved.
第１図は本発明の一実施例を示し、（ａ）は平面図、（
ｂ）はそのＢＢ線断面回、第２図はその回路図、第３図
（ａ）〜＜ｒ＞はその製造方法を工程順に示す断面図で
ある。
１・・・シリコン基板、２・・・埋込層、３・・・エピ
タキシャル層、４・・・素子分離領域、５・・・素子領
域、６・・・シリコン酸化膜、７・・・多結晶シリコン
、８・・・高抵抗、９・・・開口、１０，１１．１２・
・・トランジスタの電極、１３・・・ＳＢＤの電極、２
０・・・シリコン窒化膜、２１・・・フォトレジスト、
２２・・・溝、２３・・・フォトレジスト。
代理人 弁理士 鈴 木 章 夫
第１図（ａ）
第１図（ｂ）
７：吟耗晶ンソフ／
第３図FIG. 1 shows an embodiment of the present invention, in which (a) is a plan view and (a) is a plan view;
b) is its BB line cross-sectional view, FIG. 2 is its circuit diagram, and FIGS. 3(a) to <r> are cross-sectional views showing the manufacturing method in order of steps. DESCRIPTION OF SYMBOLS 1...Silicon substrate, 2...Buried layer, 3...Epitaxial layer, 4...Element isolation region, 5...Element region, 6...Silicon oxide film, 7...Multiple layers Crystal silicon, 8... High resistance, 9... Opening, 10, 11.12.
...Transistor electrode, 13...SBD electrode, 2
0... Silicon nitride film, 21... Photoresist,
22...Groove, 23...Photoresist. Agent Patent Attorney Akio Suzuki Figure 1 (a) Figure 1 (b) 7: Ginsaku Nsofu / Figure 3
Claims (1)
回路の一部に高抵抗を有する半導体集積回路において、
半導体基板に凹設した溝型分離領域内に多結晶シリコン
を埋設して高抵抗を形成するとともに、この溝型分離領
域に設けた絶縁性壁面に形成した一部開口を通して前記
素子領域と多結晶シリコンの高抵抗とを直接接続したこ
とを特徴とする半導体集積回路。 ２、素子分離領域により互いに分離される複数の素子領
域を前記多結晶シリコンの高抵抗で相互に接続してなる
特許請求の範囲第１項記載の半導体集積回路。[Claims] 1. In a semiconductor integrated circuit in which an element region is divided by a trench-type element isolation region and a part of the circuit has high resistance,
Polycrystalline silicon is buried in a groove-type isolation region recessed in the semiconductor substrate to form high resistance, and the element region and polycrystalline silicon are connected to each other through a partial opening formed in an insulating wall surface provided in this groove-type isolation region. A semiconductor integrated circuit characterized by a direct connection to a high-resistance silicon. 2. The semiconductor integrated circuit according to claim 1, wherein a plurality of element regions separated from each other by element isolation regions are interconnected by the high resistance of the polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242753A JPH0693501B2 (en) | 1985-10-31 | 1985-10-31 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242753A JPH0693501B2 (en) | 1985-10-31 | 1985-10-31 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104072A true JPS62104072A (en) | 1987-05-14 |
| JPH0693501B2 JPH0693501B2 (en) | 1994-11-16 |
Family
ID=17093753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242753A Expired - Lifetime JPH0693501B2 (en) | 1985-10-31 | 1985-10-31 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693501B2 (en) |
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1985
- 1985-10-31 JP JP60242753A patent/JPH0693501B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693501B2 (en) | 1994-11-16 |
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