JPH0693501B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH0693501B2 JPH0693501B2 JP60242753A JP24275385A JPH0693501B2 JP H0693501 B2 JPH0693501 B2 JP H0693501B2 JP 60242753 A JP60242753 A JP 60242753A JP 24275385 A JP24275385 A JP 24275385A JP H0693501 B2 JPH0693501 B2 JP H0693501B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に回路素子に高抵抗
を有する半導体集積回路に関する。Description: TECHNICAL FIELD The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit having circuit elements with high resistance.
最近のバイポーラ型記憶素子を有する半導体集積回路
は、高容量化や高速化を図るために、素子間を分離する
分離領域に溝型構造を採用していることが多い。また通
常では、高速型の記憶素子としてバイポーラトランジス
タを用いたフリップ・フロップ回路が利用されている
が、その大容量化を満たすためには極めて高い値でかつ
安定した負荷抵抗が必要とされる。このため、半導体基
板に不純物を導入して構成した拡散抵抗でこの負荷抵抗
を構成することは困難であり、半導体基板上に所要の厚
さ及び面積に成長させた多結晶シリコンを利用した抵抗
が使用されている。In recent semiconductor integrated circuits having a bipolar memory element, a trench structure is often adopted in an isolation region for isolating elements in order to increase capacity and speed. Further, normally, a flip-flop circuit using a bipolar transistor is used as a high-speed type storage element, but an extremely high value and stable load resistance is required to satisfy the large capacity. Therefore, it is difficult to configure this load resistor with a diffusion resistor formed by introducing impurities into the semiconductor substrate, and a resistor using polycrystalline silicon grown to a required thickness and area on the semiconductor substrate is not available. It is used.
上述した従来の半導体集積回路では、通常負荷抵抗とし
ての多結晶シリコン抵抗を素子の分離領域上に配設して
いるが、溝型分離領域を採用している半導体集積回路で
は分離領域の平面スペースが小さいため、多結晶シリコ
ン抵抗の厚さやパターニング精度等からみて、これを所
要の大きさのパターンに形成することが難しく、必要な
値の高抵抗を得ることは難しい。また、仮に必要な高抵
抗を形成することができたとしても、これに応じて多結
晶シリコンが占める面積も大きくなり半導体集積回路の
集積度を向上する上での障害になる。更に、分離領域上
に形成した多結晶シリコン抵抗と、素子領域に形成した
素子とを電気的に接続するためのアルミニウム配線を配
設する必要もあり、集積度を更に低下させる原因となっ
ている。In the above-mentioned conventional semiconductor integrated circuit, the polycrystalline silicon resistor as the load resistance is usually arranged on the isolation region of the element, but in the semiconductor integrated circuit adopting the groove type isolation region, the plane space of the isolation region is Since it is small, it is difficult to form a polycrystalline silicon resistor into a pattern having a required size in view of the thickness and patterning accuracy of the polycrystalline silicon resistor, and it is difficult to obtain a high resistance of a required value. Even if the required high resistance could be formed, the area occupied by the polycrystalline silicon would be correspondingly large, which would be an obstacle in improving the degree of integration of the semiconductor integrated circuit. Further, it is necessary to dispose an aluminum wiring for electrically connecting the polycrystalline silicon resistor formed on the isolation region and the element formed on the element region, which is a cause of further lowering the degree of integration. .
本発明の半導体集積回路は、半導体集積回路の集積度を
低下することなく所望の多結晶シリコン高抵抗を構成す
ることを可能とするものであり、素子領域を区画する溝
型分離領域内に多結晶シリコンを埋設して高抵抗を形成
するとともに、この溝型分離領域の絶縁性壁面の一部に
形成した開口を通して前記素子領域と多結晶シリコンの
高抵抗とを直接接続する構成としている。The semiconductor integrated circuit of the present invention makes it possible to form a desired polycrystalline silicon high resistance without deteriorating the degree of integration of the semiconductor integrated circuit. High resistance is formed by embedding crystalline silicon, and the element region and the high resistance of polycrystalline silicon are directly connected through an opening formed in a part of the insulating wall surface of the groove type isolation region.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（ａ），（ｂ）は本発明の一実施例の平面図と、
そのBB線断面図であり、この半導体集積回路は２個のバ
イポーラトランジスタQ1，Q2を用いて第２図に示すフリ
ップ・フロップ回路を構成し、これを記憶素子として構
成している。1 (a) and 1 (b) are plan views of an embodiment of the present invention,
2 is a cross-sectional view taken along the line BB, and this semiconductor integrated circuit uses two bipolar transistors Q 1 and Q 2 to configure the flip-flop circuit shown in FIG. 2 and configures this as a memory element.
即ち、Ｐ型シリコン基板１に埋込層２及びエピタキシャ
ル層３を形成した基体に溝型の分離領域４を形成して素
子領域５を画成し、この素子領域５内にバイポーラトラ
ンジスタQ1，Q2及び及びショットキバリヤダイオードSB
D1，SBD2を夫々構成している。前記バイポーラトランジ
スタはコレクタC1，C2と、ベースB1，B2及び各２個のエ
ミッタE1a，E1b，E2a，E2bを夫々設けている。That is, an element region 5 is defined by forming a groove-type isolation region 4 on a substrate in which a buried layer 2 and an epitaxial layer 3 are formed on a P-type silicon substrate 1, and a bipolar transistor Q 1 , Q 2 and and Schottky barrier diode SB
D 1 and SBD 2 are configured respectively. The bipolar transistor is provided with collectors C 1 and C 2 , bases B 1 and B 2 and two emitters E 1a , E 1b , E 2a and E 2b , respectively.
また、前記溝型の分離領域４は溝内面に設けたシリコン
酸化膜６内面に多結晶シリコン７を充填し、かつこの多
結晶シリコン７の上部には低濃度にボロンを導入して所
要の高い抵抗値に設定した負荷抵抗８を構成している。
そして、この負荷抵抗８に対応する前記シリコン酸化膜
６の側壁位置には前記素子領域５に夫々連通する開口9,
9を形成し、負荷抵抗８を直接前記バイポーラトランジ
スタQ1，Q2及びSBD1，SBD2に接続させている。Further, the trench type isolation region 4 is filled with polycrystalline silicon 7 on the inner surface of the silicon oxide film 6 provided on the inner surface of the trench, and boron is introduced into the upper portion of the polycrystalline silicon 7 at a low concentration to obtain a high required amount. A load resistor 8 having a resistance value is configured.
Then, at the side wall positions of the silicon oxide film 6 corresponding to the load resistances 8, openings 9 respectively communicating with the element regions 5 are formed.
9 is formed, and the load resistor 8 is directly connected to the bipolar transistors Q 1 and Q 2 and SBD 1 and SBD 2 .
図中、10,11,12は夫々バイポーラトランジスタQ1，Q2の
コレクタ，ベース，エミッタの各電極を示し、13はエピ
タキシャル層３と整流性接触するSBD1，SBD2の電極を示
す。In the figure, reference numerals 10, 11, 12 denote collector, base, and emitter electrodes of the bipolar transistors Q 1 , Q 2 , respectively, and 13 denotes electrodes of SBD 1 , SBD 2 in rectifying contact with the epitaxial layer 3.
次に、第３図（ａ）〜（ｆ）を用いて前記半導体集積回
路の製造方法の一例を説明する。Next, an example of a method of manufacturing the semiconductor integrated circuit will be described with reference to FIGS.
先ず、同図（ａ）のように、結晶軸＜100＞で、４イン
チの10〜20ΩcmのＰ型シリコン基板１の素子領域５に相
当する箇所にＮ型埋込層２を形成し、更にこの上に５Ω
cmのＮ型エピタキシャル層３を１μｍの厚さに成長させ
る。その上に厚さ0.5μｍのシリコン窒化膜20を成長さ
せ、更にその上にフォトレジスト21を塗布形成する。First, as shown in FIG. 3A, an N-type buried layer 2 is formed at a position corresponding to the element region 5 of a 4-inch 10 to 20 Ωcm P-type silicon substrate 1 with a crystal axis <100>. 5Ω on this
A cm type N-type epitaxial layer 3 is grown to a thickness of 1 μm. A silicon nitride film 20 having a thickness of 0.5 μm is grown on it, and a photoresist 21 is further applied and formed thereon.
次いで、前記フォトレジスト21をパターンニングしてこ
れをマスクとし、前記シリコン基板１に対して選択エッ
チングを行って同図（ｂ）のように素子分離領域４に相
当する箇所に前記シリコン基板１に達する幅１μｍの溝
22を形成する。Next, the photoresist 21 is patterned and used as a mask, and the silicon substrate 1 is selectively etched to form the silicon substrate 1 at a position corresponding to the element isolation region 4 as shown in FIG. Groove with a width of 1 μm
Form 22.
次に、前記シリコン窒化膜20を除去した上で溝22の底面
及び側面、更には素子領域表面を1000℃、10分で熱酸化
し、同図（ｃ）のように各面にシリコン酸化膜６を成長
させる。Next, after removing the silicon nitride film 20, the bottom surface and side surfaces of the groove 22, and further the device region surface are thermally oxidized at 1000 ° C. for 10 minutes, and a silicon oxide film is formed on each surface as shown in FIG. Grow 6
しかる上で、溝22内に濡れ性が良好でかつ粘性の極めて
低いフォトレジスト23を溝22の略一杯にまで塗布し、そ
の後同図（ｄ）のように分離領域４と素子領域５の境界
一部のフォトレジスト23を現像除去して窓23a,23aを開
設する。Then, a photoresist 23 having a good wettability and an extremely low viscosity is applied to the groove 22 up to almost the full width of the groove 22, and then the boundary between the isolation region 4 and the element region 5 as shown in FIG. A part of the photoresist 23 is developed and removed to open the windows 23a and 23a.
次いで、同図（ｅ）のように前記フォトレジスト23をマ
スクにして前記シリコン酸化膜６を選択エッチングし、
窓23a,23aに対応する箇所を深さ5000Åまでエッチング
して開口9,9を形成する。そして、フォトレジスト23を
全て除去した後、前記溝22内に真性の多結晶シリコン７
を充填する。これにより、充填された多結晶シリコン７
は開口9,9を通して隣接する素子領域5,5のエピタキシャ
ル層3,3に夫々接続された状態となる。Then, the silicon oxide film 6 is selectively etched using the photoresist 23 as a mask as shown in FIG.
The openings 9 and 9 are formed by etching the portions corresponding to the windows 23a and 23a to a depth of 5000Å. Then, after removing all the photoresist 23, the intrinsic polycrystalline silicon 7 is formed in the groove 22.
To fill. As a result, the filled polycrystalline silicon 7
Are connected to the epitaxial layers 3, 3 of the adjacent element regions 5, 5 through the openings 9, 9, respectively.
その後、表面が略平坦とされた基板１上に、図示を省略
するレジストを形成した上でこれをマスクとし、同図
（ｆ）のように前記多結晶シリコン７の開口9,9で挟ま
れる領域、換言すれば負荷抵抗を形成する領域にボロン
をイオン注入し、層抵抗が300KΩ／□の負荷抵抗８を形
成する。なお、この負荷抵抗８以外の領域の多結晶シリ
コン７には低濃度のリンをイオン注入しておいてもよ
い。Thereafter, a resist (not shown) is formed on the substrate 1 having a substantially flat surface, and the resist is used as a mask to be sandwiched between the openings 9 and 9 of the polycrystalline silicon 7 as shown in FIG. Boron is ion-implanted into the region, in other words, the region where the load resistance is formed, to form the load resistance 8 having a layer resistance of 300 KΩ / □. It should be noted that low-concentration phosphorus may be ion-implanted into the polycrystalline silicon 7 in regions other than the load resistance 8.
以下、常法によって多結晶シリコンや金属で各電極10,1
1,12及び13を形成することにより第１図の半導体集積回
路を完成する。In the following, each electrode 10,1 is made of polycrystalline silicon or metal by the conventional method.
By forming 1, 12 and 13, the semiconductor integrated circuit of FIG. 1 is completed.
この構成によれば、負荷抵抗８は分離領域４の溝22内に
必要十分な深さ（厚さ）で構成することができ、この厚
さを適宜に調節することにより所望の高い値の抵抗を形
成できる。このため、負荷抵抗８の抵抗値を安定した状
態で形成できるとともに、抵抗の構成に必要とする平面
面積を低減して集積度の向上を図ることができる。ま
た、負荷抵抗８は素子分離領域４と素子領域５を区画す
るシリコン酸化膜６に形成した開口9,9を通して夫々ト
ランジスタQ1，Q2やSBD1，SBD2に直接接続しているの
で、これらを電気的に接続するためのアルミニウム等の
配線は不要となり、この配線を省略した分だけ集積度の
向上を図ることもできる。この実施例ではSBD1（バイポ
ーラトランジスタQ1のコレクタC1）とバイポーラトラン
ジスタQ2のベースB2とを接続し、かつバイポーラトラン
ジスタQ1のベースB1とSBD2（バイポーラトランジスタQ2
のコレクタC2）を夫々抵抗8,8で接続している。更に、
この構成では負荷抵抗８が溝22内に埋設した状態で構成
されるので、半導体集積回路の表面の平坦化を図り、こ
の上に形成する多層配線の信頼性を高めることもでき
る。According to this structure, the load resistor 8 can be formed in the groove 22 of the isolation region 4 with a necessary and sufficient depth (thickness), and by adjusting this thickness appropriately, the resistance of a desired high value can be obtained. Can be formed. Therefore, the resistance value of the load resistor 8 can be formed in a stable state, and the planar area required for the resistor configuration can be reduced to improve the degree of integration. Since the load resistor 8 is directly connected to the transistors Q 1 and Q 2 and SBD 1 and SBD 2 through the openings 9 and 9 formed in the silicon oxide film 6 that divides the element isolation region 4 and the element region 5, respectively. Wiring such as aluminum for electrically connecting these is unnecessary, and the degree of integration can be improved by omitting the wiring. In this embodiment connects the base B 2 of SBD 1 (collector C 1 of the bipolar transistor Q 1) and the bipolar transistor Q 2, and the bipolar transistor Q base B 1 of 1 and SBD 2 (bipolar transistor Q 2
The collectors C 2 ) of are connected by resistors 8 and 8, respectively. Furthermore,
In this configuration, since the load resistor 8 is embedded in the groove 22, the surface of the semiconductor integrated circuit can be flattened and the reliability of the multilayer wiring formed thereon can be improved.
なお、前記実施例において負荷抵抗８を構成する以外の
多結晶シリコン７はCVDシリコン酸化膜やその他の絶縁
膜を使用してもよい。The polycrystalline silicon 7 other than the load resistor 8 in the above embodiment may be a CVD silicon oxide film or other insulating film.
また、本発明はバイポーラ型の半導体集積回路に限ら
ず、溝型の分離領域を有しかつ高抵抗を必要とするもの
であればMOS型の半導体集積回路にも同様に適用でき
る。The present invention is not limited to the bipolar type semiconductor integrated circuit, but can be similarly applied to a MOS type semiconductor integrated circuit as long as it has a groove type isolation region and requires high resistance.
以上説明したように本発明は、素子領域を区画する溝型
分離領域内に多結晶シリコンを埋設して高抵抗を形成す
るとともに、この溝型分離領域の絶縁性壁面の一部に形
成した開口を通して前記素子領域と多結晶シリコンの高
抵抗とを直接接続しているので、素子分離領域の平面範
囲内で抵抗値の高いかつ安定な抵抗を構成でき、しかも
素子領域と抵抗とを直接接続して両者間の配線を省略で
きるので、半導体集積回路の信頼性の向上と集積度の向
上を図ることができる。As described above, according to the present invention, polycrystalline silicon is embedded in a groove type isolation region that defines an element region to form high resistance, and an opening formed in a part of an insulating wall surface of the groove type isolation region. Since the element region and the high resistance of polycrystalline silicon are directly connected through, it is possible to form a stable resistor having a high resistance value within the plane range of the element isolation region, and to directly connect the element region and the resistor. Since the wiring between them can be omitted, the reliability and the degree of integration of the semiconductor integrated circuit can be improved.
又、溝内に埋設する多結晶シリコンを壁面に設けた開口
に対応する深さで平坦に形成することで、その深さを調
整すれば抵抗値を任意の値に調整できる。Further, the polycrystalline silicon embedded in the groove is formed flat to a depth corresponding to the opening formed on the wall surface, and the resistance value can be adjusted to an arbitrary value by adjusting the depth.
第１図は本発明の一実施例を示し、（ａ）は平面図、
（ｂ）はそのBB線断面図、第２図はその回路図、第３図
（ａ）〜（ｆ）はその製造方法を工程順に示す断面図で
ある。 １…シリコン基板、２…埋込層、３…エピタキシャル
層、４…素子分離領域、５…素子領域、６…シリコン酸
化膜、７…多結晶シリコン、８…高抵抗、９…開口、1
0,11,12…トランジスタの電極、13…SBDの電極、20…シ
リコン窒化膜、21…フォトレジスト、22…溝、23…フォ
トレジスト。FIG. 1 shows an embodiment of the present invention, (a) is a plan view,
2B is a sectional view taken along the line BB, FIG. 2 is a circuit diagram thereof, and FIGS. 3A to 3F are sectional views showing the manufacturing method in the order of steps. 1 ... Silicon substrate, 2 ... Buried layer, 3 ... Epitaxial layer, 4 ... Device isolation region, 5 ... Device region, 6 ... Silicon oxide film, 7 ... Polycrystalline silicon, 8 ... High resistance, 9 ... Opening, 1
0, 11, 12, ... Transistor electrode, 13 ... SBD electrode, 20 ... Silicon nitride film, 21 ... Photoresist, 22 ... Groove, 23 ... Photoresist.
Claims (1)
とともに、回路の一部に高抵抗を有する半導体集積回路
において、半導体基板に凹設した溝型分離領域内に多結
晶シリコンを埋設するとともに、この溝型分離領域に設
けた絶縁性壁面に所要の深さに開口を形成し、前記多結
晶シリコンにはこの開口に相当する深さの高抵抗を平坦
に形成し、かつこの高抵抗を前記開口を通して前記素子
領域に直接接続したことを特徴とする半導体集積回路。1. In a semiconductor integrated circuit having a high resistance in a part of a circuit, the element region is divided by a groove type element isolation region, and polycrystalline silicon is embedded in the groove type isolation region recessed in a semiconductor substrate. At the same time, an opening is formed to a required depth on the insulating wall surface provided in the groove type isolation region, and a high resistance having a depth corresponding to the opening is formed flat in the polycrystalline silicon, and A semiconductor integrated circuit, wherein a resistor is directly connected to the element region through the opening.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242753A JPH0693501B2 (en) | 1985-10-31 | 1985-10-31 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242753A JPH0693501B2 (en) | 1985-10-31 | 1985-10-31 | Semiconductor integrated circuit |
Publications (2)
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| JPS62104072A JPS62104072A (en) | 1987-05-14 |
| JPH0693501B2 true JPH0693501B2 (en) | 1994-11-16 |
Family
ID=17093753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242753A Expired - Lifetime JPH0693501B2 (en) | 1985-10-31 | 1985-10-31 | Semiconductor integrated circuit |
Country Status (1)
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|---|---|
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Families Citing this family (4)
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Family Cites Families (2)
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-
1985
- 1985-10-31 JP JP60242753A patent/JPH0693501B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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