JPS62104059A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62104059A JPS62104059A JP60243552A JP24355285A JPS62104059A JP S62104059 A JPS62104059 A JP S62104059A JP 60243552 A JP60243552 A JP 60243552A JP 24355285 A JP24355285 A JP 24355285A JP S62104059 A JPS62104059 A JP S62104059A
- Authority
- JP
- Japan
- Prior art keywords
- alloy
- bath
- layer
- semiconductor device
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特にアウターリードの半田
接合強度の経時劣化を抑止したものである。
接合強度の経時劣化を抑止したものである。
従来の技術
トランジスター、ＩＣ，レーザーダイオード、ＬＥＤ、
Ａ／Ｄ ：Ｉンバーター等の半導体装置は金属基体上に
、半導体素子、例えば３ｉチツプを塔載してからレジン
によりモールド封止Ｌ；Ａｆｆｌ、モールド外部の７ウ
ターリード（以下リードと略記９部に予備半田付け［、
て造られている。
Ａ／Ｄ ：Ｉンバーター等の半導体装置は金属基体上に
、半導体素子、例えば３ｉチツプを塔載してからレジン
によりモールド封止Ｌ；Ａｆｆｌ、モールド外部の７ウ
ターリード（以下リードと略記９部に予備半田付け［、
て造られている。
近年、電子機器の小型化、高機能に伴って部品の小型化
、高密度化の要求が強く、面実装部品が従来のプリント
回路基板上の孔に挿入して半田付けする所謂インサージ
ョン型より実装密度が２倍以上も向上するところから普
及するようになった。従って半導体装置においてもＤＩ
Ｐタイプから５ＤＩＯ，フラットパッケージ（ＦＰ）、
更にはプラスチックチップキャリヤー（ＰＬＣＣ）など
のパッケージが用いられるようになった。
、高密度化の要求が強く、面実装部品が従来のプリント
回路基板上の孔に挿入して半田付けする所謂インサージ
ョン型より実装密度が２倍以上も向上するところから普
及するようになった。従って半導体装置においてもＤＩ
Ｐタイプから５ＤＩＯ，フラットパッケージ（ＦＰ）、
更にはプラスチックチップキャリヤー（ＰＬＣＣ）など
のパッケージが用いられるようになった。
ＰＬＣＣＩａ第１図に示すように、タブ部（１）、イン
ナーリード部（２）及びリード部（３１′ｆ有する金属
基体のタブ部（１）に、接合剤（５） ？介して半導体
素子（６）ヲダイボンドし、素子（６）上の電極パッド
（７）とインナーリード部（３）全金属細線（８）によ
りワイヤーボンドしてレジン（９）によりモールド封止
したもので、レジン（９）より突出するリード部（３）
先端部を円弧状に折曲げてプリント基板との接合部（４
）を形成１１、第２図に示すように接合部（４）をプリ
ント回路基板のＣｕバット部（１０〕に半田（１１〕に
より接合して面実装している。
ナーリード部（２）及びリード部（３１′ｆ有する金属
基体のタブ部（１）に、接合剤（５） ？介して半導体
素子（６）ヲダイボンドし、素子（６）上の電極パッド
（７）とインナーリード部（３）全金属細線（８）によ
りワイヤーボンドしてレジン（９）によりモールド封止
したもので、レジン（９）より突出するリード部（３）
先端部を円弧状に折曲げてプリント基板との接合部（４
）を形成１１、第２図に示すように接合部（４）をプリ
ント回路基板のＣｕバット部（１０〕に半田（１１〕に
より接合して面実装している。
ＤＩＰタイプのインサージョン型においても半田接合部
の強度は信頼性の面から重要視されているが、面実装に
おいては半田接合部の強度が直接部品回路の信頼性を左
右する。一般に半導体装置とプリント回路基板とは熱膨
張を異にし、また温度変化を異にするため、複雑な熱歪
みが作用し、これが半田接合部にストレスとして作用す
る。小型部品には放熱性の優れたＣｕ合金製リードを多
用し、機械的強度を上げる友め、Ｆｅｓ Ｎｉ、 ｐ等
の強化成分を添加した合金、例えばＣｕ−２，３ｗｔ％
Ｆｅ−０，１２ｗｔ％Ｚｒ−Ｐ合金（以下ｗｔ％’ｅ％
と略記）、Ｃｕ−９，５％Ｎ ｉ−２，３％Ｓｎ合金、
Ｃｕ−２，０％Ｆｅ−０−５％Ｓｎ、 （：ｕ−４，５
％Ｎｉ−０，７％Ｓｉ合金、Ｃｕ−６％５ｎ−Ｐ合金等
が用いられている。
の強度は信頼性の面から重要視されているが、面実装に
おいては半田接合部の強度が直接部品回路の信頼性を左
右する。一般に半導体装置とプリント回路基板とは熱膨
張を異にし、また温度変化を異にするため、複雑な熱歪
みが作用し、これが半田接合部にストレスとして作用す
る。小型部品には放熱性の優れたＣｕ合金製リードを多
用し、機械的強度を上げる友め、Ｆｅｓ Ｎｉ、 ｐ等
の強化成分を添加した合金、例えばＣｕ−２，３ｗｔ％
Ｆｅ−０，１２ｗｔ％Ｚｒ−Ｐ合金（以下ｗｔ％’ｅ％
と略記）、Ｃｕ−９，５％Ｎ ｉ−２，３％Ｓｎ合金、
Ｃｕ−２，０％Ｆｅ−０−５％Ｓｎ、 （：ｕ−４，５
％Ｎｉ−０，７％Ｓｉ合金、Ｃｕ−６％５ｎ−Ｐ合金等
が用いられている。
発明が解決し、ようとする問題点
上記Ｃｕ合金の添加元素は何れもＣｕと半田中のＳｎと
の拡散反応に関与し、拡散反応部を著しく脆化する。即
ちＣｕと半田の接合強度は長期にわたり１〜０．５ＫＩ
Ｉ／−程度を示すのに対【、上記Ｃｕ合金では経時劣化
し、はなはだＬい場合にはＯ，３Ｋ９／−又はこれ以下
に低下する。
の拡散反応に関与し、拡散反応部を著しく脆化する。即
ちＣｕと半田の接合強度は長期にわたり１〜０．５ＫＩ
Ｉ／−程度を示すのに対【、上記Ｃｕ合金では経時劣化
し、はなはだＬい場合にはＯ，３Ｋ９／−又はこれ以下
に低下する。
このためリード部の半田被覆について、第１に半田接合
強度の経時的劣化を可及的に抑止することが求められて
おり、第２にリードは半田被覆径強度の曲げ加工を受け
るため、この曲げ加工に耐える軟質であることが求めら
れている。
強度の経時的劣化を可及的に抑止することが求められて
おり、第２にリードは半田被覆径強度の曲げ加工を受け
るため、この曲げ加工に耐える軟質であることが求めら
れている。
問題を解決するための手段
本発明はこれに鑑み種々検討の結果、上記問題点を解消
した半導体装置を開発したものである。
した半導体装置を開発したものである。
がＣｕ系部材からなるリード部に、Ｚｎ又はＺｎ合金層
を形成し、その上にＳｎ又Ｈ８ｎ合金を被覆１．たこと
を特徴とするものである。
を形成し、その上にＳｎ又Ｈ８ｎ合金を被覆１．たこと
を特徴とするものである。
また本発明装置の他の一つは、金属基体上に半導体素子
を塔載１．て封止［−１た装置において、少なくとも表
層がＣｕ系部材からなるリード部に、Ｎｉ、Ｃｏ又はこ
れ等の合金層を介り、てｚｎ又はＺｎ合金層を形成し、
その上ＩＣＳｎ又にＳｎ合金を被覆したことを特徴とす
るものである。
を塔載１．て封止［−１た装置において、少なくとも表
層がＣｕ系部材からなるリード部に、Ｎｉ、Ｃｏ又はこ
れ等の合金層を介り、てｚｎ又はＺｎ合金層を形成し、
その上ＩＣＳｎ又にＳｎ合金を被覆したことを特徴とす
るものである。
表層がＣｕ系部材からなるリード部に被覆するＺｎ又は
Ｚｎ合金としては、Ｚｎｆ始めＺｎ−Ｃｕ％Ｚｎ−３ｎ
、 Ｚｎ−Ｆｅ、 Ｚｎ−Ｎｉ％Ｚｎ−Ｃｏ、Ｚ ｎ−
Ｐ ｂ−８ｎ、 Ｚ ｎ −Ａ ｇ等の合金を用い、シ
アン浴、塩化物浴、硫酸浴、ピロリン酸浴、有機アミン
浴、ホウフッ化浴、有機酸塩浴などを用いる電気メッキ
法によりメッキする。まｆｃＺｎ又Ｈ２ｎ合金層上に被
覆するＳｎ又ＵＳｎ合金例えば５ｎ−Ｐｂ合金は常法に
より硫酸浴、ホウソ フツ化浴、了ルカサールスルホン酸浴などを用いて電気
メッキすればよい。
Ｚｎ合金としては、Ｚｎｆ始めＺｎ−Ｃｕ％Ｚｎ−３ｎ
、 Ｚｎ−Ｆｅ、 Ｚｎ−Ｎｉ％Ｚｎ−Ｃｏ、Ｚ ｎ−
Ｐ ｂ−８ｎ、 Ｚ ｎ −Ａ ｇ等の合金を用い、シ
アン浴、塩化物浴、硫酸浴、ピロリン酸浴、有機アミン
浴、ホウフッ化浴、有機酸塩浴などを用いる電気メッキ
法によりメッキする。まｆｃＺｎ又Ｈ２ｎ合金層上に被
覆するＳｎ又ＵＳｎ合金例えば５ｎ−Ｐｂ合金は常法に
より硫酸浴、ホウソ フツ化浴、了ルカサールスルホン酸浴などを用いて電気
メッキすればよい。
−１とま−た表層がＣｕ系部材からなるリード部とこれ
に被覆するＺｎ又はＺｎ合金層との間に介在させるＮｉ
、ＣＯ又はこれ等の合金としては、Ｎｉ、ＣＯを始め、
Ｎｉ−Ｃｏ、 Ｎｉ−Ｆｅ、 Ｎ１−Ｐ、 Ｎ１−Ｃｏ
−Ｐ％Ｎｉ−Ｐｄ、Ｃｏ−Ｐｄ、Ｃｏ−Ｂ等の合金を用
い、硫酸浴、スルファミン酸浴、塩化物浴、ホウフッ化
浴など音用いる電気メツキ法によりメッキする。以上の
電気メッキの外、化学メッキ、ホットデツプ、蒸着、ス
パッターなども実施される。
に被覆するＺｎ又はＺｎ合金層との間に介在させるＮｉ
、ＣＯ又はこれ等の合金としては、Ｎｉ、ＣＯを始め、
Ｎｉ−Ｃｏ、 Ｎｉ−Ｆｅ、 Ｎ１−Ｐ、 Ｎ１−Ｃｏ
−Ｐ％Ｎｉ−Ｐｄ、Ｃｏ−Ｐｄ、Ｃｏ−Ｂ等の合金を用
い、硫酸浴、スルファミン酸浴、塩化物浴、ホウフッ化
浴など音用いる電気メツキ法によりメッキする。以上の
電気メッキの外、化学メッキ、ホットデツプ、蒸着、ス
パッターなども実施される。
作用
リードの半田接合強度の劣化現象に必ずしも十分に解明
されていないが、前記の如＜ＣｕとＳｎとの拡散反応に
よる生成物（：：ｕ−８ｎ金属間化合物の一部がミクロ
クラックやボイドを発生するもので、Ｃｕ合金の成分元
素であるＮｉ、Ｆｅ、Ｐなどが主要因となっており、合
金成分の相互拡散速度に関係する現象であると推定され
ティる。ｚｎｈこの脆化組織の発達を有効に抑止し１、
少量のｚｎでも中間層として介在させることにより有効
に作用するもので、その厚さにＺｎの外前記Ｚｎ合金と
して０．１μ以上で十分であり、実用上は０．２〜２μ
とすることが望まり。
されていないが、前記の如＜ＣｕとＳｎとの拡散反応に
よる生成物（：：ｕ−８ｎ金属間化合物の一部がミクロ
クラックやボイドを発生するもので、Ｃｕ合金の成分元
素であるＮｉ、Ｆｅ、Ｐなどが主要因となっており、合
金成分の相互拡散速度に関係する現象であると推定され
ティる。ｚｎｈこの脆化組織の発達を有効に抑止し１、
少量のｚｎでも中間層として介在させることにより有効
に作用するもので、その厚さにＺｎの外前記Ｚｎ合金と
して０．１μ以上で十分であり、実用上は０．２〜２μ
とすることが望まり。
く、厚さが２μを越えてもより大きな効果が期待できな
いばかりか、曲げ加工時に割れを発生するようになる。
いばかりか、曲げ加工時に割れを発生するようになる。
ま７’ＣＺ ｎ合金としては軟質であることが望ましく
、例えばＺｎ−Ｃｕ合金で：・−３２ｎ５〜４０％、Ｚ
ｎ−Ｓｎ合金でＺｎ１Ｏ〜９０％のものを用いるとよい
。
、例えばＺｎ−Ｃｕ合金で：・−３２ｎ５〜４０％、Ｚ
ｎ−Ｓｎ合金でＺｎ１Ｏ〜９０％のものを用いるとよい
。
Ｎｉ、ＣＯ又はこれ等の合金層は、より過酷な拡散反応
を受ける使用条件において、表層がＣｕ系部材からなる
アウターリード部とその上に被覆するｚｎ又はｚｎ合金
層の拡散バリヤーとし。
を受ける使用条件において、表層がＣｕ系部材からなる
アウターリード部とその上に被覆するｚｎ又はｚｎ合金
層の拡散バリヤーとし。
て介在させるもので、その厚さＨＯ，０２〜０．２μと
することが望ましく、０．０２μ未満でに効果が不十分
であり％０．２μを越えると曲げ加工時に割れを起すよ
うになる。またｚｎ又はＺｎ合金層上にＳｎ又はＳｎ合
金を被覆するのは従来同様プリント回路基板等のＣｕバ
ッド部との半田付けを容易にするためである。
することが望ましく、０．０２μ未満でに効果が不十分
であり％０．２μを越えると曲げ加工時に割れを起すよ
うになる。またｚｎ又はＺｎ合金層上にＳｎ又はＳｎ合
金を被覆するのは従来同様プリント回路基板等のＣｕバ
ッド部との半田付けを容易にするためである。
実施例
（：ｕ−４，５％Ｎｉ−０，７％Ｓｉ合金カらナル厚さ
０．２ｍのリードフレームを用いたＰＬＣＣについて、
ノボラック型エポキシをトランスファモールド１．７て
第１図に示すＰＬＣＣ半導体装置を作１１ｉ５ＥＬ、、
これについてダイパーカットしてから液体ホーニング法
でパリ取り加工した後、Ｈ，ＳＯ。
０．２ｍのリードフレームを用いたＰＬＣＣについて、
ノボラック型エポキシをトランスファモールド１．７て
第１図に示すＰＬＣＣ半導体装置を作１１ｉ５ＥＬ、、
これについてダイパーカットしてから液体ホーニング法
でパリ取り加工した後、Ｈ，ＳＯ。
−Ｈ，０，混液で酸洗り、てリード表面を清浄活性化し
てから、下記メッキ条件で第１表に示す各種メッキを施
した。これについてリード曲げ加工し、モールド近傍の
最も厳しい曲げ部表面を１東鏡し、割れの発生を調べ友
。ま几リードの一部を厚さ０．４ｍの純りｕ飯に共晶半
田を用いて半田付けし、た後、大気中で１５０℃に１０
００時間加熱し、これについて引張り試験により半田付
は強度を求めた。これ等の結果を第１表に併記した。
てから、下記メッキ条件で第１表に示す各種メッキを施
した。これについてリード曲げ加工し、モールド近傍の
最も厳しい曲げ部表面を１東鏡し、割れの発生を調べ友
。ま几リードの一部を厚さ０．４ｍの純りｕ飯に共晶半
田を用いて半田付けし、た後、大気中で１５０℃に１０
００時間加熱し、これについて引張り試験により半田付
は強度を求めた。これ等の結果を第１表に併記した。
置 −０３の啼クロト■■０８へ０
−へ
−〇
ｚ ０
第１表から明らかなように、Ｃｕ系部材からなるリード
上に直接５ｎ−Ｐｂ合金を被覆した従来装置随１０では
過酷な条件による半田付は強度の劣化が著しいのに対し
、本発明装置Ｎα１〜９は何れもリードに割れを発生す
ることなく、半田付は強度の劣化も小さいことが判る。
上に直接５ｎ−Ｐｂ合金を被覆した従来装置随１０では
過酷な条件による半田付は強度の劣化が著しいのに対し
、本発明装置Ｎα１〜９は何れもリードに割れを発生す
ることなく、半田付は強度の劣化も小さいことが判る。
特にリード上にＮｉ、ＣＯ又はこれ等の合金層を介して
Ｚｎ又にＺｎ合金層を形放し友本発明装置随４〜８では
初期の半田付は強度が１．３〜１．５Ｋｇ／ｍｊ程度で
あんのに比べて１．０〜１．２１Ｋｇ／−と充分大きな
値を示す。
Ｚｎ又にＺｎ合金層を形放し友本発明装置随４〜８では
初期の半田付は強度が１．３〜１．５Ｋｇ／ｍｊ程度で
あんのに比べて１．０〜１．２１Ｋｇ／−と充分大きな
値を示す。
これに対し、Ｚｎ又はＺｎ合金層を省略した比較装置の
内Ｎｉ、ＣＯ又はこれらの合金層の厚さが厚いもの（Ｎ
１１２）でｆｌ ＩＪ−ド表面に割れが発生し、薄いも
の（Ｎａｉｌ、１３）でに半田付は強度の劣化が著しい
ことが判る。
内Ｎｉ、ＣＯ又はこれらの合金層の厚さが厚いもの（Ｎ
１１２）でｆｌ ＩＪ−ド表面に割れが発生し、薄いも
の（Ｎａｉｌ、１３）でに半田付は強度の劣化が著しい
ことが判る。
発明の効果
このように本発明によれば、小型ｅ高密度化に好適な面
実装型の半導体装置として、リード部及びその半田接続
性の信頼性を向上することができる顕著な効果を奏する
ものである。
実装型の半導体装置として、リード部及びその半田接続
性の信頼性を向上することができる顕著な効果を奏する
ものである。
第１図はプラスチックチップキャリヤー（ＰＬＣＣ）半
導体装置の一例を示す断面図、第２図に同装置の円弧状
に折り曲げたリード部の半田付は部を示す説明図である
。
導体装置の一例を示す断面図、第２図に同装置の円弧状
に折り曲げたリード部の半田付は部を示す説明図である
。
Claims (3)
- （１）金属基体上に半導体素子を塔載して封止した装置
において、少なくとも表層がＣｕ系部材からなるアウタ
ーリード部に、Ｚｎ又はＺｎ合金層を形成し、その上に
Ｓｎ又はＳｎ合金を被覆したことを特徴とする半導体装
置。 - （２）金属基体上に半導体素子を塔載して封止した装置
において、少なくとも表層がＣｕ系部材からなるアウタ
ーリード部に、Ｎｉ、Ｃｏ又はこれ等の合金層を介して
Ｚｎ又はＺｎ合金層を形成し、その上にＳｎ又はＳｎ合
金を被覆したことを特徴とする半導体装置。 - （３）Ｎｉ、Ｃｏ又はこれ等の合金層の厚さを０．０２
〜０．２μとする特許請求の範囲第２項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243552A JPS62104059A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243552A JPS62104059A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104059A true JPS62104059A (ja) | 1987-05-14 |
Family
ID=17105558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243552A Pending JPS62104059A (ja) | 1985-10-30 | 1985-10-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104059A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298963A (ja) * | 1988-10-05 | 1990-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03119712A (ja) * | 1989-10-02 | 1991-05-22 | Furukawa Electric Co Ltd:The | 圧電部品用リードフレームの製造方法 |
| US8884434B2 (en) | 2010-09-27 | 2014-11-11 | Infineon Technologies Ag | Method and system for improving reliability of a semiconductor device |
-
1985
- 1985-10-30 JP JP60243552A patent/JPS62104059A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298963A (ja) * | 1988-10-05 | 1990-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03119712A (ja) * | 1989-10-02 | 1991-05-22 | Furukawa Electric Co Ltd:The | 圧電部品用リードフレームの製造方法 |
| US8884434B2 (en) | 2010-09-27 | 2014-11-11 | Infineon Technologies Ag | Method and system for improving reliability of a semiconductor device |
| DE102011053955B4 (de) * | 2010-09-27 | 2019-07-25 | Infineon Technologies Ag | Leistungs-Halbleitervorrichtung und Verfahren zum Verbessern der Zuverlässigkeit einer Leistungs-Halbleitervorrichtung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1480270B1 (en) | Packaging component and semiconductor package | |
| US7064008B2 (en) | Semiconductor leadframes plated with thick nickel, minimum palladium, and pure tin | |
| EP1351295A2 (en) | Preplated stamped small outline no-lead leadframes having etched profiles | |
| US7148085B2 (en) | Gold spot plated leadframes for semiconductor devices and method of fabrication | |
| US6583500B1 (en) | Thin tin preplated semiconductor leadframes | |
| US20020047186A1 (en) | Semiconductor leadframes comprising silver plating | |
| US6545344B2 (en) | Semiconductor leadframes plated with lead-free solder and minimum palladium | |
| US6995042B2 (en) | Method for fabricating preplated nickel/palladium and tin leadframes | |
| EP1037277B1 (en) | Lead frame and method of fabricating a lead frame | |
| JPH10287994A (ja) | ボンディング部のメッキ構造 | |
| JP2024024647A (ja) | 金属部品 | |
| JPH10284667A (ja) | 耐食性、耐酸化性に優れる電気電子機器用部品材料、及びその製造方法 | |
| JPS62104059A (ja) | 半導体装置 | |
| US6545342B1 (en) | Pre-finished leadframe for semiconductor devices and method of fabrication | |
| US6838757B2 (en) | Preplating of semiconductor small outline no-lead leadframes | |
| JP3297177B2 (ja) | 半導体装置の製造方法 | |
| US20030137032A1 (en) | Pre-finished leadframe for semiconductor devices and method fo fabrication | |
| JPS6149450A (ja) | 半導体用リ−ドフレ−ム | |
| JPS6242037B2 (ja) | ||
| JPH03237750A (ja) | 半導体集積回路用リードフレーム | |
| JPH10284666A (ja) | 電子部品機器 | |
| JPS63187655A (ja) | 電子部品用リ−ドフレ−ム | |
| EP0380176A1 (en) | method for producing a solderable finish on metal frames for semiconductors | |
| TW541362B (en) | Lead-free electroplating process | |
| JPS6341057A (ja) | Ａｇ被覆電子部品用リ−ド材 |