JPS6210390B2 - - Google Patents
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- JPS6210390B2 JPS6210390B2 JP54168645A JP16864579A JPS6210390B2 JP S6210390 B2 JPS6210390 B2 JP S6210390B2 JP 54168645 A JP54168645 A JP 54168645A JP 16864579 A JP16864579 A JP 16864579A JP S6210390 B2 JPS6210390 B2 JP S6210390B2
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- 238000000034 method Methods 0.000 description 2
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Description
【発明の詳細な説明】
本発明は論理装置の試験方式、特に記憶素子チ
ツプに接続された周辺回路を試験するための論理
装置の試験方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a logic device testing method, and more particularly to a logic device testing method for testing peripheral circuits connected to a memory element chip.
一般の論理装置の試験方式は記憶素子を含んだ
論理装置の試験を能率よく行なうために、スキヤ
ンイン／スキヤンアウト試験方式が行なわれてい
る。このスキヤンイン／スキヤンアウト試験方式
は論理装置内のフリツプフロツプに通常の論理演
算パスとは別に、試験専用のパス、すなわち、試
験データの書込用のスキヤンインパス、および試
験結果の読出用のスキヤンアウトパスを用いて、
論理回路の内部状態へのアクセスを可能にし、そ
れによつて、論理回路の試験を簡単化した論理装
置の試験方式である。 As a general logic device testing method, a scan-in/scan-out test method is used to efficiently test logic devices including memory elements. This scan-in/scan-out test method uses a flip-flop in a logic device, in addition to the normal logic operation path, to create test-dedicated paths: a scan-in path for writing test data, and a scan-out path for reading test results. Using,
A method for testing logic devices that allows access to the internal state of logic circuits, thereby simplifying testing of logic circuits.
従来の論理装置の試験方式は記憶素子チツプを
含む論理装置の試験を次のように行なつている。 In the conventional logic device testing method, a logic device including a memory element chip is tested as follows.
第１図ａは従来の論理装置の試験方式の一例で
記憶素子チツプ３の入力側回路５の前段にある入
力フリツプフロツプ群１から記憶素子チツプの出
力側回路６の後段にある出力フリツプフロツプ群
２までのすべての論理回路を被試験対象パーテイ
シヨンとして、入力フリツプフロツプ群１に試験
データをスキヤンイン／スキヤンアウトパス７を
とおしてスキヤンインし、出力フリツプフロツプ
群２からスキヤンイン／スキヤンアウトパス８を
とおしてスキヤンアウトし、スキヤンイン／スキ
ヤンアウト試験を実行していた。この場合、入力
フリツプフロツプ群１に印加した入力データを記
憶素子チツプ３の特定の記憶素子ビツト４を経由
して出力フリツプフロツプ群２へ伝播させるため
には、書込・読出のために２回だけクロツクを進
めなければならず、試験時間がかかるとともに、
記憶素子チツプ３の周辺回路からなるパーテイシ
ヨン（入力フリツプフロツプと出力フリツプフロ
ツプとではさまれた試験単位となる回路）が非常
に大きくなることにより、テストデータの発生が
困難であるという欠点があつた。 FIG. 1a shows an example of a conventional logic device testing method, from input flip-flop group 1 at the front stage of the input side circuit 5 of the memory element chip 3 to output flip-flop group 2 at the rear stage of the output side circuit 6 of the memory element chip. The test data is scanned in to the input flip-flop group 1 through the scan-in/scan-out path 7, and scanned out from the output flip-flop group 2 through the scan-in/scan-out path 8, with all logic circuits of , was running a scan-in/scan-out test. In this case, in order to propagate the input data applied to the input flip-flop group 1 to the output flip-flop group 2 via a specific memory element bit 4 of the memory element chip 3, the clock must be clocked only twice for writing and reading. You have to proceed with the exam, which takes time for the exam, and
A problem arises in that it is difficult to generate test data because the partition (circuit serving as a test unit sandwiched between an input flip-flop and an output flip-flop) consisting of peripheral circuits of the memory element chip 3 becomes very large.
これらの欠点のうち、試験時間がかかることを
是正する従来の論理装置の試験方式の他の例とし
て第１図ｂに示すものがある。この場合、特定の
記憶素子ビツト１０を迂回する信号線を設けてい
るので、入力フリツプフロツプ群１に印加した入
力データを出力フリツプフロツプ群２に伝播させ
るために通常動作時には試験状態信号１１を論理
“０”としておくことにより、入力データ信号１
６は選択ゲート１２を介して特定の記憶素子ビツ
ト１０に書き込んだのち、選択ゲート１４を介し
て出力データ信号１７を得るが、試験実行時は試
験状態信号１１を論理“１”とすることにより、
入力データ信号１６はバイパスゲート１３，１５
を介して出力データ信号１７が得られるので、２
回のクロツクを進める必要はなく、１回でよい
が、第１図ａに示す例と同様に記憶素子チツプ３
の周辺回路からなるパーテイシヨンが非常に大き
くなり、テストデータの発生が困難になるという
欠点があつた。 Another example of a conventional logic device testing scheme that corrects these shortcomings is shown in FIG. 1b. In this case, since a signal line is provided that bypasses a specific memory element bit 10, the test state signal 11 is set to logic "0" during normal operation in order to propagate the input data applied to the input flip-flop group 1 to the output flip-flop group 2. ”, input data signal 1
6 writes to a specific memory element bit 10 through a selection gate 12 and then obtains an output data signal 17 through a selection gate 14. However, when executing a test, the test state signal 11 is set to logic "1". ,
Input data signal 16 is passed through bypass gates 13 and 15
Since the output data signal 17 is obtained via 2
It is not necessary to advance the clock twice, and it is sufficient to advance the clock once, but as in the example shown in FIG.
The problem was that the partition consisting of peripheral circuits became very large, making it difficult to generate test data.
本発明の目的は、記憶素子チツプの周辺回路か
らなるパーテイシヨン、すなわち、試験単位を小
さくすることにより、テストデータの発生を容易
にし、以つて記憶素子の周辺回路の試験を容易に
できるようにした論理装置の試験方式を提供する
ことにある。 An object of the present invention is to make it easier to generate test data by reducing the partition consisting of the peripheral circuits of the memory element chip, that is, the test unit, thereby making it easier to test the peripheral circuits of the memory element. The purpose of the present invention is to provide a test method for logical devices based on the above-mentioned methods.
本発明の論理装置の試験方式は、記憶素子チツ
プと、この記憶素子チツプへの入力線から分岐し
て接続され試験時にスキヤンイン・スキヤンアウ
ト可能なフリツプフロツプと、通常動作時には前
記記憶素子チツプの出力を選択し試験時には前記
フリツプフロツプの出力を選択して記憶素子チツ
プからの出力線に出力する選択手段とを含んで構
成される。 The logic device testing method of the present invention includes a memory element chip, a flip-flop connected branchingly from an input line to the memory element chip and capable of scan-in/scan-out during testing, and an output of the memory element chip during normal operation. and a selection means for selecting the output of the flip-flop and outputting it to the output line from the memory element chip at the time of selection and testing.
次に本発明の実施例を図面を参照して詳細に説
明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は本発明の一実施例の概略を示す図で、
記憶素子周辺回路は記憶素子チツプ２０の特定ア
ドレスの記憶素子ビツト２１を中心に入力側回路
２２と、それのフアンイン元に接続された入力フ
リツプフロツプ群２４と出力側回路２３とそれの
フアンアウト先に接続された出力フリツプフロツ
プ群２５から構成される。指定アドレスの記憶素
子ビツト２１に試験用スキヤンイン／スキヤンア
ウトフリツプフロツプ群２６を並列に接続するこ
とにより、記憶素子周辺回路の試験は点線で示さ
れる２つの被試験組合せ回路２７，２８に変換さ
れる。 FIG. 2 is a diagram schematically showing an embodiment of the present invention.
The memory element peripheral circuit is centered around the memory element bit 21 at a specific address of the memory element chip 20, and includes an input side circuit 22, an input flip-flop group 24 connected to its fan-in source, an output side circuit 23, and its fan-out destination. It consists of a group of output flip-flops 25 connected together. By connecting the test scan-in/scan-out flip-flop group 26 in parallel to the memory element bit 21 at the specified address, the test of the memory element peripheral circuit is converted into two combinational circuits 27 and 28 under test shown by dotted lines. be done.
スキヤンイン／スキヤンアウト試験は以後、被
試験組合せ回路２７に対しては、入力フリツプフ
ロツプ群２４に試験用スキヤンイン／スキヤンア
ウトパス２９を介してテストパターンをスキヤン
インし、試験用スキヤンイン／スキヤンアウトフ
リツプフロツプ群２６から試験結果をスキヤンア
ウトする。被試験組合せ回路２８に対しては試験
用スキヤンイン／スキヤンアウトフリツプフロツ
プ群２６に試験用スキヤンイン／スキヤンアウト
パス３１を介してテストパターンをスキヤンイン
し、出力フリツプフロツプ群２５から試験結果を
試験用スキヤンイン／スキヤンアウトパス３０を
介してスキヤンアウトする。 In the scan-in/scan-out test, a test pattern is scanned into the input flip-flop group 24 via the test scan-in/scan-out path 29 for the combinational circuit under test 27. Scan out test results from group 26. For the combinational circuit under test 28, a test pattern is scanned in to the test scan-in/scan-out flip-flop group 26 via the test scan-in/scan-out path 31, and the test result is scan-in from the output flip-flop group 25. /Scanout via the scanout path 30.
次に、第２図に於けるデータ系の詳細を示す第
３図を用いて、データに対する試験の詳細を説明
する。 Next, details of the test on the data will be explained using FIG. 3 showing details of the data system in FIG. 2.
第３図は記憶素子チツプ２０の特定アドレスの
記憶素子ビツト２１とそれに関して接続された試
験用スキヤンイン／スキヤンアウトフリツプフロ
ツプ群６０〜６２の詳細回路図である。 FIG. 3 is a detailed circuit diagram of the memory element bit 21 at a specific address of the memory element chip 20 and the test scan-in/scan-out flip-flops 60-62 connected thereto.
まず、通常動作時の回路の動作を説明する。 First, the operation of the circuit during normal operation will be explained.
記憶素子チツプ２０の記憶素子書込データ信号
線１００〜１０２に試験用スキヤンイン／スキヤ
ンアウトパス２９および入力フリツプフロツプ群
２４を介して書込データ信号が入力されると、特
定アドレスの記憶素子ビツト５０〜５２にアドレ
ス指定され、書込クロツクにより、特定アドレス
の記憶素子ビツト５０〜５２にデータが書き込ま
れる。読出時には読出クロツクにより、記憶素子
出力信号選択ゲート７０〜７２をとおして、記憶
素子読出データ信号線２００〜２０２に特定アド
レスの記憶素子ビツト５０〜５２の読出データ信
号が出力される。 When a write data signal is input to the memory element write data signal lines 100 to 102 of the memory element chip 20 via the test scan-in/scan-out path 29 and the input flip-flop group 24, the memory element bits 50 to 102 of the specific address are input. 52, and the write clock writes data to storage element bits 50-52 at a particular address. At the time of reading, the read clock outputs the read data signal of the memory element bits 50-52 of a specific address to the memory element read data signal lines 200-202 through the memory element output signal selection gates 70-72.
次に、試験実行時の回路の動作を説明する。 Next, the operation of the circuit during test execution will be explained.
試験実行時には、試験状態信号３００が供給さ
れ、試験用スキヤンイン／スキヤンアウトフリツ
プフロツプ出力信号選択ゲート８０〜８２が指定
され、試験用スキヤンイン／スキヤンアウトフリ
ツプフロツプ６０〜６２の出力信号のみが、記憶
素子読出データ信号線２００〜２０２に出力され
る。 During test execution, the test status signal 300 is supplied, the test scan-in/scan-out flip-flop output signal selection gates 80 to 82 are designated, and only the output signals of the test scan-in/scan-out flip-flops 60 to 62 are selected. is output to the storage element read data signal lines 200-202.
記憶素子の前段回路すなわち、入力側回路２２
の試験を行う場合は、試験用スキヤンイン／スキ
ヤンアウトフリツプフロツプ６０〜６２をスキヤ
ンアウトフリツプフロツプとして使用する。記憶
素子書込データ信号線１００〜１０２のフアンイ
ン元の組合せ回路の試験結果が試験用スキヤンイ
ン／スキヤンアウトフリツプフロツプ６０〜６２
にセツトされる。試験終了後、スキヤンアウト動
作で試験用スキヤンイン／スキヤンアウトフリツ
プフロツプ６０〜６２の内容を読み出せば入力側
回路２２のテスト結果がわかる。 Pre-stage circuit of the memory element, that is, input side circuit 22
When conducting a test, the test scan-in/scan-out flip-flops 60 to 62 are used as scan-out flip-flops. The test results of the combinational circuit that is the fan-in source of the memory element write data signal lines 100 to 102 are sent to the test scan-in/scan-out flip-flops 60 to 62.
is set to After the test is completed, the test result of the input side circuit 22 can be found by reading out the contents of the test scan-in/scan-out flip-flops 60 to 62 in the scan-out operation.
記憶素子の後段回路、すなわち、出力側回路２
３の試験を行なう場合は試験用スキヤンイン／ス
キヤンアウトフリツプフロツプ６０〜６２をスキ
ヤンインフリツプフロツプとして使用する。 The subsequent circuit of the memory element, that is, the output side circuit 2
When performing the test No. 3, the test scan-in/scan-out flip-flops 60 to 62 are used as scan-in flip-flops.
まず最初に後段回路用のテストパターンを試験
用スキヤンイン／スキヤンアウトフリツプフロツ
プ６０〜６２にスキヤンインする。つぎに試験状
態信号３００を供給して、試験用スキヤンイン／
スキヤンアウトフリツプフロツプ６０〜６２にセ
ツトしたテストパターンデータを試験用スキヤン
イン／スキヤンアウトフリツプフロツプ出力信号
選択ゲート８０〜８２をとおして後段回路である
出力側回路２３の被試験組合せ回路に入力する。
被試験組合せ回路の試験結果は後段回路２３の出
力フリツプフロツプ群２５にセツトされ、スキヤ
ンアウト動作によつて試験用スキヤンイン／スキ
ヤンアウトパス３０から読み出される。その試験
結果を解析することによつて出力側回路２３の状
態を確認することができる。 First, test patterns for subsequent circuits are scanned into test scan-in/scan-out flip-flops 60-62. Next, the test status signal 300 is supplied to perform the test scan-in/
The test pattern data set in the scan-out flip-flops 60 to 62 is passed through test scan-in/scan-out flip-flop output signal selection gates 80 to 82 to the combinational circuit under test of the output side circuit 23, which is a subsequent circuit. input.
The test results of the combinational circuit under test are set in the output flip-flop group 25 of the subsequent stage circuit 23, and read out from the test scan-in/scan-out path 30 by the scan-out operation. By analyzing the test results, the state of the output side circuit 23 can be confirmed.
次に、第４図を用いて記憶素子チツプ２０のア
ドレス系の回路の試験を行う場合について説明す
る。 Next, a case in which the address system circuit of the memory element chip 20 is tested will be described with reference to FIG.
アドレス信号線４００，４０１，４０２に試験
用スキヤンイン／スキヤンアウトフリツプフロツ
プ６３，６４，６５を接続し、試験用スキヤンイ
ン／スキヤンアウトパス３２を利用して、アドレ
ス系の回路の試験結果をスキヤンアウト動作によ
り、読み出せばアドレス系の回路の試験結果が得
られる。 The test scan-in/scan-out flip-flops 63, 64, and 65 are connected to the address signal lines 400, 401, and 402, and the test results of the address circuit are scanned using the test scan-in/scan-out path 32. By reading the out operation, the test results of the address system circuit can be obtained.
ここで、記憶素子チツプ２０に供給される書込
データは記憶素子書込データ信号線１００〜１０
２けら与えられ、読出データは記憶素子読出デー
タ信号線２００〜２０２から出力されるもので、
これらは第３図に示すようにして外部と関係を有
している。 Here, the write data supplied to the memory element chip 20 is transmitted to the memory element write data signal lines 100 to 10.
2 digits are given, and the read data is output from the storage element read data signal lines 200 to 202.
These have a relationship with the outside as shown in FIG.
以上からわかるように、記憶素子チツプの入力
線は記憶素子書込データ信号線とアドレス線とか
らなつており、記憶素子チツプの出力線は記憶素
子読出データ信号線を含んでいる。 As can be seen from the above, the input lines of the memory element chip consist of a memory element write data signal line and an address line, and the output lines of the memory element chip include a memory element read data signal line.
本発明の論理装置の試験方式は、記憶素子チツ
プと並列にフリツプフロツプを追加することによ
り、記憶素子周辺回路を入力側回路と、出力側回
路とに分けて試験できるため、試験単位を縮小で
きるという効果がある。 In the logic device testing method of the present invention, by adding a flip-flop in parallel with the memory element chip, the memory element peripheral circuit can be tested separately into the input side circuit and the output side circuit, so the test unit can be reduced. effective.
これによつて、テストデータの発生が極めて容
易となるという効果がある。 This has the effect of making it extremely easy to generate test data.
すなわち、本発明の論理装置の試験方式は、記
憶素子に１アドレス分とアドレス指定信号線数の
みの試験用スキヤンイン・スキヤンアウトフリツ
プフロツプを追加するように構成することによつ
て、記憶素子の周辺回路の試験を容易にできると
いう効果がある。 That is, the logic device testing method of the present invention is configured to add test scan-in/scan-out flip-flops for one address and the number of address designation signal lines to the memory element. This has the effect of making it easier to test peripheral circuits.
第１図ａ，ｂは従来の論理装置の試験方式の一
例および、他の例を示す概略図、第２図は本発明
の一実施例の概略図、第３図は第２図に於けるデ
ータ系の詳細を示す詳細図、第４図は第２図に於
けるアドレス系の詳細を示す詳細図である。
１…入力フリツプフロツプ群、２…出力フリツ
プフロツプ、３…記憶素子チツプ、４…特定の記
憶素子ビツト、５…入力側回路、６…出力側回
路、７，８…スキヤンイン／スキヤンアウトパ
ス、１０…特定の記憶素子ビツト、１１…試験状
態信号、１２，１４…選択ゲート、１３，１５…
バイパスゲート、１６…入力データ信号、１７…
出力データ信号、２０…記憶素子チツプ、２１…
特定の記憶素子チツプビツト、２２…入力側回
路、２３…出力側回路、２４…入力フリツプフロ
ツプ群、２５…出力フリツプフロツプ群、２６…
試験用スキヤンイン／スキヤンアウトフリツプフ
ロツプ群、２７，２８…被試験組合せ回路、２９
〜３２…試験用スキヤンイン／スキヤンアウトパ
ス、５０，５１，５２…特定アドレスの記憶素子
ビツト、６０〜６５…試験用スキヤンイン／スキ
ヤンアウトフリツプフロツプ、７０，７１，７２
…記憶素子出力信号選択ゲート、８０，８１，８
２…試験用スキヤンイン／スキヤンアウトフリツ
プフロツプ出力信号選択ゲート、１００，１０
１，１０２…記憶素子書込データ信号線、２０
０，２０１，２０２…記憶素子読出データ信号
線、３００…試験状態信号、４００，４０１，４
０２…アドレス信号線。
FIGS. 1a and 1b are schematic diagrams showing an example of a conventional logic device test method and other examples, FIG. 2 is a schematic diagram of an embodiment of the present invention, and FIG. FIG. 4 is a detailed diagram showing details of the data system. FIG. 4 is a detailed diagram showing details of the address system in FIG. 1...Input flip-flop group, 2...Output flip-flop, 3...Storage element chip, 4...Specific memory element bit, 5...Input side circuit, 6...Output side circuit, 7, 8...Scan-in/scan-out path, 10...Specific storage element bits, 11... test state signals, 12, 14... selection gates, 13, 15...
Bypass gate, 16... Input data signal, 17...
Output data signal, 20...Storage element chip, 21...
Specific memory element chip bit, 22... Input side circuit, 23... Output side circuit, 24... Input flip-flop group, 25... Output flip-flop group, 26...
Test scan-in/scan-out flip-flop group, 27, 28...Combination circuit under test, 29
~32...Test scan-in/scan-out path, 50, 51, 52...Storage element bit at specific address, 60-65...Test scan-in/scan-out flip-flop, 70, 71, 72
...Storage element output signal selection gate, 80, 81, 8
2...Test scan-in/scan-out flip-flop output signal selection gate, 100, 10
1, 102...Storage element write data signal line, 20
0, 201, 202...Storage element read data signal line, 300...Test status signal, 400, 401, 4
02...Address signal line.
Claims (1)
入力線から分岐して接続され試験時にスキヤンイ
ン・スキヤンアウト可能なフリツプフロツプと、
通常動作時は前記記憶素子チツプの出力を選択し
試験時には前記フリツプフロツプの出力を選択し
て記憶素子チツプからの出力線に出力する選択手
段とを含むことを特徴とする論理装置の試験方
式。1 a memory element chip, a flip-flop which is branched from and connected to an input line to the memory element chip and is capable of scan-in/scan-out during testing;
1. A testing method for a logic device, comprising selection means for selecting an output of the memory element chip during normal operation and selecting an output of the flip-flop during testing and outputting the selected output to an output line from the memory element chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16864579A JPS5690271A (en) | 1979-12-25 | 1979-12-25 | Testing method for logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16864579A JPS5690271A (en) | 1979-12-25 | 1979-12-25 | Testing method for logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690271A JPS5690271A (en) | 1981-07-22 |
| JPS6210390B2 true JPS6210390B2 (en) | 1987-03-05 |
Family
ID=15871867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16864579A Granted JPS5690271A (en) | 1979-12-25 | 1979-12-25 | Testing method for logic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5690271A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5859632A (en) * | 1981-10-02 | 1983-04-08 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS643744A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Lsi test method |
-
1979
- 1979-12-25 JP JP16864579A patent/JPS5690271A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690271A (en) | 1981-07-22 |
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