JP3024310B2 - Logic circuit inspection equipment - Google Patents
Logic circuit inspection equipmentInfo
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- JP3024310B2 JP3024310B2 JP3254898A JP25489891A JP3024310B2 JP 3024310 B2 JP3024310 B2 JP 3024310B2 JP 3254898 A JP3254898 A JP 3254898A JP 25489891 A JP25489891 A JP 25489891A JP 3024310 B2 JP3024310 B2 JP 3024310B2
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- Logic Circuits (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、コンピュータの演算装
置等に使用する論理回路の検査装置に関し、特にその構
成要素の一部のスキャンパスレジスタを検査するための
検査装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inspection apparatus for a logic circuit used in an arithmetic unit of a computer or the like, and more particularly to an inspection apparatus for inspecting a scan path register as a component of the logic circuit.
【0002】[0002]
【従来の技術】コンピュータの演算装置等に使用する論
理回路は、順序回路と組合せ回路とによって構成されて
いるが、そのうちの順序回路を構成するスキャンパスレ
ジスタを検査するための従来の検査装置は、被試験回路
に含まれていて通常の動作のときには個別に動作してい
る各スキャンパスレジスタを構成している個々のフリッ
プフロップを、直列に接続して連続スキャンパスレジス
タとし、その連続スキャンパスレジスタのビット列と同
じ長さのビット列を有するレジスタを被試験回路に直列
に接続し、上記レジスタに特定の試験用パターンを書込
み、それを連続スキャンパスレジスタを介して読出すこ
とによって各スキャンパスレジスタの正常性の検査と、
障害があったときの障害場所の解析とを行っている。2. Description of the Related Art A logic circuit used for an arithmetic unit or the like of a computer is composed of a sequential circuit and a combinational circuit. Among them, a conventional inspection apparatus for inspecting a scan path register constituting a sequential circuit is known. The individual flip-flops constituting each scan path register included in the circuit under test and individually operating during normal operation are connected in series to form a continuous scan path register, and the continuous scan path A register having a bit string of the same length as the bit string of the register is connected in series to the circuit under test, a specific test pattern is written in the register, and the pattern is read out through a continuous scan path register, thereby making each scan path register Examination of the normality of
Analysis of the location of the fault when there is a fault.
【0003】[0003]
【発明が解決しようとする課題】上述したような従来の
論理回路のスキャンパスレジスタの検査装置は、被試験
回路のスキャンパスレジスタを連続させた長さのビット
列を有するレジスタを必要とし、またそれに書込むため
の同じ長さの特定の試験用データが必要である。一般
に、論理回路のスキャンパスレジスタを連続させた長さ
は、その論理回路の種類によって異なる。従って、従来
の論理回路のスキャンパスレジスタの検査装置は、論理
回路の各種類に対応するレジスタおよび試験用データと
を用意しておかなければならないため、ソフトウエアお
よびハードウエアの両面において相当の負担がかかると
いう欠点を有している。また、試験のとき、連続スキャ
ンパスレジスタの全ビットについて比較を行うため、試
験を高速化することが困難であるという欠点も有してい
る。The conventional inspection apparatus for scan path registers of a logic circuit as described above requires a register having a bit string of a length in which the scan path registers of the circuit under test are continuous. Specific test data of the same length to be written is required. In general, the length of a continuous scan path register of a logic circuit differs depending on the type of the logic circuit. Accordingly, the conventional inspection apparatus for scan path registers of a logic circuit requires a register and test data corresponding to each type of logic circuit to be prepared, which causes a considerable burden on both software and hardware. However, there is a drawback in that Further, at the time of the test, since all bits of the continuous scan path register are compared, it is difficult to speed up the test.
【0004】[0004]
【課題を解決するための手段】本発明の論理回路の検査
装置は、クロック信号の送出を行い停止信号を入力して
動作を停止させるクロック発生器と、動作を開始すると
きの値を任意の値に設定することができ前記クロック発
生器からの前記クロック信号の1クロック毎に(−1)
の減算を行う減算カウンタと、前記減算カウンタの内容
が“0”になったときにそれを検出して前記クロック発
生器に対して前記停止信号を送出する検出器と、あらか
じめ試験用データを記憶しておき前記クロック信号によ
って1ビットずつシフトを行ってその出力信号を被試験
回路のスキャンパスレジスタに対して送出する書込みレ
ジスタと、前記試験用データを前記被試験回路の前記ス
キャンパスレジスタを介して読出して記憶しクロック信
号の送出が停止したときそれを上位装置に対して送出す
る読出しレジスタと、前記被試験回路の前記スキャンパ
スレジスタを試験モードに設定する入力設定回路とを備
えている。SUMMARY OF THE INVENTION According to the present invention, there is provided a logic circuit testing apparatus for transmitting a clock signal and inputting a stop signal to stop the operation, and for setting a value for starting the operation to an arbitrary value. Can be set to a value (-1) for each clock of the clock signal from the clock generator.
Counter, which detects when the content of the subtraction counter becomes "0" and sends the stop signal to the clock generator, and stores test data in advance. In addition, a write register that shifts one bit at a time by the clock signal and sends its output signal to a scan path register of the circuit under test, and the test data via the scan path register of the circuit under test. A read register for reading and storing the clock signal and transmitting the clock signal to the host device when the transmission of the clock signal is stopped; and an input setting circuit for setting the scan path register of the circuit under test to a test mode.
【0005】[0005]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0006】図1は本発明の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【0007】図1において、入力設定回路7は、通常の
動作(通常モード)のときは個別に動作している被試験
回路8に含まれる各スキャンパスレジスタを構成してい
る個々のフリップフロップを直列に接続して連続スキャ
ンパスレジスタとすることによって、スキャンパスレジ
スタを試験モードに設定するための回路である。被試験
回路8は、内部にスキャンパスレジスタ10を有し、入
力設定回路7からの指令によってスキャンパスレジスタ
10を試験モードに設定する。In FIG. 1, an input setting circuit 7 is provided for each flip-flop constituting each scan path register included in a circuit under test 8 which operates individually during normal operation (normal mode). This is a circuit for setting the scan path register to the test mode by connecting it in series to form a continuous scan path register. The circuit under test 8 has a scan path register 10 therein, and sets the scan path register 10 to a test mode in accordance with a command from the input setting circuit 7.
【0008】書込みレジスタ5は、通常16〜32ビッ
ト程度の長さを有しており、データバス6を介して試験
用データをあらかじめ書込まれれている。減算カウンタ
2は、被試験回路8のスキャンパスレジスタ10の長さ
と書込みレジスタ5の長さとを加算した数値をセットさ
れ、クロック発生器1からのクロック信号4によって減
算を行う。検出器3は、減算カウンタ2の内容が“0”
になったときにそれを検出してクロック発生器1に対し
て停止信号10を送出する。読出しレジスタ9は、書込
みレジスタ5の試験用データを被試験回路8のスキャン
パスレジスタ10を介して読出し、それを一時的に記憶
する。The write register 5 usually has a length of about 16 to 32 bits, and is pre-written with test data via the data bus 6. The subtraction counter 2 is set to a value obtained by adding the length of the scan path register 10 of the circuit under test 8 and the length of the write register 5, and performs subtraction by the clock signal 4 from the clock generator 1. In the detector 3, the content of the subtraction counter 2 is "0".
Is detected, and a stop signal 10 is sent to the clock generator 1. The read register 9 reads the test data of the write register 5 via the scan path register 10 of the circuit under test 8 and temporarily stores the read data.
【0009】上述のように構成した論理回路の検査装置
は、クロック発生器1が動作を開始すると、減算カウン
タ2および書込みレジスタ5およびスキャンパスレジス
タ10および読出しレジスタ9に対してクロック信号4
が送出される。減算カウンタ2は、クロック信号4の1
クロック毎に(−1)の減算を行う。書込みレジスタ5
は、クロック信号4の1クロック毎に1ビットずつシフ
トを行ってその出力信号11をスキャンパスレジスタ1
0に対して送出する。スキャンパスレジスタ10の出力
端子は、読出しレジスタ9の入力端子に接続されている
ため、これによってスキャンパスレジスタ10の出力の
読出し信号12は、順次に読出しレジスタ9に入力す
る。従って、書込みレジスタ5の内容は、スキャンパス
レジスタ10を経由して読出しレジスタ9に伝達され
る。When the clock generator 1 starts operating, the inspection apparatus for a logic circuit configured as described above receives the clock signal 4 from the subtraction counter 2, the write register 5, the scan path register 10, and the read register 9.
Is sent. The subtraction counter 2 outputs 1 of the clock signal 4
Subtraction of (-1) is performed for each clock. Write register 5
Shifts the clock signal 4 by one bit every one clock and outputs the output signal 11 to the scan path register 1
Send for 0. Since the output terminal of the scan path register 10 is connected to the input terminal of the read register 9, the read signal 12 output from the scan path register 10 is sequentially input to the read register 9. Therefore, the contents of the write register 5 are transmitted to the read register 9 via the scan path register 10.
【0010】減算カウンタ2の内容が“0”になると、
検出器3が動作してクロック発生器1に対して停止信号
13を送出する。これによってクロック発生器1の動作
が停止し、これに伴って書込みレジスタ5およびスキャ
ンパスレジスタ10および読出しレジスタ9の動作も停
止する。この時点では、書込みレジスタ5の内容はすべ
て読出しレジスタ9に転送されている。従って、読出し
レジスタ9の内容をデータバス6を介して上位装置に送
出し、そこで書込みレジスタ5に書込んだ内容と照合す
ることにより、スキャンパスレジスタ10の動作が正常
であるか否かを調べる。When the content of the subtraction counter 2 becomes "0",
The detector 3 operates and sends a stop signal 13 to the clock generator 1. As a result, the operation of the clock generator 1 stops, and accordingly, the operations of the write register 5, the scan path register 10, and the read register 9 also stop. At this point, the entire contents of the write register 5 have been transferred to the read register 9. Therefore, the contents of the read register 9 are sent to the host device via the data bus 6 and compared with the contents written to the write register 5 to check whether the operation of the scan path register 10 is normal. .
【0011】書込みレジスタ5に書込む試験用データを
複数種類用意し、それらを順次に実行させることによ
り、スキャンパスレジスタ10の動作の試験用データの
パターンに関する依存性についても調べることができ
る。By preparing a plurality of types of test data to be written in the write register 5 and sequentially executing them, the dependence of the operation of the scan path register 10 on the pattern of the test data can also be examined.
【0012】[0012]
【発明の効果】以上説明したように、本発明の論理回路
の検査装置は、試験用データを書込みレジスタに記憶さ
せておき、それを被試験回路のスキャンパスレジスタを
介して読出したして読出しレジスタに記憶しておき、試
験用データの読出しが終了したときそれを書込みレジス
タに書込んだ内容と照合するようにすることにより、試
験用ハードウエアおよびと試験用データを作成するため
のソフトウエアの負担を軽減することができという効果
がある。また試験を高速化することができるという効果
もある。As described above, in the logic circuit testing apparatus of the present invention, test data is stored in the write register, and the read data is read out via the scan path register of the circuit under test. The test hardware and the software for creating the test data are stored in a register, and when the reading of the test data is completed, the read data is compared with the contents written in the write register. This has the effect of reducing the burden on the user. There is also an effect that the test can be sped up.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
1 クロック発生器 2 減算カウンタ 3 検出器 4 クロック信号 5 書込みレジスタ 6 データバス 7 入力設定回路 8 被試験回路 9 読出しレジスタ 10 スキャンパスレジスタ 11 出力信号 12 読出し信号 13 停止信号 DESCRIPTION OF SYMBOLS 1 Clock generator 2 Subtraction counter 3 Detector 4 Clock signal 5 Write register 6 Data bus 7 Input setting circuit 8 Circuit under test 9 Read register 10 Scan path register 11 Output signal 12 Read signal 13 Stop signal
Claims (2)
力して動作を停止させるクロック発生器と、動作を開始
するときの値を任意の値に設定することができ前記クロ
ック発生器からの前記クロック信号の1クロック毎に
(−1)の減算を行う減算カウンタと、前記減算カウン
タの内容が“0”になったときにそれを検出して前記ク
ロック発生器に対して前記停止信号を送出する検出器
と、あらかじめ試験用データを記憶しておき前記クロッ
ク信号によって1ビットずつシフトを行ってその出力信
号を被試験回路のスキャンパスレジスタに対して送出す
る書込みレジスタと、前記試験用データを前記被試験回
路の前記スキャンパスレジスタを介して読出して記憶し
クロック信号の送出が停止したときそれを上位装置に対
して送出する読出しレジスタとを備えることを特徴とす
る論理回路の検査装置。1. A clock generator for transmitting a clock signal and inputting a stop signal to stop the operation, and a value at which the operation is started can be set to an arbitrary value. A subtraction counter for subtracting (-1) for each clock of the clock signal; detecting when the content of the subtraction counter becomes "0" and transmitting the stop signal to the clock generator; A write register that stores test data in advance, shifts one bit at a time by the clock signal, and sends an output signal to a scan path register of the circuit under test, A read register for reading out and storing via the scan path register of the circuit under test and transmitting it to the host device when the transmission of the clock signal is stopped; And a logic circuit inspection device.
力して動作を停止させるクロック発生器と、動作を開始
するときの値を任意の値に設定することができ前記クロ
ック発生器からの前記クロック信号の1クロック毎に
(−1)の減算を行う減算カウンタと、前記減算カウン
タの内容が“0”になったときにそれを検出して前記ク
ロック発生器に対して前記停止信号を送出する検出器
と、あらかじめ試験用データを記憶しておき前記クロッ
ク信号によって1ビットずつシフトを行ってその出力信
号を被試験回路のスキャンパスレジスタに対して送出す
る書込みレジスタと、前記試験用データを前記被試験回
路の前記スキャンパスレジスタを介して読出して記憶し
クロック信号の送出が停止したときそれを上位装置に対
して送出する読出しレジスタと、前記被試験回路の前記
スキャンパスレジスタを試験モードに設定する入力設定
回路とを備えることを特徴とする論理回路の検査装置。2. A clock generator for transmitting a clock signal and inputting a stop signal to stop the operation, and a value for starting the operation can be set to an arbitrary value. A subtraction counter for subtracting (-1) for each clock of the clock signal; detecting when the content of the subtraction counter becomes "0" and transmitting the stop signal to the clock generator; A write register that stores test data in advance, shifts one bit at a time by the clock signal, and sends an output signal to a scan path register of the circuit under test, A read register for reading out and storing via the scan path register of the circuit under test and transmitting it to the host device when the transmission of the clock signal is stopped; A test circuit for setting the scan path register of the circuit to be tested to a test mode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3254898A JP3024310B2 (en) | 1991-10-02 | 1991-10-02 | Logic circuit inspection equipment |
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---|---|---|---|
JP3254898A JP3024310B2 (en) | 1991-10-02 | 1991-10-02 | Logic circuit inspection equipment |
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JPH0593764A JPH0593764A (en) | 1993-04-16 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3254898A Expired - Fee Related JP3024310B2 (en) | 1991-10-02 | 1991-10-02 | Logic circuit inspection equipment |
Country Status (1)
Country | Link |
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JP (1) | JP3024310B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0862297A (en) * | 1994-08-26 | 1996-03-08 | Nec Corp | Digital-signal processing lsi test circuit |
-
1991
- 1991-10-02 JP JP3254898A patent/JP3024310B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0593764A (en) | 1993-04-16 |
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