JPS62102350A - Confirmation device for interruption function - Google Patents

Abstract

PURPOSE:To easily confirm the interruption function and priority of peripheral equipment by displaying abnormality and an abnormal device address when the reception order of device addresses of devices which send out an answer signal in response to an interruption command signal from a CPU side is different from the preset order of device addresses. CONSTITUTION:A confirmation command which is sent 61 out of a CPU 1 to storage devices 3-1-3-n and peripheral devices 5-1-5-n is received 68 and the response signal is sent 69 out to the CPU 1. Then, device addresses are stored 64 in the order of the reception 62 of response signals. Then, the storage order of device addresses which is set previously by a device address setting part 63 is compared 65 with the order of device addresses which is stored 64 and abnormality is displayed 67 by a display control part 66.

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、計算機に接続さ：する複数のモジコール及び
各種デバイス等のｕ、’ｌ込敗能を確認する割込機能確
認装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an interrupt function confirmation device for confirming the failure capabilities of a plurality of modules and various devices connected to a computer.

［発明の技術的背景］ 計算機はその複数のモジュール及びデバイス等から成る
周辺機器を接続して構築される。従って、システムを構
築した時、前記周辺機器が正しく接続されたかどうかを
チェックする必要があり、この接続か完全てないと前記
周辺機器の割込機能（こ支障が生じることになる。この
ため、上記のチェックは接続された周辺機器の割込機能
を（ｉ′１酩Ｚすることで行うことかできる。[Technical Background of the Invention] A computer is constructed by connecting peripheral equipment including a plurality of modules and devices. Therefore, when constructing a system, it is necessary to check whether the peripheral device is properly connected. If the connection is not complete, the interrupt function of the peripheral device will be disrupted. The above check can be performed by setting the interrupt function of the connected peripheral device to (i'1).

［背景技術の問題点］ 従来、上記の如く計ｐ機に接続されるモジコール及びデ
バイスの割込機能を１１「認りる場合、各々のモジュー
ル、デバイスに異なったコマンドがあるため、上記υ１
込機能を確認するプログラムを各モジュール及びデバイ
ス毎に設計し、このプログラムを計算機にロードして計
算機バスの割込ライン及び周辺機器の割込機能をｆ「認
しなければならなかった。このため、各モジュール及び
デバイス毎に割込機能確認用のプログラムを作成しなけ
ればならないと共に、計算機種別毎に上記プログラムを
作成し’ｃＴ　Ｌプればならず、このプログラムの作成
に大きな労力及び時間がかかるという欠点があった。ま
た、上記プログラムを理解し作成した者にしか上記チェ
ックを行うことができず、またこのチェックを行うに、
計ｔｆｔＢ１システムを完全に構築して、接続されてい
る周辺機器全てを動作させなければならないという欠点
があった。更に、割込殿能は確認できるが接続されてい
るモジュール及びデバイスの優先順位を確認することが
できないという欠点があった。[Problems in the background art] Conventionally, when recognizing the interrupt function of the module and device connected to the meter as described above, each module and device has different commands, so the above υ1
I had to design a program to check the interrupt function for each module and device, load this program into the computer, and confirm the interrupt line of the computer bus and the interrupt function of the peripheral devices. , it is necessary to create a program for checking the interrupt function for each module and device, and also to create the above program for each computer type, which requires a lot of effort and time. In addition, only a person who understands and created the program can perform the above check, and in order to perform this check,
There was a drawback that the tftB1 system had to be completely constructed and all connected peripheral devices had to be operated. Furthermore, although interrupt capability can be checked, it is not possible to check the priorities of connected modules and devices.

［発明の目的１ 本発明の目的は、上記の欠点に鑑み、計算機に接続され
る周辺機器の割込機能及び優先順位の確認をだれにでも
容易に行うことができるＩＪ込機能確認装置を提供する
ことにある。[Objective of the Invention 1] In view of the above-mentioned drawbacks, an object of the present invention is to provide an IJ-inclusive function confirmation device that allows anyone to easily confirm the interrupt function and priority order of peripheral devices connected to a computer. It's about doing.

［発明の概要］ 本発明は、ＣＰＵ側から割込コマンド信号を送出すると
、これに対して周辺機器側から応答信号を返送するよう
にし、この応答信号を出したデバイスのデバイスアドレ
スの受信順と、予め設定されたデバイスアドレスの順番
とが異なる場合に、異常及び異常デバイスアドレスを表
示することにより、上記目的を達成するものである。[Summary of the Invention] According to the present invention, when an interrupt command signal is sent from the CPU side, a response signal is sent back from the peripheral device side in response to the interrupt command signal. The above object is achieved by displaying an abnormality and an abnormal device address when the order of device addresses is different from a preset order.

［発明の実施例］ 以下本発明の一実施例を図面を参照して説明する。第１
図は本発明の割込機能確認装置を組み込んだ計算機シス
テムの一実施例を示したブロック図でおる。ＣＰＵ１か
ら出るダイレクトメモリアクセス（ＤＭＡ）バス２には
複数の記憶装置３−１〜３−ｎが接続されている。また
、ＣＰＵ１から出る山−カルバス４には複数の周辺装置
５−１〜５−ｎが接続されている。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram showing an embodiment of a computer system incorporating the interrupt function checking device of the present invention. A plurality of storage devices 3-1 to 3-n are connected to a direct memory access (DMA) bus 2 from the CPU 1. Further, a plurality of peripheral devices 5-1 to 5-n are connected to the mountain-car bus 4 output from the CPU 1.

第２図は第１図に示したＣＰＵＩ及び記憶装置３−１〜
３−ｎ、周辺装置５−１〜５−ｎに組み込まれる割込機
能確認装置の一例を示したブロック図でおる。この割込
機能確認装置は第」図に示したＣＰＵ１内に組み込まれ
る確認コマンド送出部６１、応答信号受信部６２、デバ
イスアドレス設定部６３、応答デバイスアドレス記憶部
６４、比較部６５、表示制御部６６、表示部６７と、記
憶装置３−１〜３−ｎ及び周辺状＠５−１〜５−ｎの各
々に設けられるコマンド受信部６８、アンサ送出８１５
６９から構成されている。Figure 2 shows the CPUI and storage devices 3-1 to 3-1 shown in Figure 1.
3-n is a block diagram showing an example of an interrupt function confirmation device incorporated in peripheral devices 5-1 to 5-n. This interrupt function confirmation device includes a confirmation command sending unit 61, a response signal receiving unit 62, a device address setting unit 63, a response device address storage unit 64, a comparison unit 65, and a display control unit, which are incorporated in the CPU 1 shown in FIG. 66, a display unit 67, a command receiving unit 68 provided in each of the storage devices 3-1 to 3-n and peripheral states @5-1 to 5-n, and an answer sending unit 815
It consists of 69.

次に本実施例の動作について説明する。先ず、計算）幾
に接続されている記憶装置３−１〜３−ｎ及び周辺装置
５−１〜５−ｎのデバイスアドレスをデバイスアドレス
設定部６３にＣＰＵ１に接続されるギーボ〜トく図示ぜ
ず）上からに先順位類に入力する。次に、割込機能確認
装置を起動させる図示されないスイッチを押すと、確認
コマンド送出部６１からＣＰＵ１に近い順に記憶装置３
−１〜３−ｎ及び周辺装置５−１〜５−ｎに確認コマン
ドを送出する。なお、優先順位の高い記憶装置及び周辺
装置がＣＰＵ１に近い順に配置される。Next, the operation of this embodiment will be explained. First, calculate the device addresses of the storage devices 3-1 to 3-n and peripheral devices 5-1 to 5-n connected to the CPU 1 in the device address setting section 63. ) Enter the precedence class from the top. Next, when a switch (not shown) is pressed to start the interrupt function confirmation device, the memory devices 3 and 3 are ordered from the confirmation command sending unit 61 to the memory devices 3 in order of proximity to the CPU 1.
A confirmation command is sent to -1 to 3-n and peripheral devices 5-1 to 5-n. Note that storage devices and peripheral devices with high priority are arranged in order of proximity to the CPU 1.

記憶装置３−１〜３−ｎ及び周辺装置５−１〜５−ｎの
各々に設けられたコマンド受信部６８は前記確認コマン
ドを受信すると、これをアンサ送出部６９に知らせる。When the command receiving section 68 provided in each of the storage devices 3-1 to 3-n and the peripheral devices 5-1 to 5-n receives the confirmation command, it notifies the answer sending section 69 of this.

これにより、アンサ送出部６つは応答信号をＣＰＵ１に
返送する。応答信号受信部６２は前記アンサ送出部６９
からの応答信号を受信し、応答信号を送出したデバイス
のデバイスアドレスを応答信号を受信した順番にデバイ
スアドレス記憶部６４に書き込んで行く。その後、計算
機に接続されている記憶装置３−１〜３−ｎ及び周辺機
器５−１〜５−ｎからの応答信号の最後の入力がなされ
た後、一定時間以上前記応答信号の入力がなされなくな
ったら、入力動作は終了される。次に、比較部６５はデ
バイスアドレス設定部６３のデバイスアドレスの格納順
位と応答デバイスアドレス記憶部６４に格納されたデバ
イスアドレスの順位を比較し、異なったものがめった場
合はこのデバイスアドレスを表示制御部６６に知らＩる
。これにより、表示制御部６６は表示部６７のＬＥＤを
点灯させてエラー及び順位が異なる異常デバイスアドレ
スと本来おるべき制御デバイスアドレスとを表示する。As a result, the answer sending unit 6 sends a response signal back to the CPU 1. The response signal receiving section 62 is connected to the answer sending section 69.
The device addresses of the devices that sent the response signals are written into the device address storage section 64 in the order in which the response signals were received. Thereafter, after the last response signal is input from the storage devices 3-1 to 3-n and peripheral devices 5-1 to 5-n connected to the computer, the response signal is not input for a certain period of time or more. When it runs out, the input operation is terminated. Next, the comparison unit 65 compares the storage order of the device addresses in the device address setting unit 63 and the order of the device addresses stored in the response device address storage unit 64, and if a different one is found, this device address is displayed. Part 66 knows. As a result, the display control section 66 turns on the LED of the display section 67 to display the error and abnormal device address with different ranks and the control device address that should be there.

また、接続等が不完全で応答信号が返送されてこない記
憶装置３−１〜３−ｎ及び周辺装置５−１〜５−ｎがお
った場合も、上記デバイスアドレス設定部６３に格納さ
れるデバイスアドレスと応答デバイスアドレス設定部６
４に格納されるデバイスアドレスの順位が異なってくる
。このため、前記表示部６７のＬＥＤが点灯した場合は
優先順位が異なる、即ち周辺機器が設計通りの位置に接
続されていない場合、周辺機器の接続が不完全である場
合を示すことになる。なお、比較部６５の動作は応答デ
バイスアドレス６４にデバイスアドレスが書き込まれる
と同時に行ってもよい。Also, when there are storage devices 3-1 to 3-n and peripheral devices 5-1 to 5-n that do not return response signals due to incomplete connection, etc., the information is stored in the device address setting section 63. Device address and response device address setting section 6
The order of device addresses stored in No. 4 differs. Therefore, when the LED of the display section 67 lights up, it indicates that the priority order is different, that is, the peripheral device is not connected to the designed position, or the connection of the peripheral device is incomplete. Note that the operation of the comparator 65 may be performed at the same time that the device address is written to the response device address 64.

本実施例によれば、計算機の種別及び周辺機器の種別に
かかわらず、割込機能確認装置を用いて割込機能の確認
を行うため、割込機能用のプログラムを作成する必要が
なく、誰にも容易且つ短時間で計算機の割込機能を確認
することができると共に、優先順位の確認部ら、８片１
通りの位置に周辺機器が接続されているかどうかを確認
することができる。また、＝１マント受信部６８、アン
サ送出部６９を周辺機器のインタフェース部等に設りて
おけば、計算機に全ての周辺機器を接続してシステムを
構築しなくとも、上記割込機能及び優先順位の確認を行
うことができる。According to this embodiment, regardless of the type of computer or peripheral device, the interrupt function is checked using the interrupt function checking device, so there is no need to create a program for the interrupt function, and no one can You can easily and quickly check the computer's interrupt function, and there are 8 pieces in 1 including the priority confirmation section.
You can check whether peripherals are connected to the street location. In addition, if the =1 cloak receiving section 68 and answer sending section 69 are installed in the interface section of peripheral devices, the above interrupt function and priority function can be realized without having to connect all the peripheral devices to the computer and construct a system. You can check your ranking.

［発明の効果］ 以上記述した如く本発明の割込機能確認装置によれば、
ＣＰＵ側から割込コマンド信号を送出すると、これに対
して周辺機器側から応答信号を返送するようにし、この
応答信号を出したデバイスのデバイスアドレスの受信順
と、予め設定されたデバイスアドレスの順番とが異なる
場合に、異常及び異常デバイスアドレスを表示すること
により、誰にでも容易に計ｎ機に接続された周辺機器の
割込機能を確認することができると共に前記周辺機器の
優先順位の確認を行い得る効果がおる。[Effects of the Invention] As described above, according to the interrupt function confirmation device of the present invention,
When an interrupt command signal is sent from the CPU side, a response signal is sent back from the peripheral device side, and the order in which the device addresses of the devices that issued this response signal are received and the order in which the device addresses are set in advance are determined. By displaying the abnormality and the abnormal device address when the device is different from the above, anyone can easily check the interrupt function of the peripheral devices connected to the device, and also check the priority order of the peripheral devices. There is an effect that can be carried out.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の割込機能確認装置を組み込んだ計算機
システムの一実施例を示したブロック図、第２図は本発
明の割込機能確認装置の一実施例を示したブロック図で
ある。 １・・・ＣＰＵ ３−１〜３−ｎ・・・記憶装置 ５−１〜５−ｎ・・・周辺装置 ６１・・・確認コマンド送出部 ６２・・・応答信号受信部 ６３・・・デバイスアドレス設定部 ６４・・・応答デバイスアドレス記憶部６５・・・比較
部　　６６・・・表示制御部６７・・・表示部　　６Ｂ
・・・コマンド受信部６９・・・アンサ送出部 代理人　弁理士　本　１）　　崇 第１図FIG. 1 is a block diagram showing an embodiment of a computer system incorporating the interrupt function checking device of the present invention, and FIG. 2 is a block diagram showing an embodiment of the interrupt function checking device of the present invention. . 1... CPU 3-1 to 3-n... Storage device 5-1 to 5-n... Peripheral device 61... Confirmation command sending section 62... Response signal receiving section 63... Device Address setting section 64...Response device address storage section 65...Comparison section 66...Display control section 67...Display section 6B
...Command receiving section 69...Answer sending section Agent Patent attorney Book 1) Takashi Figure 1

Claims (1)

【特許請求の範囲】[Claims] 計算機に接続された複数の周辺機器に割込コマンドを送
出する割込コマンド送出手段と、前記割込コマンドを受
信する割込コマンド受信手段と、割込コマンドを受信し
た場合にこれに対する応答信号を返送する応答信号送出
手段と、応答信号を受信する応答信号受信手段と、予め
設定された順番でデバイスアドレスを記憶すると共に応
答信号を出した装置のデバイスアドレスを受信順に記憶
する記憶手段と、設定されたデバイスアドレスと受信順
に記憶されたデバイスアドレスとを比較して両者の相違
を検出する比較手段と、前記両者の相違があった場合に
異常及び異常箇所を表示する表示制御手段とを具備して
成り、割込コマンド送出手段、応答信号受信手段、記憶
手段、比較手段及び表示制御手段を計算機のＣＰＵ側に
設置し、割込コマンド受信手段と応答信号送出手段とを
各周辺機器側に設置することを特徴とする割込機能確認
装置。Interrupt command sending means for sending an interrupt command to a plurality of peripheral devices connected to a computer; interrupt command receiving means for receiving the interrupt command; and a response signal to the interrupt command when the interrupt command is received. a response signal sending means for returning a response signal; a response signal receiving means for receiving a response signal; a storage means for storing device addresses in a preset order and storing device addresses of devices that have issued a response signal in the order in which they are received; and a display control means for displaying an abnormality and an abnormal location when there is a difference between the two by comparing the received device address and the device address stored in the order of reception to detect a difference between the two. The interrupt command sending means, response signal receiving means, storage means, comparison means, and display control means are installed on the CPU side of the computer, and the interrupt command receiving means and response signal sending means are installed on each peripheral device side. An interrupt function confirmation device characterized by: