JPS60173602A - Decetralized type process controller - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、ローカル・データ収集／制御機能を遂行する
多数のプロセッサを単一のデータ・ケーブルあるいはノ
１イウエイにより相互接続しである特定のローカル・ブ
ロモ・ソサの動作を二重化し、信頼性の向上を図った分
散型プロセス制御装置に関する。更正こ詳細には、本発
明Ｃま特定の場所に複数の冗長ブロモ・ノサを設けてロ
ーカル動作の制御をその一方のブロモ・ノサカ）らイ出
方へ切り換える技術に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a system for interconnecting multiple processors that perform local data acquisition/control functions by a single data cable or gateway to control the operation of a particular local bromo source. This invention relates to a distributed process control device that has redundancy and improved reliability. More specifically, the present invention relates to a technique of providing a plurality of redundant bromo-nosers at a specific location and switching control of local operation from one of the bromo-nosakas to the other.

発電、石油精製のような工業的プロセスを制御するため
に、被制御対象のプラント全体の種々の場所にデータ処
理装置を多数設けた分散型プロセス制御装置がますます
一般化してきて０る。か５る分散型プロセス制御装置で
は、中央データ・バンクを有するホスト・コンピュータ
を用いるかわりにデータ・ベースた゛けてなく全てのプ
ロセス制御／データ収集機能がその全系統の種々のブロ
モ・ソサヘ分散される。ホスト・コンピュータを用いな
いことに起因する種々の利点のうちで多分最も注目すべ
きものは、分散型プロセス制御装置の処理用頭悩（Ｐｒ
ＯＧｅ８８ｉｎｇｉｎｔｅｌｌｉｇｅｎｃｅ）　＋７）
一部が機能せず、もし中央あるいはホスト・コンピュー
タを備えたものの故障あるいは誤動作であれば全システ
ムが動作を停止トするような場合でも、この分散型装置
は動作を継続できることである。In order to control industrial processes such as power generation and petroleum refining, distributed process control systems in which a large number of data processing devices are installed at various locations throughout the plant to be controlled are becoming increasingly popular. In these distributed process control systems, instead of using a host computer with a central data bank, the database and all process control/data collection functions are distributed among various systems throughout the system. . Perhaps the most notable of the various benefits resulting from not using a host computer is the processing headaches of distributed process controllers.
OGe88ingintelligence) +7)
This distributed system can continue to operate even if some parts of the system fail and the entire system stops working if the central or host computer fails or malfunctions.

任意のプロセス制御装置において、重要なシステム構成
要素を冗長性を得べく複数個設け、一つの要素が・故障
した場合でも他の同機能の要素がそれにとって代われる
ようにしてシステムが継続して機能できることが望まし
い。本発明がその一部を構成する分散型プロセス制御装
置に関しては、多数の出願か現在係属中である。In any given process control device, multiple critical system components are provided for redundancy so that if one component fails, another component with the same function can take its place, so that the system continues to function. It is desirable to be able to do so. A number of applications are currently pending relating to the distributed process control system of which the present invention forms a part.

その一つは引用により本明細書の一部を構成する１９８
６年６月２９日出願の米国特許出願第５０９　、１２２
号である。その出願の発明は、分散型プロセス制御シス
テムを構成するデータ・ハイウェイと種々のドロ゛ツブ
の間の相互接続手段に冗長性を与える技術に関する。そ
の発明では各ドロップに二つのデータ・ハイウェイ通信
プロセッサを用い、その両方が単一のデータ・ハイウェ
イを介して受信されるメツセージをチ′ニックする。メ
ツセージが正しく復号された時には、データ・ハイウェ
イ・プロセッサの各々は　′正メツセージ割り込み信号
’　（ｇｏｏｄ　ｍｅｓｓａｇｅ　１ｎｔｅｒｒｕｐｔ
”Ｓｉｇｎａｌ）をそのドロップへ出力する。ドロップ
は、正メツセージ割り込み信号を最初に出力したプロセ
ッサからそのメツセージを取る。このようにして、二つ
の冗長プロセッサはいずれもマスターあるいはスレーブ
でない関係で動作される。つまり、両方のプロセッサは
同じように動作するため、制御の切り換え等の問題がな
い。198, one of which is incorporated herein by reference.
U.S. Patent Application No. 509, 122, filed June 29, 2006
This is the number. The invention of that application relates to techniques for providing redundancy in the interconnection means between the data highway and the various drives that make up a distributed process control system. That invention uses two data highway communication processors in each drop, both of which tick messages received over a single data highway. When a message is successfully decoded, each of the data highway processors sends a 'good message interrupt signal'.
”Signal) to its drop.The drop takes the message from the processor that first outputs the positive message interrupt signal.In this way, the two redundant processors are operated in a relationship where neither is master or slave. In other words, since both processors operate in the same way, there are no problems such as control switching.

上記した係属中の出願に記載された発明によるドロップ
は、その各々が二つのプロセッサ、すなわちデータ・ハ
イウェイ通信プロセッサと、データ収集、プロセス制御
、オペレータ・インターフェイス等のようなローカル・
ドロラフ機能を遂行する為に用いられるファンクショナ
ル・プロセッサとを有する。これらも同様に冗長性を持
つよう構成されることが望ましい。しかしながら、抵触
の問題、すなわち二重化したプロセッサが抵触するある
いは非同期のコマンドを出力する問題を解消する為には
、常にいずれのプロセッサか制御モードにあるかを判定
する手段を設ける必要がある。さらに、この冗長性の伺
与にあたってはマスク咬スレーブの構成でなく、プロセ
ス変数の制御の切り換えがオペレータの介入なしにスム
ースに且つ自動的に行なわれることが望ましい。The drop according to the invention described in the above-mentioned pending application each has two processors, namely a data highway communications processor and a local processor such as data acquisition, process control, operator interface, etc.
and a functional processor used to perform drawlough functions. It is desirable that these also be configured to have redundancy. However, in order to solve the conflict problem, that is, the problem of duplicated processors conflicting or outputting asynchronous commands, it is necessary to provide a means for always determining which processor is in the control mode. Furthermore, in order to provide this redundancy, it is desirable that the control of the process variables be switched smoothly and automatically without operator intervention, rather than the configuration of the mask slave.

冗長性が重要なもう一つの領域は、特定のドロップの機
能、例ればオペレータ・インターフェイス・ステーショ
ンにおけるターミナル・ソフトウェア、あるいは制御場
所におけるデータ収集７／プロセス制御機能、及び監視
あるいは制御の必要かあるローカル・オペレーションに
関連スるソフトウェア・プログラムをランするローカル
・プロセッサの間にインターフェイスを設けることであ
る。例えば、上Ｊ［１シた係属中の出願に記載された装
置の好ましい実方街例によれば、データ・ハイウェイ及
びファンクショナル・プロセッサ（それらの間で通信及
びローカル・データ収集／制御機能が遂行される）はマ
ルチパス・コンパチブルで（“Ｍｕｌｔｉｂｕｓ　ｃｏ
ｍｐａｔｉｂｌｅ“）あることが望ましい。すなわち、
それらがマルチパス（インテル・コーポレーションの商
標）と呼はれる業界で標準品のバスにインターフェイス
するよう設計されていることか望ましい。もしそうであ
れば普通に手に入る多数の装置を全てローカル・プロセ
ッサの一部としそ用いることができ、システムの設計が
容易になる。ドロップの他の構成要素、例えばファンク
ショナル・プロセッサ　とデータ・ハイウェイ通信プロ
セッザにより共用される共用メモリーもまたマルチパス
・コンパチブルであり、これらの装置は全てこのバスを
用いてそれらの間の種々の相互通信を行なう。しかしな
から、マルチパスは、論理制御装置、例えばすしくサー
モカップル、ソレノイド弁等か結合されるバスとしては
先ず第１に選ばれたものではなかった。特に、本出願の
出願人はローカル・データ収集／制御機能の為に出願人
か以前より販売していたポイント・カード（”ｐｏｉｎ
ｔ　ｃａｒｄｓ“）を用いることを望んだ。これらは本
明細書において分散型出力／入力バス、又はＤＩＯＢと
呼ばれる異なるバス構造とインターフェイスできるよう
になっている為、マルチパスのデータ及びコマンドをＤ
ＩＯＢのそれらに対応するものへ翻訳する装置を設ける
必要がある。このレベルにおいても、冗長性を与えるこ
とが明らかに望ましい。また、冗長性を与える為に設け
た翻訳あるいはインターフエイ各川装置はいずれもマス
ターあるいはスレーブでなく共に等しい役割で存在し、
何らかの理由で突然制御の切り換えが望ましい状態にな
ってもその切り換えを複雑な操作を伴なわずに行なえる
ことが望ましい。Another area where redundancy is important is the need for specific drop functions, such as terminal software at operator interface stations, or data collection/process control functions at control locations, and monitoring or control needs. It is the provision of an interface between local processors that run software programs related to local operations. For example, a preferred implementation of the apparatus described in the pending application of J.D. “Performed” is multipath compatible (“Multibus co
It is desirable that there is a
Preferably, they are designed to interface to an industry standard bus called Multipath (trademark of Intel Corporation). If so, a large number of commonly available devices could all be used as part of the local processor, simplifying system design. Other components of the drop, such as the shared memory shared by the functional processor and the data highway communications processor, are also multipath compatible, and all of these devices use this bus to communicate the various interconnections between them. communicate. However, multipath has not been the first choice for buses to which logical control devices, such as thermocouples, solenoid valves, etc., are coupled. In particular, the applicant of this application uses the "point cards" previously sold by the applicant for local data collection/control functions.
t cards"). They are designed to interface with a different bus structure, referred to herein as a distributed output/input bus, or DIOB, so that multipath data and commands can be
It is necessary to provide a device to translate the IOBs into their corresponding ones. It is clearly desirable to provide redundancy at this level as well. In addition, each translation or interface device installed to provide redundancy is not a master or slave, but both exist with equal roles,
Even if a state suddenly becomes desirable for control switching for some reason, it is desirable to be able to perform the switching without any complicated operations.

その上、全ての冗長要素のメモリーに記憶されたｒｊＪ
変プロブロｉパラメータ等に関するデータを等しく最新
のデータとなるようにして、制御の切り換えが必要であ
れば不連続性の無いように行ない、制御モードへ新しく
切り換わったプロセッサがプロセス変数の突然の変化を
命令しないようにすることが望ましい。Moreover, rjJ stored in memory of all redundant elements
Ensure that data related to variable probro i-parameters, etc. are equally up-to-date, and if control switching is necessary, do so without discontinuities, so that the processor newly switched to control mode will be able to avoid sudden changes in process variables. It is preferable not to order this.

また、か＼る分散型プロセス制御装置では、冗長プロセ
ッサのうちの唯一つが任意の特定の時間において所与の
機能の制御を行なうことができるようなフェイル・セー
フ・システムを提供することが望ましい。It is also desirable in such distributed process control systems to provide a fail-safe system in which only one of the redundant processors can take control of a given function at any particular time.

更に、上述の種々の機能か冗長制御システムを構成する
よう提供され、同一のカード、すなわち種々の要素を有
する回路ボードをその両方のプロセッサに用いることか
でき、それらを共に用いるに必要な改造は最小限におさ
えられることが望ましい。Furthermore, the same card, i.e., a circuit board with the various elements provided to implement the various functions described above or to form a redundant control system, can be used for both processors, and the modifications required to use them together are It is desirable to keep it to a minimum.

史に、一方の冗長プロセッサによる信号出力を制御の切
り換えと同時にもう一方のプロセラ同一の回路設計て製
造できることが望ましい。Historically, it is desirable to be able to simultaneously design and manufacture the same circuit for the other redundant processor at the same time as switching control of the signal output from one redundant processor.

従って、本発明の目的は、データ・ハイウェイ手段とロ
ーカル・プロセッサの間にインターすることにある。It is therefore an object of the invention to provide an interface between a data highway means and a local processor.

オ鉋きへ１喋。One word to the plane.

ｆ”’Ｉ・ハイウェイにより接続されたデータ収集／制
御ドロップを有する分散型プロセス制御装置であって、
前記各ドロップは、フリップ・７０ツブ回路を構成する
よう接続され前記データ・ハイウェイに関しローカル・
プロセス制御機能と通信インターフェイス機能を遂行す
る第１及び第２の同一のプロセッサと、各プロセッサに
とって必要なイネーブルされた信号を反転してもう一方
のプロセッサのＡＮＤゲートへ供給さが前記ハイウェイ
に関する通信機能を遂行するハイウェイ・インターフェ
イス・プロセッサを構成する複数のプロセッサ手段とロ
ーカル・データ収集及び制御を遂行するファンクショナ
ル・プロセッサとを有する複数のデータ収集／プロセス
制御ドロップを分散型プロセス制御装置の作動方法であ
って、任意の所与の時間において前記プロセッサ手段の
第１のものが前記機能を遂行する能動モードにあるよう
制御し、各ドロップの他のすべてのプロセッサ手段が受
動モードにあるよう制御し、そのファンクショナル・プ
ロセッサあるいはそのハイウェイ・インターフェイス・
プロセッサが故障すると同時に前記プロセッサ手段の前
記第１のものの能動モードを停止させ、前記ドロップの
前記プロセッサ手段の前記もう一つのもののファンクシ
ョナル・プロセッサ及びハイウェイ・インターフェイス
・プロセッサか共に動作ｄ■能な場合には前記プロセッ
サ手段のもう一つのものの受動モードを停止二して前記
機能を当該技術分野の需要及び上述した本発明の目的は
、本発明に従って冗長性付与の為に複数のプロセッサを
設けて分散型プロセス制御装置を構成することにより達
成される。その二つのプロセッサは実質的にフリップ・
７０ツブ回路を構成するように接続される為、もし一方
のプロセッサがローカル・オペレーションに対する制御
を行なう場合にはもう一方のプロセッサは自動的にそれ
ができないようディスエイプルされ、かくしてそれらの
間の抵触が回避される。本発明の好ましい実施例では二
つのプロセッサは同一構成を有し、それらの相互接続は
それら二つの間において半分のねじりを与えられた平板
ケーブルによるため、ケーブルにより送られる信号の順
序が同一の終端部間において反転される。A distributed process control device having data collection/control drops connected by an f”'I highway, the device comprising:
Each of the drops is connected to form a flip 70-tub circuit and has a local connection with respect to the data highway.
first and second identical processors that perform process control functions and communication interface functions, and wherein enable signals necessary for each processor are inverted and provided to an AND gate of the other processor for communication functions related to the highway; A method of operating a distributed process control apparatus includes a plurality of data acquisition/process control drops comprising a plurality of processor means constituting a highway interface processor for performing local data collection and control; and a functional processor for performing local data collection and control. controlling at any given time a first of said processor means to be in an active mode for performing said function and all other processor means of each drop to be in a passive mode; Its functional processor or its highway interface
when a processor fails and at the same time the active mode of the first one of the processor means is stopped and the functional processor and the highway interface processor of the other one of the processor means of the drop are both operational; In order to stop the passive mode of another of said processor means, the said function is fulfilled by the need in the art and the object of the invention as stated above, by providing and distributing a plurality of processors for redundancy according to the invention. This is accomplished by configuring a mold process controller. The two processors are essentially a flip
Because they are connected to form a 70-tube circuit, if one processor takes control of local operations, the other processor is automatically disabled from doing so, thus eliminating conflicts between them. is avoided. In a preferred embodiment of the invention, the two processors have the same configuration, and their interconnection is by a half-twisted flat cable between the two, so that the order of the signals sent by the cables ends with the same termination. Inverted between sections.

このようにすれば、例えば一つのプロセッサか同一の回
路ボードが共働出来るようになる。This allows, for example, one processor or the same circuit board to work together.

以下、添付図面を参照して、本発明の実施例を詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.

第１図は、本発明による分散型データ処理装置の典型的
なドロップの構成を示す。この好ましい実施例では簡単
な同軸ケーブルであるデータ・ハイウェイ・ケーブル１
０はデータ・ハイウェイ・：Ｉ７　トｏ−ラ１２に接続
され、このコントローラはランダム・アクセス・メモリ
（ＲＡＭ　）ユニット１４へ接続される。ＲＡＭはデー
タ・ハイウェイ・コントローラとローカル・プロセッサ
（ＣＰＵ　）１６により共用される。上記した係属中の
出願の好ましい実施例では、データ・ハイウェイ・コン
トローラ１２はデータ・ハイウェイから直列に受信した
ビットを選択し、それらを復号して、ローカルＣＰＵ　
１６の動作にとって興味のあるデータを共用ＲＡＭ　１
４の記憶場所に記憶させる。ＣＰＵ　１６がそのデータ
を必要とする時は、それはたゾ共用ＲＡＭ１４をアクセ
スするだけである。このようにずれば、データ・ハイウ
ェイ・コントローラ１２トＣＰＵ１６の動作を同期させ
る必要はない。FIG. 1 shows a typical drop configuration of a distributed data processing apparatus according to the present invention. Data Highway Cable 1, which in this preferred embodiment is a simple coaxial cable.
0 is connected to a data highway:I7 controller 12, which is connected to a random access memory (RAM) unit 14. RAM is shared by the data highway controller and local processor (CPU) 16. In the preferred embodiment of the above-described pending application, data highway controller 12 selects bits received serially from the data highway, decodes them, and sends them to the local CPU.
Shared RAM 1 stores data that is of interest to 16 operations.
Store it in the storage location 4. When CPU 16 needs the data, it simply accesses shared RAM 14. With this shift, there is no need to synchronize the operations of the data highway controller 12 and the CPU 16.

共用ＲＡＭとＣＰＵの間の通信はマルチパス１８ヲ介し
て行なわれる。上述したように、このバスは当業界で好
適に用いられているものであり、それにプラグ・コンパ
チブルな端末装置が種々存在する。Communication between the shared RAM and the CPU is via multipath 18. As mentioned above, this bus is preferred in the industry, and there are a variety of terminal devices that are plug-compatible with it.

上述したように、本発明による装置の好ましい実施例で
は、ローカル・データ収集及びプロセス制御機能がポイ
ント・カード２ｏとして知られている装置により実行さ
れる。これらは、この好ましい実施例てはマルチパス１
８てなく、分散型人力−出力ハス（ＤＩＯＢ）２２と呼
ばれる異な乙種類のバス構造に結合されるように設計さ
れている。マルチパス１８とＤＩＯＢ　２２の間のイン
ターフエイスハ、マルチパス−ＤＩＯＢインターフェイ
ス（ＭＢＵ）カード２４により提供される。As mentioned above, in a preferred embodiment of the device according to the invention, the local data collection and process control functions are performed by a device known as a points card 2o. These are multipath 1 in this preferred embodiment.
8, but is designed to be coupled to a different type of bus structure called a distributed manpower-output bus (DIOB) 22. The interface between multipath 18 and DIOB 22 is provided by a multipath-DIOB interface (MBU) card 24.

本発明によれば、データ・ハイウェイ・コントローラ、
共用ＲＡＭ１４．　ＣＰＵ１６及びＭＢＵ　２４は全て
種々のドロップを接続するデータ・ノ＼イウエイ１０と
同様、各ドロップにつき二重化される。好ましい実施例
では、ＭＢＵ２４はＣＰＵ１６及びデータ・ハイウェイ
・コントローラー２のうちのいずれか史上 際にローカル制御及び通信機能を遂行するか、決定し、
各ドロップにおける二つのＭＢＵ２４が互いに通信して
、これらの間の優先の問題を解決する。この種の冗長性
を有するドロップのブロック図が第２図である。ＭＢＵ
−Ａ　２４は、後述する通信ライン２６を介してＭＥＵ
−Ｂ２４ａと通信する。According to the invention, a data highway controller;
Shared RAM14. The CPU 16 and MBU 24 are all duplicated for each drop, as are the data ways 10 that connect the various drops. In a preferred embodiment, MBU 24 determines which of CPU 16 and data highway controller 2 performs local control and communication functions at any given time;
The two MBUs 24 in each drop communicate with each other to resolve priority issues between them. A block diagram of a drop with this type of redundancy is shown in FIG. MBU
-A 24 is connected to the MEU via a communication line 26, which will be described later.
-Communicate with B24a.

冗長データ・ハイウェイ　１０及び１０ａは、図示の如
く冗長データ・ハイウェイ・コントローラ１２及び１２
ａに接続される。これらは共用ＲＡＭ　ｉ４．１４ａ及
び複マル・ヂバス１８，１８ａを介してＣＰＵ　１６’
、　１６ａと通信を行なう。冗長性を更に増加させるに
は、各データ・ハイウェイ・コントローラ１２に図示の
点線で示すように第２のデータ・ハイウェイ１０ａを加
えれはよい。これは、−り記した係属中の米国特許出願
第５０９，１２２号の発明の一部を構成するものであり
、既に上述した。Redundant data highways 10 and 10a are connected to redundant data highway controllers 12 and 12 as shown.
connected to a. These are connected to the CPU 16' via the shared RAM i4.14a and the multiplex bus 18, 18a.
, 16a. To further increase redundancy, a second data highway 10a may be added to each data highway controller 12, as shown in dotted lines. This forms part of the invention of copending US patent application Ser. No. 509,122, identified above, and has already been described above.

二つのＭＥＵ　２４　、２４ａはしかしながら、共に同
一の分散型入カー出力バス２２へ接続され、そこから冗
長性を付与されていないポイント・カード２０へ接続さ
れる。当業者はこＳて、任意の所７ｇの時間においてた
Ｘ一つのローカル・プロセッサ１６、一つのデータ・ハ
イウェイ会コントローラ１２及び一つのＭＢ［Ｊ２４が
能動、すなわち制御モードにあり、他方のものは待機、
すなわちバックアップモードにあることが絶対条件であ
るくことを認識されるであろう。これは、もし両方が同
時に通信及び制御機能を遂行しよう゛とすれば必ずそれ
らの間の食い違いかエラーとして検知され、それか重大
な問題になる恐れがあるからである。The two MEUs 24, 24a, however, are both connected to the same distributed input/output bus 22 and from there to the point card 20, which is not provided with redundancy. Those skilled in the art will appreciate that at any given time 7g, one local processor 16, one data highway controller 12 and one MB[J24 is active, ie in control mode, and the other one is stand-by,
In other words, it will be recognized that being in backup mode is an absolute condition. This is because if both try to perform communication and control functions at the same time, a discrepancy or error between them will inevitably be detected, which may lead to serious problems.

本発明によれば、この問題はドロップの製作時に一方の
ＭＢＵを一次、他方を二次と決めることにより解決され
る。その後、−次ＭＢＵ及びその関連のファンクショナ
ル・プロセッサ１６並ひにデータ・ハイウェイ・コント
ローラ１２　に制御を行なわせ、その−次系及びその相
互間の通信に問題がｆｉｓｔければもう一方のＭＥＵが
それらに従属する関係にする。問題が発生すれば、冗長
プロセッサ１６．データ・ハイウェイ・コントローラ１
２及びＭＢＵ２４が制御を行なうべく取って代わること
を要請される。冗長装置ばが必要なことは、故障中のＭ
ＢＵ２４から通信ライン２６を介してもう一方のＭＥＵ
へ通告される。冗長Ｍ　ＢＩＪ　２４はまた、−次装置
の故障を感知して所与の時間内に動作する必要があるこ
とを検知し、そのもう一方の装置からの特定の指示無し
に制御モードに入゛る。According to the invention, this problem is solved by designating one MBU as primary and the other as secondary during drop fabrication. Thereafter, the next MBU and its related functional processor 16 and data highway controller 12 are controlled, and if there is a problem with the next MBU and the communication between them, the other MEU is Make them subordinate to each other. If a problem occurs, redundant processors 16. Data Highway Controller 1
2 and MBU 24 are requested to take over to take control. The need for redundant equipment means that
from the BU 24 to the other MEU via the communication line 26.
will be notified. The redundant M BIJ 24 also senses the failure of the next device and needs to operate within a given time and enters control mode without specific instruction from its other device. .

上述したように、ＭＢＵは冗長ドロップの各半分にある
他の回路と同様同一であり、その為それらの構成が単純
化されコストが減少できることが望ましい。第６図は、
この目的を達成すると同時に必要なマルチパス−ＤＩＯ
Ｂインターフェイス及び制御ロジック機能を提供するＭ
ＢＵの回路のブロック図を示す。第６図の左側において
、マルチパス１８から訝通得られる・種々の信号、参照
番号３２の１９ビツトのアドレス信号及び参照番号ろ４
及び６６の二つの８ビツト・データ・ライン並ひに参照
番号６８の５つの制御信号を示す。これらは全てマルチ
パスについてのインテル・コーポレーションの仕様書を
見れば普通に理解できる。第６図の右側に示した分散型
人力−出力バス２２への出力信号は、参照番号４０の８
個のアドレスビットと、４２の８個のデータビットであ
る。４４のところには５個の制御信号か与えられる。こ
れらの信号の利用法については当業者であれば一般的に
理解できる。As mentioned above, it is desirable that the MBUs are identical as well as the other circuitry in each half of the redundant drop, so that their construction can be simplified and cost reduced. Figure 6 shows
Multipath-DIO required to achieve this purpose
B provides interface and control logic functions
The block diagram of the circuit of BU is shown. On the left side of FIG. 6, various signals derived from multipath 18, a 19-bit address signal referenced 32 and a 19-bit address signal referenced 4
and 66, as well as five control signals referenced 68. All of this can be easily understood by looking at Intel Corporation's specifications for multipath. The output signal to the distributed human power output bus 22 shown on the right side of FIG.
address bits and 42 eight data bits. Five control signals are provided at 44. The use of these signals is generally understood by those skilled in the art.

好ましい実施例において、マルチパスを用いた構成では
普通に行なえるように、ＭＥＵユニットはファンクショ
ナル・プロセッサに関してメモリ・マツプ型端末として
動作する。ＭＢＵはプロセッサ及び制御ロジック４６を
含み、このロジックはマルチパス６２から受信されたア
ドレス信号をＤＩＯＢ　２２において用いられる適当な
ドライバ・イネーブル信号へ変換する。プロセッサ及び
制御ロジックは、ケーブル２６（第２図）が接続される
ディスエイプル制御コネクタ４８を介して他方のＭＢＵ
ボードから入力を受け取る。他方のＭＢＵから受け取っ
た信号はステータス・レジスタ５０と冗長コントローラ
・ロジック５２へ供給され、このロジックにはまたコン
トロール・レジスタ５４から入力が供給される。冗長コ
ントローラ・ロジック５２はいずれのＭＢＵ、従ってい
ずれのファンクショナル・プロセッサ及びデータ・ハイ
ウェイ・プロセッサが使用されるべきかの決定がなされ
る回路の一部であり、その動作については第４図を参照
して詳細に説明する。In the preferred embodiment, the MEU unit operates as a memory mapped terminal with respect to the functional processor, as is common in multipath configurations. The MBU includes processor and control logic 46 that converts address signals received from multipath 62 into appropriate driver enable signals for use in DIOB 22. The processor and control logic is connected to the other MBU via a disable control connector 48 to which cable 26 (FIG. 2) is connected.
Receive input from the board. Signals received from the other MBU are provided to a status register 50 and redundant controller logic 52, which also receives inputs from a control register 54. Redundant controller logic 52 is part of the circuitry in which decisions are made as to which MBU and therefore which functional processor and data highway processor should be used; see FIG. 4 for its operation. This will be explained in detail.

ＭＢＵボードには夫々二つのスイッチ５６及び５８が設
けられている。スイッチ５６はオペレータによりＲＵＮ
あるいはＳＦ’ＲＶＩＣＥ位置ヘセットされ、サービス
モードの時はボードのテストが可能になる。スイッチ５
８は、特定のＭＢＵ、従ってその関連のＣＰＵ　１６が
そのドロップの一部ユニットかあるいはバックアップ・
ユニットかを決める為に用いられる。かくして、スイッ
チ５８はどのＭＢＵ及び関連するどのファンクショナル
・プロセッサー６並ひにデータ・ハイウェイ・プロセッ
サ１２か制御モードにあるか（そのドロップにおける両
方の部分が適正に機能する場合）を決定する。もしそう
でなけれは、冗長ユニットのうち適正に機能するものが
自動的に制御モードに入る。ＭＢＵラ ホードの残りの主要構成要素はコマンド複竿及ヒデータ
バス制御ユニット６０である。これは、他のドライバー
、インバーター、及びラッチ等と同様本発明の範囲には
入らず、これらのユニットの機能及び設計は当業者であ
れば一般的に理解される。The MBU board is provided with two switches 56 and 58, respectively. Switch 56 is set to RUN by the operator.
Alternatively, it is set to the SF'RVICE position, and the board can be tested in service mode. switch 5
8 indicates that the specific MBU, and therefore its associated CPU, 16 is part of the drop's unit or a backup
Used to determine units. Thus, switch 58 determines which MBU and associated functional processor 6 as well as data highway processor 12 is in control mode (if both parts of the drop are functioning properly). If not, the properly functioning redundant unit automatically enters control mode. The remaining major components of the MBU Lahode are the command and data bus control unit 60. This, like other drivers, inverters, latches, etc., does not fall within the scope of this invention, and the function and design of these units are generally understood by those skilled in the art.

第４図は、第６図の冗長ロジック５２を詳細に示したも
のである。図示の二つのスイッチ５６及び５８は、ステ
ータス・レジスタ５０へ入力を供給する。制御レジスタ
５４の接続も同様に図示した。FIG. 4 shows the redundancy logic 52 of FIG. 6 in more detail. Two switches 56 and 58 are shown providing inputs to status register 50. The connection of the control register 54 is also illustrated in the same way.

入力信号は第４図の左側、出力信号は右側に示した。一
般的に、このロジックの目的は関連のＭＢＵ及びプロセ
ッサ回路をイネーブル、すなイつち関連の冗長回路かイ
ネーブルされていない場り 合に１；Ｍり関連のＭＢＵ及びプロセッサ回路イネーブ
ル、すなイつち通信及びローカル処理動作の制゛御を行
なえるようにすることである。従って、例えは一つの入
力信号出して８０で示す“ＰａｒｔｎｅｒＥｎａｂｌｅ
ｄ”がある。この信号は７８のところで反転されＡＮＤ
ゲート６０へ供給される。同じように”Ｐａｒｔｎｅｒ
　Ｅｎａｂｌｅｄ　”が真であれば、”ｇｎａｂｌｅｄ
“信号を出力するＡＮＤゲート６０の出力（この出力は
ＬＥＤ６Ｑに点灯することにより指示される）は従って
真でありえない。同様にＡＮＤゲート６０へのもう一つ
の入力は制御レジスタ５４からの“Ａ１１ｖｅ　″信号
である。この信号は関連のファンクショナル・プロセッ
サが適正に動作していることを示す。もしそうでなけれ
ば“Ｉｆｆｎａｂｌｅｄ“信号は得られない。”ｂｎａ
　ｂｌｅｄ　＃は７６のところでもう一方の、すなわち
パートナ−ＭＢＵへ送られ、そコテ“Ｐａｒｔｎｅｒ　
Ｅｎａｂｌｅｄ“として解釈される（８０のところで）
。第２の出力信号はＩ’ｍＯＫ″（６６）である。これ
は、ＭＢＵ、その関連のファンクショナル・プロセッサ
及びデータ・ハイウェイ・プロセッサが全て順調に動作
していることを意味し、もう一方のＭ１３Ｕへ送られて
そこで６８で示すように“Ｐａｒｔｎｅｒ　ＯＫ“と解
釈さｈ　ル。”Ｃａｂｌｅ−ｉｎ−Ｐｌａｃｅ″信号７
０もまた示した。明らかｌこ、もし相互接続ケーブル２
６（第２１図）が問題があれば、スタータス・レジスタ
５０にこの事実が通告され、適当な動作を取れるように
する必要がある。制御レジスタ５４を介してファンクシ
ョナル・プロセッサから受信される“Ｒｅｑｕｅｓｔ　
Ｃｏｎｔｒｏｌ　”信号を７２で示した。明らかに、も
しＭＢＵが制御モードに入る必要が無いならば、すなわ
ちファンクショナル・プロセッサに進行中の動作が無い
ならば、そのＭＢＵは制／１１１１モードに移行する理
由はなく、従ってこの信号はまたＡＮＤゲート６０へ送
られる。The input signal is shown on the left side of FIG. 4, and the output signal is shown on the right side. Generally, the purpose of this logic is to enable the associated MBU and processor circuits, i.e. 1 if the associated redundancy circuitry is not enabled; In other words, it is possible to control communication and local processing operations. Therefore, for example, if one input signal is output, "PartnerEnable" indicated at 80 is output.
d”. This signal is inverted at 78 and AND
Supplied to gate 60. Similarly, “Partner”
If "Enabled" is true, "gnabled" is true.
The output of AND gate 60 which outputs the signal "A11ve" (which output is indicated by illuminating LED 6Q) cannot therefore be true. Similarly, another input to AND gate 60 is "A11ve" from control register 54. This signal indicates that the associated functional processor is operating properly. If it is not, you will not get the “Iffnabled” signal.”bna
bled # is sent to the other, partner MBU at 76, where it
Interpreted as “Enabled” (at 80)
. The second output signal is I'mOK'' (66), which means that the MBU, its associated functional processor and data highway processor are all working fine; The “Cable-in-Place” signal 7 is sent to M13U and interpreted there as “Partner OK” as shown at 68.
0 was also shown. Obviously, if interconnect cable 2
6 (FIG. 21), it is necessary to notify the status register 50 of this fact so that appropriate action can be taken. “Request” received from the functional processor via the control register 54
Control" signal is shown at 72. Obviously, if the MBU does not need to enter control mode, i.e., there is no operation in progress in the functional processor, the MBU will enter control/1111 mode. There is no reason, so this signal is also sent to AND gate 60.

ワンショット７４が設けられ、その端子にはジャンパ７
６が接続される。典型的には、このワンショット７４は
時々″Ａ１１ｖｅ″Ａ１１ｖｅ″信号ように用いられる
。すなわち、もしそのワンショットがファンクショナル
・プロセッサが制御レジスタ５４に”Ａ１１ｖｅ“ビッ
トをセットすることにより周期的にイネーブルされない
場合には、ファンクショナル・プロセッサが故障し、”
　ｈ、ｎａ　ｂｌｅｄ　”信号を与えるべきてないとい
うことがＭＢＵへ指示される。ジャンパはワンショット
をリセットしなければならないインターバルの長さを変
化させ、そのインターバルはファンクショナル・プロセ
ッサにおいてランされるプログラムの長さに従って選択
される。従って、ワンショットの信号は、もし５９にお
いてそれと１（ＵＮ信号の論理積を取った結果か真であ
れは、すなわちスイッチ５６がＲＵＮ位置にあれば、Ａ
ＮＤゲート６０へ加えられる。ファンクショナル・プロ
セッサが作動中であることを示す制御レジスタ５４の“
Ｉ’ｍＯＫ“ビットと、上述したようにワンショット７
４から受信した“Ａ１１ｖｅ″信号７５の論理積を５７
で取った結果である６６におけるＩ’ｍＯＫ“信号出力
は、もう一つのＭＢＵへの“Ｐａｒｔｎｅｒ　ＯＫ″信
号（６８）となる。A one-shot 74 is provided, and a jumper 7 is connected to its terminal.
6 is connected. Typically, this one-shot 74 is sometimes used as an "A11ve" signal, i.e., if the one-shot is triggered periodically by the functional processor setting the "A11ve" bit in the control register 54. If not enabled, the functional processor will fail and
h, na bled ” indicates to the MBU that the signal should not be given. The jumper changes the length of the interval during which the one-shot must be reset, and that interval is The one-shot signal is therefore selected according to the length of the one-shot signal if it is ANDed with the 1 (UN signal) at 59, i.e. if switch 56 is in the RUN position, then A
applied to ND gate 60; “” in the control register 54 indicates that the functional processor is in operation.
I'm OK" bit and one shot 7 as mentioned above
The AND of the “A11ve” signal 75 received from 4 is 57
The I'mOK" signal output at 66, which is the result obtained in step 2, becomes the "Partner OK" signal (68) to another MBU.

第５図は、二つのＭＢＵが本質的にフリップ・フロップ
の回路構成で動作し、その為唯一つのＭＢＵが動作され
る、すなわち“Ｅｎａｂｌｅｄ″信号を出力して任意の
時に制御を行なう態様を説明する為のものである。第５
図において６０で示した二つのＡ　Ｎ　Ｄゲートは、第
４図のＡＮ’Ｄゲートと同しものである。再ひ、ＡＮＤ
ゲートへの入力は制御レジスタからワンシヨツト７４を
介して取り出した“Ａ１１ｖｅ“信号７５、及び第４図
に示した７８により反転される“Ｐａｒｔｎｅｒ　Ｅｎ
ａｂｌｅｄ“信号８０である。かくして、これら６２の
信号が全て真になると対応するＭｆ３Ｕはイネーブルさ
れ適当なＥｎａｂｌｅｄ“信号７６が出力される。この
信号は７８により反転されてもう一つのＡＮＤゲートへ
加えらえる為、図示の７リツプ・フロップ構造が得られ
る。すなわち、ＡＮＤゲート６０のうちたシ一方たけが
任意の時間に真の信号を出力できる。その回路ボード上
にこのＡＮＤゲートがあるＭＢＵが、任意の所与の瞬間
において制御モードにあるＭＢＵである。FIG. 5 illustrates the manner in which two MBUs essentially operate in a flip-flop circuit configuration, so that only one MBU is activated, i.e. outputs an "Enabled" signal to provide control at any time. It is for the purpose of Fifth
The two A N D gates indicated at 60 in the figure are the same as the AN'D gates of FIG. Again, AND
The inputs to the gate are the "A11ve" signal 75 taken from the control register via one shot 74, and the "Partner En" signal 75 which is inverted by 78 shown in FIG.
Thus, when all 62 of these signals are true, the corresponding Mf3U is enabled and the appropriate Enabled signal 76 is output. This signal is inverted by 78 and applied to another AND gate, resulting in the seven lip-flop structure shown. That is, only one of the AND gates 60 can output a true signal at any given time. The MBU with this AND gate on its circuit board is the MBU that is in control mode at any given moment.

第６図は、第６ａ図及び６乙図より成り、二つのＭＥＵ
２４及び２４ａが接続ケーブル２６により接続される態
様を示す。第６ａ図は物理的な接続態様を示し、使用さ
れる２０個の導体より成る平板リボンケーブル２６が１
８０°ねじられてもう一つのボードの同一のポートへ接
続される為、一方のＭＢＵの出力信号が他方のＭＢＵの
入力信号となり、また一方のＭＢＵの人力信号が他方の
ＭＪ３Ｕの出力信号となる。第６ｂ図は使用される信号
のシーケンスを示す。例えば、両方のボード上のピン番
号２０のＩ’ｍ　ＯＫ　″出力はもう一方のボードのピ
ン番号１の”Ｐａｒｔｎｅｒ　ＯＫ“信号となる。同４
Ｍ　ｔこ、ピン番号１８の“０ｕｔｐｕｔ　ｆｆｎａｂ
ｌｅｄ“はピン番号乙の“Ｐａｒｔｎｅｒ　Ｅｎａｂｌ
ｅｄ　”となる。”Ｃａｒｄ−ｉｎ　−Ｐｌａｃｅ“は
両方に共通であり、一方のボードのピン半弓１４の”Ｄ
ｉｓａｂｌｅ、　０ｕｔｐｕｔ“は他方のボードのピン
番号７のＤｉｓａｂｌｅｄ　Ｉｎｐｕｔ　″である。こ
のようｆこし７て、第５図に示したフリ・ノブ・フロッ
プの接続を行なうと共に二つのＭＢＵボードを同じよう
に作ることができる。所与のプリント回路ボードのツー
リングは普通ある構成要素の製造コストのかなり大きな
部分を占める為、これはコストの相当な節減となる。Figure 6 consists of Figure 6a and Figure 6O, and includes two MEUs.
24 and 24a are shown connected by a connecting cable 26. Figure 6a shows the physical connection, in which a flat ribbon cable 26 consisting of 20 conductors is used.
Since it is twisted 80 degrees and connected to the same port on another board, the output signal of one MBU becomes the input signal of the other MBU, and the human input signal of one MBU becomes the output signal of the other MJ3U. . Figure 6b shows the sequence of signals used. For example, the I'm OK'' output on pin number 20 on both boards becomes the "Partner OK" signal on pin number 1 on the other board.
Mt, pin number 18 “0output ffnab
"LED" is the pin number "Partner Enable"
ed”. “Card-in-Place” is common to both, and “D” of pin half-bow 14 of one board.
"isable, 0output" is "Disabled Input" of pin number 7 on the other board. By doing this, the free knob flop shown in FIG. 5 can be connected and two MBU boards can be made in the same way. This is a significant cost savings since tooling for a given printed circuit board typically accounts for a significant portion of the manufacturing cost of a component.

第７図は再スタートした時の各ＭｆｌＵの動作のデシジ
ョン・トリーを示す。９２において考慮される最初の質
問はもう一方（Ｐａｒｔｎｅｒ　）が制御モードにある
かどうか、すなわち、Ｐａｒｔｎｅｒ　−Ｅｎａｂｌｅ
ｄ　７４ｇ号８０か高いレベルにあるかどうかである。FIG. 7 shows the decision tree of each MflU's operation upon restart. The first question considered at 92 is whether the other Partner is in control mode, i.e. Partner-Enable
d 74g No. 80 or not is at a high level.

もしこれが真であれは、そのＭＢＵが９４において待機
モードで実行すべきである。もしそのバートナ４制御モ
ードでない場合にけ、９乙においでデシジョン・トリー
を実行するＭＢＵが一部プロセッサであるかどうかの問
いがなされる。もしそうであれば、そして、もし相互通
信がＯＫ、すなわち接続ケーブル２６に問題がなければ
、９０においてそれは制御モード１０４で実行を開始す
る。もしそれが−次ＭＢＵて無いならば、所定の最小の
時間の間に１００において待機モードで実行を開始し、
その最小の時間の間にもう一方のプロセッサがラインへ
戻れる準備状態にあるかどうかチェックする。他方、”
　Ｃａｂｌｅ−ｉｎ　−Ｐｌ　ａ　ｃｅ“が９０におい
て問題があれば、ＭＥＵは１０６において待機モードで
実行する。If this is true, the MBU should run in standby mode at 94. If it is not in the Vertner 4 control mode, a question is asked at step 9B whether the MBU executing the decision tree is part processor. If so, and if the intercommunication is OK, ie there are no problems with the connecting cable 26, then at 90 it starts running in control mode 104. If there is no next MBU, start executing in standby mode at 100 for a predetermined minimum time;
Check if the other processor is ready to return to the line during that minimum time. On the other hand,”
If there is a problem with the "Cable-in-Place" at 90, the MEU runs in standby mode at 106.

第８図は、制御モード時において、すなイっち制御モー
ド・ビット（１１０て検知される）が高いレベルに七ソ
トされている時のＭＢＵ動作のデシジョン・トリーを示
す。もしそうであれは、しかしながらパートナのＭＢＵ
が１１２において制御モードにあるならば、そのＭＢＵ
はたソ１１４において待機モードで実行する。もしパー
トナが制御モードになく、データ・ハイウェイが１１６
においてＯＫであれば、ＭＢＵは１１８において制御モ
ードで実行する。パートナ（そのデータ・ハイウェイは
ＯＫでないが、そのパート４びそのハイウェイが１２０
においてＯＫであれば、このＭＢＵは１２０において待
機モードで実行すム１１６及び１２０においてチェック
されるように、データ・ハイウェイがいずれもＯＫでな
いならは、ＭＢＵは１２４において制御モードでの実行
を継続するが、これはそのＭＢＵが適正な動作を行なう
最良のチャンスを有するという条件付きである。FIG. 8 shows a decision tree for MBU operation when in control mode, the single control mode bit (detected at 110) is set to a high level. If so, however, the partner's MBU
is in control mode at 112, its MBU
It is executed in standby mode in the standby mode 114. If the partner is not in control mode and the data highway is 116
If OK at , the MBU executes in control mode at 118 . Partner (whose data highway is not OK, but whose part 4 and whose highway is 120
If both data highways are OK, this MBU runs in standby mode at 120, as checked at 116 and 120, then the MBU continues running in control mode at 124. However, this is provided that the MBU has the best chance of proper operation.

第８図に示した動作は、番犬タイマー（ｗａｔｃｈ−ｄ
ｏｇｔｉｍｅｒ　）と呼ばれるワンショット７４が更新
されると周期的に行なわれ、ワンショット７４がタイム
アウトするとＭＢＵはステータス・ビットを走査し、第
８図に示したアクションを行なう。The operation shown in FIG.
ogtimer) is updated periodically, and when the one-shot 74 times out, the MBU scans the status bits and performs the actions shown in FIG.

もしそのプロセッサが待機モードにあれは、第９図のデ
シジョン・トリーに従う。もしそのパー）　Ａ＜　１２
８において制御モードにあればＭＢＵは１６０において
待機モードであり続ける。If the processor is in standby mode, it follows the decision tree of FIG. If that par) A< 12
Once in control mode at 8, the MBU remains in standby mode at 160.

もしそのパートナ４制御モードにあるとは思われないが
相互通信が１６２においてＯＫでない場合には、ＭＢＵ
は１６４において依然として待機モートであり、これは
もう一方のプロセッサが動作していると実質的に仮定し
た場合の話である。If the partner 4 does not appear to be in control mode but intercommunication is not OK at 162, the MBU
is still in standby mode at 164, effectively assuming that the other processor is running.

もし１３２において通信がＯＫであり、１６６においで
制御が故障中である場合には、ＭＢＵは１６８において
待機モードであり続け、これは故障したのは通信だけで
あると推定した場合であると推定され、ファンクショナ
ル・プロセッサ　が制御モードを開始する。このように
して、フエプロセッサが故障するとそれに取って代わる
。If the communication is OK at 132 and the control is failing at 166, the MBU remains in standby mode at 168, assuming that it is only the communications that have failed. and the functional processor enters control mode. In this way, it replaces the Hue processor if it fails.

これによりシステムに有用なレベルの安全度が与えられ
る。This provides a useful level of security to the system.

本発明を前言すれば、データ・ハイウェイ・コントロー
ラ及びファンクショナル・プロセンサのレベルで冗長性
を与えることにより、システムはこれらのユニットのい
ずれの故障からも保護される。データ・ハイウェイ・コ
ントローラ及びファンクショナル・プロセッサは共に二
重化されており、その各々はそれ自身のデータ・ハイウ
ェイ・インターフェイス、マルチパスのシャーシ及びＭ
ＢＵカードを有する。ＭＢＵカードは、その二つのプロ
セッサにより共用される共通の分散型人力−出力バスの
インターフェイスとなる。Foregoing the present invention, by providing redundancy at the data highway controller and functional processor levels, the system is protected against failure of any of these units. The data highway controller and functional processor are both duplicated, each with its own data highway interface, multipath chassis and
Have a BU card. The MBU card interfaces a common distributed human power-output bus shared by the two processors.

本発明による分散型プロセッサ・ユニットの冗長性はマ
スター−スレーブの区別の無い方式により与えられる。Redundancy in the distributed processor unit according to the invention is provided in a master-slave neutral manner.

両方のファンクショナル・プロセッサは同じソフトウェ
ア・プログラムを有する。しかしながら、任意の所与の
時間においてたシ一方のものだけがＩＬす御モードでラ
ンすることを許される。もう一方のパート≠とプロセッ
サはバックアップ・モードてランする。Both functional processors have the same software program. However, only one of the two is allowed to run in IL control mode at any given time. The other part≠ and processor run in backup mode.

制御モードにあるファンクショナル・プロセッサは、そ
れが通常非冗長ドロップ、すなわちこれらの部分ｌこ冗
長性が与えられていないドロップで行なうのと同じ動作
を行なう。分散型人力−出力バスからの読み出し及びそ
れへの書き込みを行ない、それに期待される種々のデー
タ収集及びプロセス制御機能を遂行する。加えて、相互
接続ケーブルを介してパートナｉＭＢｕからそのＭＢＵ
へ送られる信号を走査することによりバックアップ・モ
ードでは、ファンクショナル・プロセッサは診断機能を
遂行し、そのパートナ窃スティタスを監視する。制御モ
ードにあるファンクショナル・プロセッサの状態及びそ
のデータ・ハイウェイの状態を、相互接続ケーブルを介
して送られる信号を走査することにより監視する。The functional processor in control mode performs the same operations as it would normally do with non-redundant drops, ie, drops that are not provided with redundancy in their portions. Distributed Human Power - reads from and writes to the output bus and performs the various data collection and process control functions expected of it. In addition, from the partner iMBu via the interconnect cable
In backup mode, the functional processor performs diagnostic functions and monitors its partner status by scanning signals sent to the processor. The state of the functional processor in control mode and the state of its data highway is monitored by scanning signals sent over the interconnect cable.

前述の係（＾中の出願に記載したように、本発明がその
一部を構成する装置に用いられる放送技術（ｂｒｏａｄ
ｃａｓｔ　ｔｅｃｈｎｉｑｕｅ）により、ローカル・動
作の遂行に必要な全ての情報がデータ・ハイウェイを介
して送られる。本発明によれば、このデータは制御モー
ドにあるファンクショナル・プロセッサだけでなくバッ
クアップのファンクショナル・プロセッサによっても受
信される。バックアップのファンクショナル・プロセッ
サは、種々のドロップのプロセス・コントローラが　デ
ータ・ハイウェイを介して送る全てのプロセス情報を受
信することにより被制御対象のプロセスを監視する。こ
のようにして、一つのプロセッサからもう一方のプロセ
ッサへの制御の切り換えが遅滞なくあるいは不当に複雑
な操作を必要とすることなく行なえる。As described in the above-mentioned application, the broadcasting technology used in the apparatus of which the present invention forms a part is
cast technique), all the information necessary to perform a local operation is sent over the data highway. According to the invention, this data is received not only by the functional processor in control mode but also by the backup functional processor. The backup functional processor monitors the controlled processes by receiving all process information sent over the data highway by the process controllers of the various drops. In this way, control can be transferred from one processor to another without delay or unduly complicated operations.

上述したＭＢＵの回路は、バックアップ・モードにある
ファンクショナル・プロセッサか分散型人力−出力カー
ドへの書き込みを行なうのを禁＋１ニする。制御モード
にあるファンクショナル・プロセッサが故障した場合、
そのＭＢＵはそのプロセッサをディスエーブルし、制御
モードのプロセッサの故障をそのＭＢＵを介してバック
アップのファンクショナル拳プロセッサへ通告すムこの
時点において、バックアップのプロセッサがバスの制御
を掌握して、以前そのパートナ考とより実行されていた
プロセス制御プログラムの遂行を開始し、そのパート−
ｔ”ｉ＞ら以前発せられた情報を放送し始める。The MBU circuitry described above prohibits writes to the functional processor or distributed human power output card in backup mode. If the functional processor in control mode fails,
The MBU disables the processor and notifies the backup functional processor via the MBU of the failure of the control mode processor.At this point, the backup processor has assumed control of the bus and Start execution of the process control program that was being executed by the partner
t”i> and others begin broadcasting the previously issued information.

上述したように、好ましい実施例では、これハＩ１０の
制御を裁定するＩ１０インターフェイス（ＭＢＵ　）回
路ボード上の回路、及びそのＩ１０インターフェイスを
支持する為にプロセッサへ組み込まれた特別なソフトウ
ェア／ロジックを提供することにより実現される。各Ｉ
１０インターフェイスの制御回路は次に示す入力を有す
る。As mentioned above, the preferred embodiment provides circuitry on the I10 interface (MBU) circuit board that arbitrates control of the I10 and special software/logic incorporated into the processor to support the I10 interface. This is achieved by Each I
The control circuit for the 10 interface has the following inputs:

プロセッサからの情報： プロセッサの状態をチェックする為に用いられるＡ１１
ｖｅ／ ５ｔａｔｕｓ　Ｊ３ｉｔ： Ｉ１０制御　リクエストビット：及び プロセッサ彎スティタス・ヒ゛ット 相互接続ケーブルを介してパートナ７めＩ１０インター
フェイス制御回路から得られる情報：パートＡｌ７ｏを
制御しているかどうかを示すビット： パート−４；正常動作可能かどうかを示すビット：及び
相互接続ケーブルに問題が無いがどうかを示すビット 二つのスイッチを介してユーザーから得られる情報： 工１０への書き込み動作（またはその制御）をディスエ
ーブルするビット：及び その両方が同時にスタートアップした場合いずれのドロ
ップがＩｌｏを制御するかを指示するビット 再スタート時、両方のプロセッサはそれら自身及びそれ
らのデータ・ハイウェイの状態を示す為に冗長制御回路
への書き込みを行なう。何らの書き込みもできないとい
うことによりそのプロセッサが正常な状態にない感じを
抱がせる。Information from the processor: A11 used to check the status of the processor
ve/5tatus J3it: I10 control request bit: and information obtained from the partner 7 I10 interface control circuit via the processor status bit interconnection cable: Part bit indicating whether it is controlling Al7o: Part-4; A bit that indicates whether normal operation is possible; and a bit that indicates whether there is a problem with the interconnect cable. Information obtained from the user via two switches: A bit that disables write operations (or control thereof) to the device 10. : and the bit that indicates which drop controls Ilo if they both start up at the same time.On restart, both processors write to the redundant control circuit to indicate the state of themselves and their data highways. Do the following. The inability to write anything gives the impression that the processor is not in a normal state.

冗長制御回路がスイッチ５８のセントにより一次である
ように構成されたプロセッサは、次いてリクエスト制御
ビットをセットして■／○の制御をリクエストする。制
御モードへ入ることが一旦認められると、その−次ブロ
セソサには以下に述へる事象のうちの一つが生起する迄
ｉ１０を制御する排他的権利か与えられる： ブロセンサかりクエスト制■ヒ′・ソトをリセットする
： プロセッサが周期的にワンショットにより重大タイマー
を更新させることができない：あるいは制御回路上のＲ
ＵＮ／　５ＥＲＶＩＣＥスイツチがユーザ一によりその
５ＥＲＶＩＣＥＥ位置ヘセットされる。The processor whose redundant control circuit is configured to be primary with switch 58 cents then requests control of ■/○ by setting the request control bit. Once admitted to control mode, the Brocensor is given exclusive rights to control i10 until one of the following events occurs: Brocensor quest system Reset Soto: Processor is unable to periodically update critical timer by one shot: or R on control circuit
The UN/5ERVICE switch is set by the user to its 5ERVICE position.

制御モードにあるプロセッサによりその通信（データ・
ハイウェイ）が故障したことが検知されそのパートナＪ
、それ自身が正常状態にあることを示しているならば、
そのプロセッサはＩｌｏの制御をリクエスト制御ビット
をリセットすることにより放棄する。The processor in control mode handles its communications (data and
Highway) is detected to be out of order and its partner J
, if it shows itself to be in a normal state,
The processor relinquishes control of Ilo by resetting the request control bit.

待機（非制御）モードにあるプロセッサは、上述した理
由のうちの一つにより一部プロセッサが制御を放棄する
まで一般的に待機する。これが起こると、待機中のプロ
セッサがＩｌｏへの書き込みをする特権をリクエストで
き、その特権が認められることがある。A processor in standby (uncontrolled) mode typically waits until some processor relinquishes control for one of the reasons discussed above. When this happens, the waiting processor can request the privilege to write to Ilo and may be granted that privilege.

制御が第２の（以前バックアップであった）プロセッサ
の手に移ると、パートナ哨より行なわれつへある制御機
能に何ら有害な影響を及はすことなく、故障したプロセ
ッサのパワーを下げ、修理あるいは取り換えを行なった
後パワーを上げることが可能である。修理されあるいは
取り換えられたファンクショナル・プロセッサのパワー
を上げると、パートナ４既に制御モードにあることを検
知し、バックアップ・プロセッサの役割を担う。Once control is in the hands of a second (previously backup) processor, the failed processor can be powered down, repaired, or It is possible to increase the power after performing the replacement. When the repaired or replaced functional processor powers up, it detects that Partner 4 is already in control mode and assumes the role of backup processor.

バックアップ・プロセッサへの制御の自動的な切り換え
は、以下の状態のいずれかが生じると起こる。制御モー
ドにあるプロセッサの故障、あるいはバックアップ・フ
ァンクショナル・プロセッサ及びそのデータ・ハイウェ
イの状態が共に良好であれば制御プロセッサのデータ・
ハイウェイの故障がこれである。Automatic transfer of control to the backup processor occurs when any of the following conditions occur: If the processor in control mode fails, or if the backup functional processor and its data highway are both in good condition, the control processor's data
This is a highway breakdown.

ＲＵＮ／　５ＥＲＶＩＣＥスイツチ５６は、一つのプロ
セッサあるいはもう一方のプロセッサのサービスを得へ
く制御を手動で切り換える為に用いることができる。−
次／バックアップ・スイッチ５８により、両方が再スタ
ートした時一方のプロセッサが他方のプロセッサより優
先して制御モードに入ることができる。スイッチ５８に
よりバックアップ位置にセットされたＭＢＵは、それが
制御モードになる必要があると思う前の遅延時間がわず
かに長いだけであり、その特進にもう一方のＭＢＵは制
御モードに入っている。RUN/5ERVICE switch 56 can be used to manually toggle control over the services of one processor or the other. −
Next/backup switch 58 allows one processor to enter control mode in preference to the other processor when both are restarted. An MBU set to the backup position by switch 58 has only a slightly longer delay before it thinks it needs to go into control mode, while the other MBU is in control mode.

相互接続ケーブルにっしζで以下において更に詳しく説
明する。三ツノ入力、”Ｃａｂｌｅ−ｉｎ　−Ｐｌａｃ
ｅ““Ｐａｒｔｎｅｒ　ＯＫ　”、　”　Ｐａｒｔｎｅ
ｒ　Ｅｎａｂｌｅｄ“と、三つノ出力、”　Ｃａｒｄ　
−ｉｎ　−Ｐｌａｃｅ”　、　”　Ｉ’　ｍ　ＯＫ　”
及び”０ｕｔｐｕｔ　Ｅｎａｂｌｅｄ”がある。これら
を以下において更に特定すると、 入　力　： 工 ＣＡＢＬＥ−をＮ−ＰＬＡＣＥは　スティタス・レジス
タのビットを介してプロセッサに対してそのケーブルが
両方のＭＢＵコネクタ上において問題のないことを示す
。これは、−−）　ノＭＥＵ上におイＴ：　Ｃａｒｄ　
−１ｎ−Ｐｌａｃｅをアースに結ぶことによって実現さ
れ、これはもう一方のＭＢＵ上においてＣａ　ｂｌｅ−
ｉｎ　−Ｐｌａｃｅ　Ｈｃ接続される。The interconnection cable ζ is described in more detail below. Three inputs, “Cable-in-Plac”
e““Partner OK”, ”Partne
r Enabled “and three outputs” Card
-in -Place", "I'm OK"
and "0output Enabled". These are further specified below: Input: CABLE-N-PLACE indicates to the processor via a bit in the status register that the cable is OK on both MBU connectors. This is --) No MEU T: Card
-1n-Place to ground; this is accomplished by connecting the Cable-1n-Place to ground on the other MBU.
in-Place Hc connection.

Ｐａｒｔｎｅｒ　−ＯＫはスティタス・レジスタのビッ
トを介しプロセッサに対して冗長プロセッサのデータ・
ハイウェイがＯＫてあり、冗長プロセッサが”Ａ１１ｖ
ｅ“であり、目、つ冗長プロセッサが以前においてＩ１
０制御が出来なくなっていることを示す。Partner-OK indicates the redundant processor's data to the processor via a bit in the status register.
Highway is OK, redundant processor is "A11v"
e", the second redundant processor was previously I1
Indicates that 0 control is no longer possible.

Ｐａｒｔｎｅｒ　−Ｅｎａｂｌｅｄはその冗長プロセッ
サが制御モードにあることを示す。この入力がアクティ
ブである限り、そのプロセッサは制御モードになること
ができない。このラインは、インアクティブの場合はス
ティタス・レジスタの“ＣＣ０ＮＴＲ０ＬＡＶＡＩＬＡ
ＢＬ“ビットをアクティブにする。Partner-Enabled indicates that the redundant processor is in control mode. As long as this input is active, the processor cannot enter control mode. When this line is inactive, the status register “CC0NTR0LAVAILA”
BL" bit is activated.

出　力　： Ｃａｒｄ　−１ｎ−Ｐｌａｃｅ　ハフ　−ス＋［接続サ
レる為冗長ＭＢＵ上の信号Ｃａｂｌｅ　−１ｎ−Ｐｌａ
ｃｅはもＬ　”　ＤＩＳＡＢＩＪ　Ｃ０ＮＴＲ０ＬＳ　
”／ｙ　−プルカ両方のボード上において問題が無けれ
はアクティブである。Output: Card -1n-Place Huff + [Signal on redundant MBU for connection failure Cable -1n-Pla
ce hamo L” DISABIJ C0NTR0LS
”/y-Purka is active on both boards unless there is a problem.

工・ｍ　−ＯＫは”　Ａ１１ｖｅ　〃ワンショット及び
制御レジスタのＩ’ｍ−０Ｋビツトが共にアクティブで
ある時アクティブである。M-OK is active when the one-shot and control register I'm-OK bits are both active.

０ｕｔｐｕｔ−Ｅｎａｂｌｅｄ　ｆａｔプロセッサ制御
モードにある時アクティブである。アクティブである為
にはＡ１１ｖｅワンシヨツト　はアクティブである必要
があり、ＲＥＱＩＳＴＣＯＮＴＲＯＬビットＣ，よ高い
レベルにビッ、ＲＵＮ／５ＥＲＶＩＣＥ　７．　イッチ
ハＲＵＮ　モー　ｔ’　ｊｃあり、Ｐａｒｔｎｅｒ−Ｅ
ｎａｂｌｅｄはインアクティブ（任意の時点においてぜ
いぜい一つのブロモジ→）−を制御モードにさせる）で
ある必要がある。0output-Enabled fat Active when in processor control mode. To be active, the A11ve oneshot must be active, REQISTCONTROL bit C, bit to a higher level, RUN/5ERVICE 7. Itchi ha RUN mo t'jc, Partner-E
nabled must be inactive (allowing at most one bromodi→)- to be in control mode at any given time).

○ｕｔｐｕ　ｔ−、Ｅｎａ　ｂｌｅｄ　ｌｅｔ冗長ＭＢ
Ｕ上のＰａｒｔｎｅｒ−ｈｊｎａｂｌｅｄへ接続され、
この為冗長プロセッサはこの信号がアクティブである時
制御モードに入ることを阻止される。○utput-, Ena bled let redundant MB
Connected to Partner-hjnabled on U,
The redundant processor is therefore prevented from entering control mode when this signal is active.

以上において、上述した本発明の目的を達成する冗長プ
ロセッサの構成及びその作動方法について説明した。冗
長プロセッサはマスター−スレーブの区別のないモード
で作動され、かくして一方から他方のプロセッサへの切
り換えは自動的に起こり、しかも唯一つのプロセッサだ
りが任意の時点においてイネーブルされ抵触する指示が
出される可能性が無い。プロセッサは、両方のプロセッ
サに対して同一のボードを用いることができるが、単一
のリボンケーブルに所定の１８０°のねじれを与えて共
」巾ケーブル終端部間の相互接続を行なうように設計さ
れる。The configuration and operating method of the redundant processor that achieves the above-mentioned object of the present invention has been described above. The redundant processors are operated in a master-slave nondiscriminatory mode, thus switching from one processor to the other occurs automatically and eliminates the possibility that only one processor may be enabled and given conflicting instructions at any time. There is no The processors are designed to provide a predetermined 180° twist to a single ribbon cable to provide interconnection between the same wide cable terminations, although the same board can be used for both processors. Ru.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図１′ｉ、本発明による分散型処理装置のドロップ
の典型的な構成を示すブロック図である。 第２図は、本発明による冗長データ・ハイウェイ及び冗
長プロセッサを備えたドロップの史に詳細な図である。 第６図は、本発明により冗長性を与える為に用いられる
二つのプロセッサ間の相互接続を行ナウマルチバスーＤ
ＩＯＢインターフェイス（ＭＢＵ）ノ詳細なブロック図
である。 第４図は、＋ＪＢＵに用いられる冗長ロジックを説明す
る為の回路図である。 第５図は、二つのＭＥＵが実質的にフリップ・フロップ
の構成に接続された状態を示す図である。 第６図は、二つのプロセッサを相互接続する為の平板ケ
ーブルの接続とそれらにより運ばれる信号を示す。 第７図は、一つのプロセッサの再スタート時に起こる動
作を示すフローチャートである。 第８図は、制御モードにあるプロセッサに起こる動作を
示すフローチャートである。 第９図は、待機モードにある各プロセッサに起こる動作
のフローチャートである。 １２　、１２　ａ・・・データ・ハイウェイ・コントロ
ニラ１４　、１４　ａ・・・共用ＲＡＭ １＜Ｓ、、　１６　ａ　、、、　ＣＰ　Ｕ２４　、２４
８　・−Ｍ　Ｂ　Ｕ ４６・・・Ｙロセッサ制御−ロジック ５０・・・スティタス・レジスタ ５２・・冗長コントローラ・ロジック ５４・・制御レジスタ ７４・・ワンショソト ＦＩＧ、４ ±Ｌ　口１　−Ｊ豆！FIG. 1'i is a block diagram showing a typical configuration of a drop of a distributed processing device according to the present invention. FIG. 2 is a detailed diagram of a drop history with redundant data highways and redundant processors in accordance with the present invention. FIG. 6 shows the interconnection between two processors used to provide redundancy according to the present invention.
1 is a detailed block diagram of an IOB interface (MBU); FIG. FIG. 4 is a circuit diagram for explaining redundant logic used in +JBU. FIG. 5 shows two MEUs connected in a substantially flip-flop configuration. FIG. 6 shows the flat cable connections and the signals carried by them for interconnecting two processors. FIG. 7 is a flowchart showing the operations that occur when one processor is restarted. FIG. 8 is a flowchart illustrating the operations that occur with a processor in control mode. FIG. 9 is a flowchart of the operations that occur in each processor in standby mode. 12 , 12 a... Data highway controller 14 , 14 a... Shared RAM 1<S, 16 a , CPU 24 , 24
8 ・-M B U 46...Y Processor Control-Logic 50...Status Register 52...Redundant Controller Logic 54...Control Register 74...One Sho Soto FIG, 4 ±L Mouth 1 -J Bean!

Claims (1)

【特許請求の範囲】 １、　データ・ハイウェイにより接続されたデータ収集
／制御ドロップを有する分散型プロセス制御装置であっ
て、前記各ドロップは、フリップ・７０ツブ回路を構成
するよう接続され、前記データ・ハイウェイに関しロー
カル・プロセス制御機能と工通信インターフェイス機能
を遂行する第１及び第２の同一のプロセッサと、各プロ
セッサにとって必要なイネーブルされた信号を反転して
もう一方のプロセッサのＡＮＤゲ〜トへ供給されるよう
接続する回路とを有することを特徴とサヘ制御を切り換
える回路を含むことを特徴とする前記第１項記載の制御
装置。 ３、　データ通信ハイウェイにより接続され、各々が前
記ハイウェイに関する通信機能を遂行するハイウェイ・
インターフェイス・プロセラサラ４’ｌｌロセツサとを
有する複数のデータ収集／プロセス制御ドロップを備え
た分散型プロセス制御装置の作動方法であって、任意の
所！ｊの時間において、前記プロセッサ手段の第１のも
のが前記機能を遂行する能動モードにあるよう制御し、
各ドロップの他のすへてのプロセッサ手段が受動モード
にあるよう制御し、そのファンクショナル・プロセッサ
あるいはそのハイウェイ・インターフェイス・プロセッ
サが故障すると同時にＯ１ｊ記プロセッサ手段の前記第
１のものの能動モードを停止させ、前記ドロップのｏＩ
Ｊ記プロセッザ手段の前記もう一つのもののファンクシ
ョナル・プロセッサ及びハイウェイ・インターフェイス
・プロセッサが共Ｉこ動作可能な場合には前記プロセッ
サ手段のもう一つのものの受動モードを停止１−シて前
記機能を遂行すべく能動モードにすることを特徴とする
方法。 ４、　任意の所与の時間において前記ブロモ・ｙす手段
のうちの唯一つが前記機能を前記能動モードで遂行する
よう前記ブロモ・ノサ手段を制御するステップを含むこ
とを特徴゛とする前記第６項記載の方法。 ５、　任意の所与の時間において前記ブロモ・ノサ手段
の唯一つのものが前記機能を遂行するよう前記プロセッ
サを制御する前記ステップは、前記プロセッサ手段の任
意の一つが能動モードにあれば他の全てのプロセッサ手
段は能動モードで動作できないように前記全てのブロモ
・ノサ手段がフリラス・フロップ回路を構成するよう接
続することにより達成されることを特徴とする前記第４
項記載の方法。Claims: 1. A distributed process control device having data acquisition/control drops connected by a data highway, each drop connected to form a flip-70 tube circuit, wherein the data acquisition/control drops are - first and second identical processors performing local process control functions and industrial communication interface functions for the highway; and inverting enabled signals necessary for each processor to an AND gate of the other processor; 2. The control device according to claim 1, further comprising a circuit connected to supply the power, and a circuit for switching the sub-control. 3. highways connected by data communications highways, each performing communication functions with respect to said highway;
A method of operating a distributed process control device with multiple data acquisition/process control drops having an interface processor processor and processor, anywhere! controlling a first of said processor means to be in an active mode for performing said function at time j;
controlling all other processor means of each drop to be in passive mode and stopping the active mode of said first of processor means O1j upon failure of its functional processor or its highway interface processor; and oI of said drop
If the functional processor and the highway interface processor of said another one of said processor means are both operable, stopping the passive mode of said other one of said processor means to perform said function. The method is characterized in that the method is set to an active mode as much as possible. 4. Controlling the bromo-nosing means such that at any given time only one of the bromo-y means performs the function in the active mode. The method described in section. 5. Said step of controlling said processor such that only one of said bromo nosa means performs said function at any given time comprises the step of controlling said processor so that only one of said processor means performs said function if any one of said processor means is in active mode; The fourth aspect of the present invention is characterized in that the processor means of the invention are achieved by connecting all of the bromo nosa means to form a frillous flop circuit such that the processor means cannot operate in an active mode.
The method described in section.