JPS6198446A - 制御レジスタ - Google Patents
制御レジスタInfo
- Publication number
- JPS6198446A JPS6198446A JP21983484A JP21983484A JPS6198446A JP S6198446 A JPS6198446 A JP S6198446A JP 21983484 A JP21983484 A JP 21983484A JP 21983484 A JP21983484 A JP 21983484A JP S6198446 A JPS6198446 A JP S6198446A
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- JP
- Japan
- Prior art keywords
- register
- processor
- address
- control
- item
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサを使用した制御部に使用する制御レ
ジスタの改良に関するものである。
ジスタの改良に関するものである。
プロセッサ、メモリ及び人出力インターフェース回路を
含むプロセッサシステムにおいて、プロセッサが例えば
複数の被制御部(例えば複数の制御ブロックを持つ自動
制御装置)の中から1つの被制御部を制御しようとする
場合、その被制御部に対応する制御レジスタ(人出力イ
ンタフェース部に含まれる)のアドレスの計算及び内部
アドレス・レジスタの設定を行った後、目的の制御レジ
スタに°rクセスし゛ζ被制御部の制御に必要な制御デ
ータを書込んでいた。
含むプロセッサシステムにおいて、プロセッサが例えば
複数の被制御部(例えば複数の制御ブロックを持つ自動
制御装置)の中から1つの被制御部を制御しようとする
場合、その被制御部に対応する制御レジスタ(人出力イ
ンタフェース部に含まれる)のアドレスの計算及び内部
アドレス・レジスタの設定を行った後、目的の制御レジ
スタに°rクセスし゛ζ被制御部の制御に必要な制御デ
ータを書込んでいた。
この為、プロセッサは別の被制御部を制御する時には、
その度毎に上記の処理を行はなけれは7ざらフイいので
、多重処理を行っている場合には処理効率か低下する。
その度毎に上記の処理を行はなけれは7ざらフイいので
、多重処理を行っている場合には処理効率か低下する。
そこで、より処理効率が向上した制御レジスタが要望さ
れ°ζいた。
れ°ζいた。
第3図は従来例の制御レジスタを含むプロセッサシステ
ムのブロック図を示す。
ムのブロック図を示す。
図において、例えば各制御部に対応して複数の制御′&
lレジスタ3−1〜3−nが人出力インターフェース部
3の中に含まれている。
lレジスタ3−1〜3−nが人出力インターフェース部
3の中に含まれている。
一方、プロセッサlが例えば被制御部−1を制御する場
合、制御データをハス2を介して制御レジスタ3−1に
書込まなければならないので、プロセッサ1はこの制御
レジスタ3−1のアドレスを計算し、その結果を内部の
アドレス・レジスタ(図示せず)に設定した上で、制御
データをこの制御レジスタ3−1に書込んでいた。
合、制御データをハス2を介して制御レジスタ3−1に
書込まなければならないので、プロセッサ1はこの制御
レジスタ3−1のアドレスを計算し、その結果を内部の
アドレス・レジスタ(図示せず)に設定した上で、制御
データをこの制御レジスタ3−1に書込んでいた。
〔発明が解決しようとする問題点3
以上説明した様に、プロセッサが成る被制御部を制御し
ようとする際には、それに対応した制御レジスタに制御
データを書込む必要がある。
ようとする際には、それに対応した制御レジスタに制御
データを書込む必要がある。
この為、この制御レジスタのアドレスをプロセッサが計
算し、それを用いて目的の制御レジスタにアクセスして
いたが、別の制御レジスタにアクセスする場合には再度
アドレスの計算が必要となる。
算し、それを用いて目的の制御レジスタにアクセスして
いたが、別の制御レジスタにアクセスする場合には再度
アドレスの計算が必要となる。
そこで、プロセッサが多重処理をしている場合には上記
の計算等の処理が増加して、このプロセッサの処理能率
が低下すると云う問題点があった。
の計算等の処理が増加して、このプロセッサの処理能率
が低下すると云う問題点があった。
1 〔問題点を解決するための手段〕)”
よ言8.)問題点、よ、7・。ヤ7ヶカ1.
ア、い、。
よ言8.)問題点、よ、7・。ヤ7ヶカ1.
ア、い、。
コーダ部と項目別レジスタ部を含む制御レジスタをアク
セスした後、該プロセッサから送出されたアドレスを該
アドレス・デコーダ部でデコードして対応する項目別レ
ジスタを選択し、該選択された項目別レジスタに該プロ
セッサから送出された制御データを書込み、該項目別レ
ジスタに接続された被制御部に制御データを送出する様
にした、本発明の制御レジスタにより解決する。
セスした後、該プロセッサから送出されたアドレスを該
アドレス・デコーダ部でデコードして対応する項目別レ
ジスタを選択し、該選択された項目別レジスタに該プロ
セッサから送出された制御データを書込み、該項目別レ
ジスタに接続された被制御部に制御データを送出する様
にした、本発明の制御レジスタにより解決する。
本発明は、入出力インターフェース部に含まれ、且つ被
制御部に接続された制御レジスタに7ドレス・デコーダ
部と項目別レジスタ部を設ける事により、従来プロセッ
サが行っていた制御レジスタのアドレス計算又は設定を
不要にした。
制御部に接続された制御レジスタに7ドレス・デコーダ
部と項目別レジスタ部を設ける事により、従来プロセッ
サが行っていた制御レジスタのアドレス計算又は設定を
不要にした。
即ら、プロセッサはただ1つの制御レジスタにアクセス
した後、例えば複数の被制御部にそれぞれ接続された項
目別レジスタの1つを指定するヒツトと、指定された項
目別レジスタに書込む制御″−1hj′*Huvvx9
r;=送出1− a 4f 、に°゛・
(制御レジスタでは、アドレス・デコーダ部で何処の
項目別レジスタが指定されたかをデコートして、指定さ
れた項目レジスタのみに書込みタイミング信号を送る事
により、プロセッサlからの制御データが指定された項
目別レジスタに書込まれる。
した後、例えば複数の被制御部にそれぞれ接続された項
目別レジスタの1つを指定するヒツトと、指定された項
目別レジスタに書込む制御″−1hj′*Huvvx9
r;=送出1− a 4f 、に°゛・
(制御レジスタでは、アドレス・デコーダ部で何処の
項目別レジスタが指定されたかをデコートして、指定さ
れた項目レジスタのみに書込みタイミング信号を送る事
により、プロセッサlからの制御データが指定された項
目別レジスタに書込まれる。
即ち、プロセッサにとってはアクセスすべき制御レジス
タのアドレスはただ1つで、制御データと項目別レジス
タの指定ヒツトとは1つのデータとして扱える為に、プ
ログラムが単純になったーそこで、多重処理を行ってい
るプロセッサは高速処理が可能となり、処理効率が向上
した。
タのアドレスはただ1つで、制御データと項目別レジス
タの指定ヒツトとは1つのデータとして扱える為に、プ
ログラムが単純になったーそこで、多重処理を行ってい
るプロセッサは高速処理が可能となり、処理効率が向上
した。
以下図示実施例により、本発明の要旨を具体的に説明す
る。尚、全図を通じて同一符号は同一対象物を示す。
る。尚、全図を通じて同一符号は同一対象物を示す。
第1図は本発明の1実施例のブロック図を、第2図はデ
ータフオマソトを示す。
ータフオマソトを示す。
このブロック図の動作は下記の様である。
■ プロセ、す1で発生した制御レジスタのアドレスは
書込みタイミング信号とアンド回路4で論理和か取られ
、アドレス・デコーダ5のイネイブル信号として入力さ
れる。
書込みタイミング信号とアンド回路4で論理和か取られ
、アドレス・デコーダ5のイネイブル信号として入力さ
れる。
■ プロセッサ1よりハス7を介して送出された項目別
レジスタのアドレスを、アドレス・デコーダ5でデコー
ドすると共に、デコードされた項目別レジスタ例えば6
−1に書込みパルスを送出する(第2図のレジスタ・ア
ドレス部のアドレス)。
レジスタのアドレスを、アドレス・デコーダ5でデコー
ドすると共に、デコードされた項目別レジスタ例えば6
−1に書込みパルスを送出する(第2図のレジスタ・ア
ドレス部のアドレス)。
■ この書込みパルスにより、プロセッサよりの制御デ
ータ(第2図の制御データ部のデータ)が指定された項
目レジスタに書込まれる。
ータ(第2図の制御データ部のデータ)が指定された項
目レジスタに書込まれる。
■ 項目別レジスタ6−1はこれに接続された被制御部
にプロセッサからの制御データを送出する。
にプロセッサからの制御データを送出する。
以上詳細に説明した様に、本発明は制御レジスタにアド
レス・デコーダ部と項目別レジスタを設ける事により、
プロセッサのアドレス計算又は設定を不要にした。
レス・デコーダ部と項目別レジスタを設ける事により、
プロセッサのアドレス計算又は設定を不要にした。
この為、プロセッサの高速処理が可能となる等実用上で
優れた効果がある。
優れた効果がある。
第1図は本発明の1実施例のブロック図、第2図はデー
タフォーマット図、 第3図は従来例のブロック図を示す。 図において、 4はアンド回路、 5ばアドレス・デコーダ、 6は項目別レジスタ、 7はハス、 8はアドレス・デコーダ部を示す。
タフォーマット図、 第3図は従来例のブロック図を示す。 図において、 4はアンド回路、 5ばアドレス・デコーダ、 6は項目別レジスタ、 7はハス、 8はアドレス・デコーダ部を示す。
Claims (1)
- プロセッサからアドレス・デコーダ部と項目別レジスタ
部を含む制御レジスタにアクセスした後、該プロセッサ
から送出されたアドレスを該アドレス・デコーダ部でデ
コードして対応する項目別レジスタを選択し、該選択さ
れた項目別レジスタに該プロセッサから送出された制御
データを書込み、該項目別レジスタに接続された被制御
部にデータを送出する様にした事を特徴とする制御レジ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21983484A JPS6198446A (ja) | 1984-10-19 | 1984-10-19 | 制御レジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21983484A JPS6198446A (ja) | 1984-10-19 | 1984-10-19 | 制御レジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6198446A true JPS6198446A (ja) | 1986-05-16 |
Family
ID=16741776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21983484A Pending JPS6198446A (ja) | 1984-10-19 | 1984-10-19 | 制御レジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6198446A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6421540A (en) * | 1987-07-15 | 1989-01-24 | Fujitsu Ltd | Lsi control circuit |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS504301A (ja) * | 1972-11-02 | 1975-01-17 | ||
JPS5824947A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 情報処理装置 |
JPS59223854A (ja) * | 1983-06-02 | 1984-12-15 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
-
1984
- 1984-10-19 JP JP21983484A patent/JPS6198446A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS504301A (ja) * | 1972-11-02 | 1975-01-17 | ||
JPS5824947A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 情報処理装置 |
JPS59223854A (ja) * | 1983-06-02 | 1984-12-15 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6421540A (en) * | 1987-07-15 | 1989-01-24 | Fujitsu Ltd | Lsi control circuit |
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