JPS6196783A - ジヨセフソン素子用微細パタ−ンの形成方法 - Google Patents
ジヨセフソン素子用微細パタ−ンの形成方法Info
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- JPS6196783A JPS6196783A JP59216440A JP21644084A JPS6196783A JP S6196783 A JPS6196783 A JP S6196783A JP 59216440 A JP59216440 A JP 59216440A JP 21644084 A JP21644084 A JP 21644084A JP S6196783 A JPS6196783 A JP S6196783A
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- pattern
- resist
- resist pattern
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ドライエツチングにより形成する、ジョセフ
ソン素子、磁気バブルメモリ素子、Ｓｉ半導体素子、（
：、ａＡｓ素子等の微細パターンの形成方法に関し、特
にジョセフソン素子用微細パターンの形成方法に関する
。
ソン素子、磁気バブルメモリ素子、Ｓｉ半導体素子、（
：、ａＡｓ素子等の微細パターンの形成方法に関し、特
にジョセフソン素子用微細パターンの形成方法に関する
。
ドライエツチング法の１つであるイオンエツチングは、
まず、基板の上にレジストパターンを形成し、これをマ
スクとして加速されたイオンビームを該基板上にあてて
エツチングを行ない、しかる後に残留レジストを除去し
て所望パターンを形成する方法である。イオンエツチン
グの持つ大きな特徴は、被加工物である基板がいかなる
物質でも良く、マスクとなるレジストパターンに対して
忠実な微細パターンが容易に形成できることに代表され
る。しかし、この様なイオンエツチングにも一つの大き
な欠点がある。それは入射イオンにより弾き出された基
板物質の一部がマスクであるレジストパターンの側壁に
スパッタされ付着層が形成される。この付着層は不要レ
ジスト除去後、第１図に示す様にパターン周辺部に突起
物とじて残存する。この様な突起物を持つパターンは、
種々の弊害をもたらす。例えば、第２図に示す様な上層
パターン２３の段切れ（丸印で示す）である。
まず、基板の上にレジストパターンを形成し、これをマ
スクとして加速されたイオンビームを該基板上にあてて
エツチングを行ない、しかる後に残留レジストを除去し
て所望パターンを形成する方法である。イオンエツチン
グの持つ大きな特徴は、被加工物である基板がいかなる
物質でも良く、マスクとなるレジストパターンに対して
忠実な微細パターンが容易に形成できることに代表され
る。しかし、この様なイオンエツチングにも一つの大き
な欠点がある。それは入射イオンにより弾き出された基
板物質の一部がマスクであるレジストパターンの側壁に
スパッタされ付着層が形成される。この付着層は不要レ
ジスト除去後、第１図に示す様にパターン周辺部に突起
物とじて残存する。この様な突起物を持つパターンは、
種々の弊害をもたらす。例えば、第２図に示す様な上層
パターン２３の段切れ（丸印で示す）である。
さらに、層間絶縁膜あるいは保護膜を形成する際にパタ
ーンの周辺を完全に覆うことが困雅であるために素子の
信頼性をいちじるしく低下する要因となっていた。
ーンの周辺を完全に覆うことが困雅であるために素子の
信頼性をいちじるしく低下する要因となっていた。
以上の様にイオンエツチングのマスクとなるレジストパ
ターンの役割はきわめて重要な担い手となる。従来、こ
のレジストパターンの膜厚を限定し突起物が形成されな
いパターン形成方法が特開昭５５−４０１７９号公報に
記載されている。しかし、段差上下間にまたがるパター
ン形成においては、突起物の点まで配慮されていなかっ
た。
ターンの役割はきわめて重要な担い手となる。従来、こ
のレジストパターンの膜厚を限定し突起物が形成されな
いパターン形成方法が特開昭５５−４０１７９号公報に
記載されている。しかし、段差上下間にまたがるパター
ン形成においては、突起物の点まで配慮されていなかっ
た。
なお、第１図、第２図において、１１．２１は８１基板
、１２．２２は被加工基板、２３は上層パターンである
。
、１２．２２は被加工基板、２３は上層パターンである
。
： 〔発明の目的〕
本発明の目的は、イオンエツチングによりジョセフソン
素子、磁気バブルメモリ素子等のパターンを形成する際
に、パターン周辺部に突起物の無い、かつ、寸法精度の
高い微細パターンを形成する方法を提供することにある
。
素子、磁気バブルメモリ素子等のパターンを形成する際
に、パターン周辺部に突起物の無い、かつ、寸法精度の
高い微細パターンを形成する方法を提供することにある
。
本発明の要点は、マスクとなるレジストパターン３３の
断面形状を第３図（ａ）に示すようにオーバハング状に
形成し、入射イオーンより弾き出された被加工基板物質
の一部が第３図（ｂ）丸印で示すようにレジストパター
ンの底部側壁にスパッタされるのを避けることにある。
断面形状を第３図（ａ）に示すようにオーバハング状に
形成し、入射イオーンより弾き出された被加工基板物質
の一部が第３図（ｂ）丸印で示すようにレジストパター
ンの底部側壁にスパッタされるのを避けることにある。
したがって、パターン上の不要レジスト除去後には、パ
ターン周辺部に突起物として残存することはなく、寸法
精度の高い微細パターンを再現性よく形成できる。これ
を実現するためにレジストパターンの断面形状は。
ターン周辺部に突起物として残存することはなく、寸法
精度の高い微細パターンを再現性よく形成できる。これ
を実現するためにレジストパターンの断面形状は。
ポジ型レジストマイクロポジット１３５０Ｊ （シプ
レー・ファイ−スト社の商品名）か、もしくはネガ型レ
ジストＲＤ２００ＯＮ （日立化成ＫＫの商品名）に露
光後、Ｃ，ＨｇＣＱ液に一定時間浸漬すれば、任意のオ
ーバハング断面形状のレジストパターンが容易に得られ
る。特に、段差上にレジストパターンを形成しようとす
る場合に、レジスト膜厚の余裕度が大きくとれるので、
従来のようにレジスト膜厚に対してきびしい制約を受け
ることなく被加工物基板のイオンエツチングができる。
レー・ファイ−スト社の商品名）か、もしくはネガ型レ
ジストＲＤ２００ＯＮ （日立化成ＫＫの商品名）に露
光後、Ｃ，ＨｇＣＱ液に一定時間浸漬すれば、任意のオ
ーバハング断面形状のレジストパターンが容易に得られ
る。特に、段差上にレジストパターンを形成しようとす
る場合に、レジスト膜厚の余裕度が大きくとれるので、
従来のようにレジスト膜厚に対してきびしい制約を受け
ることなく被加工物基板のイオンエツチングができる。
また、イオンエツチング後のパターン上の不要レジスト
は酸素プラズマで軽くアッシングした後に、アセトンで
リンスすれば容易に除去でき良好な微細パターンを得る
ことができる。
は酸素プラズマで軽くアッシングした後に、アセトンで
リンスすれば容易に除去でき良好な微細パターンを得る
ことができる。
第３図において、３１はＳｉ基板、３２は被加工基板、
３４はレジストの側壁に付着した被加工物層である。
３４はレジストの側壁に付着した被加工物層である。
また、上記被加工基板には１例えば、Ｎｂ。
Ｎ ｂＮ ｇ Ｍｏｗ ＭｏＮ ＋ ＡＩ ＋ Ａ Ｉ
−Ｃｕ ｔ ＡＩ−Ｓ ｌ＋以下、実施例について詳細
に説明する。
−Ｃｕ ｔ ＡＩ−Ｓ ｌ＋以下、実施例について詳細
に説明する。
本発明によって形成した線幅２．５μｍの制御線を持つ
Ｎｂ系ジョセフソン論理素子の断面図を第４図に示す。
Ｎｂ系ジョセフソン論理素子の断面図を第４図に示す。
基板には、直径５０ ｍ ｍφ、Ｉ！ｆ、さ３５０μｒ
ｎ。
ｎ。
方位＜１００＞の８１基板４１を用いた。なお、Ｓｉ基
板４１上には、６００ ｎｍの熱酸化膜が施しである。
板４１上には、６００ ｎｍの熱酸化膜が施しである。
このＳｉ基板４１上にＮｂ膜を直流マグネトロンスパッ
タ法により膜厚２００ｎｍ彼着しグランドブレーン４２
とした。ついで層間絶縁膜として５ｉ０４３を膜厚３５
０ｎｍ被着した。この上に下部電極用のＮｂ膜を直流マ
グネトロンスタッタ法により膜厚２００ ｎｍを被着し
た。次いで、Ｎｂ膜をイオンエツチングするためのレジ
ストパターンを次の条件で形成した。
タ法により膜厚２００ｎｍ彼着しグランドブレーン４２
とした。ついで層間絶縁膜として５ｉ０４３を膜厚３５
０ｎｍ被着した。この上に下部電極用のＮｂ膜を直流マ
グネトロンスタッタ法により膜厚２００ ｎｍを被着し
た。次いで、Ｎｂ膜をイオンエツチングするためのレジ
ストパターンを次の条件で形成した。
マイクロポジット１３５０ＪレジストをＮｂ膜上に膜厚
１．０μｍの厚さにスピン塗布し、次いで、空気中にお
いて７０℃、３０分間のプリベーク処理を行った。次い
で、所望パターンを露光後、ポストベークを７０’Ｃ，
３０分間の処理を行った後に、Ｃ６Ｈ３ＣＱ液中に１５
分間の浸漬を行った。次いで、アルカリ現像液を用いて
２分間の現像処理を行った。現像液の組成はＭＰ現像液
（シプレー・ファイ−スト社の商品名）：水＝１：ｌの
容積比を用いた。
１．０μｍの厚さにスピン塗布し、次いで、空気中にお
いて７０℃、３０分間のプリベーク処理を行った。次い
で、所望パターンを露光後、ポストベークを７０’Ｃ，
３０分間の処理を行った後に、Ｃ６Ｈ３ＣＱ液中に１５
分間の浸漬を行った。次いで、アルカリ現像液を用いて
２分間の現像処理を行った。現像液の組成はＭＰ現像液
（シプレー・ファイ−スト社の商品名）：水＝１：ｌの
容積比を用いた。
なお、この後、ポストベーク処理はレジストパターンの
形状を保つために行なわなかった。−ヒ記の条件で形成
したレジストパターンは、オーバハングの厚みは０．６
μｍ、オーバハングのくい込み幅は０．３μｍであった
。次いで、このレジストパターンを形成したＳｉ基板４
１を真空槽に挿入し、４Ｘ１０−７Ｔｏｒｒに減圧した
後、Ａｒ圧力ｌＸｌ０−’Ｔｏｒｒ、加速電圧５００ｅ
Ｖ、イオン電流密度０ 、５ ｍ Ａ ／ ａｄの条件
の元でイオンエ。
形状を保つために行なわなかった。−ヒ記の条件で形成
したレジストパターンは、オーバハングの厚みは０．６
μｍ、オーバハングのくい込み幅は０．３μｍであった
。次いで、このレジストパターンを形成したＳｉ基板４
１を真空槽に挿入し、４Ｘ１０−７Ｔｏｒｒに減圧した
後、Ａｒ圧力ｌＸｌ０−’Ｔｏｒｒ、加速電圧５００ｅ
Ｖ、イオン電流密度０ 、５ ｍ Ａ ／ ａｄの条件
の元でイオンエ。
ッチングを行った。エツチング後、Ｎｂパターン上の不
要レジストを酸素によるプラズマ灰化とア下 七トンを併用し完全除去し平部電極４４を形成した。次
に、接合形成用スルーホールのレジストパターンを次の
条件で形成した。マイクロポジット１３５０Ｊレジスト
を下部電極４４と層間絶縁膜４３上に膜厚０．８μｍ形
成し、次いで、空気中において７０℃、３０分間のプリ
ベーク処理を行った後に、所望のパターンを露光を行な
い、その後にＣ６Ｈ３ＣＱ液中に１０分間の浸漬処理を
行ってから、アルカリ現像液を用いて２分間の現像処理
を行った。現像組成は下部電極に用いたのと同じである
。次に、このレジストパターンを形成したＳｉ基板４１
を真空槽内に挿入し、５ｉ０４３の表面に吸着した水分
や汚れを取り除くために ・Ａｒスパッタクリーニン
グを行った。この時の条件は、ｒｆパワー５Ｗ、Ａｒ圧
力６Ｘ Ｉ ０−ｊＴｏｒｒ。
要レジストを酸素によるプラズマ灰化とア下 七トンを併用し完全除去し平部電極４４を形成した。次
に、接合形成用スルーホールのレジストパターンを次の
条件で形成した。マイクロポジット１３５０Ｊレジスト
を下部電極４４と層間絶縁膜４３上に膜厚０．８μｍ形
成し、次いで、空気中において７０℃、３０分間のプリ
ベーク処理を行った後に、所望のパターンを露光を行な
い、その後にＣ６Ｈ３ＣＱ液中に１０分間の浸漬処理を
行ってから、アルカリ現像液を用いて２分間の現像処理
を行った。現像組成は下部電極に用いたのと同じである
。次に、このレジストパターンを形成したＳｉ基板４１
を真空槽内に挿入し、５ｉ０４３の表面に吸着した水分
や汚れを取り除くために ・Ａｒスパッタクリーニン
グを行った。この時の条件は、ｒｆパワー５Ｗ、Ａｒ圧
力６Ｘ Ｉ ０−ｊＴｏｒｒ。
スパッタ時間５分である。この後、３Ｘ１０−’Ｔｏｒ
ｒに減圧した後にＳｉ○を膜厚３００ｎｍ被着した。こ
の後、真空槽から取り出してアセトンによりリフトオフ
処理を行って接合形成用層間絶縁膜４５を形成した。次
に、ジョセフソン接合をｖ、６０分間である。この後、
再び真空度を４Ｘ１０−’Ｔｏｒｒまで減圧し、Ａｒ＋
４％酸素ガスを用いて、ｌＸｌ０−２Ｔｏｒｒの圧力ま
で昇圧してからｔｏｏｖ、ｔｏ秒間の酸化処理を行ない
トンネルバリア層４６を形成した。この後、再び４Ｘ１
０−７Ｔｏｒｒまで減圧し、直流スパッタ法によりＮｂ
膜を膜厚３５０ｎｍに全面蒸着した。
ｒに減圧した後にＳｉ○を膜厚３００ｎｍ被着した。こ
の後、真空槽から取り出してアセトンによりリフトオフ
処理を行って接合形成用層間絶縁膜４５を形成した。次
に、ジョセフソン接合をｖ、６０分間である。この後、
再び真空度を４Ｘ１０−’Ｔｏｒｒまで減圧し、Ａｒ＋
４％酸素ガスを用いて、ｌＸｌ０−２Ｔｏｒｒの圧力ま
で昇圧してからｔｏｏｖ、ｔｏ秒間の酸化処理を行ない
トンネルバリア層４６を形成した。この後、再び４Ｘ１
０−７Ｔｏｒｒまで減圧し、直流スパッタ法によりＮｂ
膜を膜厚３５０ｎｍに全面蒸着した。
この後、真空槽内より取り出して上部電極４７形成用の
レジストパターンを下部電極４４と同じ条件で形成した
。
レジストパターンを下部電極４４と同じ条件で形成した
。
イオンエツチングの条件も同じである。イオンエツチン
グ後、真空槽内より取り出して上部電極４７上の不要レ
ジストを酸素ガスによるプラズマアッシャ−とアセトン
液を併用し完全除去して上部電極４７を形成した。次い
で、層間絶縁膜４８用のレジストパターンマスクを前述
の層間絶縁膜４５と同様に形成した後、真空槽内におい
てＳ］○を膜厚６００ｎｍの厚さに形成した。次いで、
制御線４９用のＮｂパターンを形成するために、再び真
空槽内に挿入し、下層の表面クリーニングをＡｒスパッ
タにより行った後、Ｎｂ膜を膜厚０．８μｍ彼着した。
グ後、真空槽内より取り出して上部電極４７上の不要レ
ジストを酸素ガスによるプラズマアッシャ−とアセトン
液を併用し完全除去して上部電極４７を形成した。次い
で、層間絶縁膜４８用のレジストパターンマスクを前述
の層間絶縁膜４５と同様に形成した後、真空槽内におい
てＳ］○を膜厚６００ｎｍの厚さに形成した。次いで、
制御線４９用のＮｂパターンを形成するために、再び真
空槽内に挿入し、下層の表面クリーニングをＡｒスパッ
タにより行った後、Ｎｂ膜を膜厚０．８μｍ彼着した。
この後、真空槽内より取り出し、イオンエツチング用の
レジストパターンを下部電極、上部電極と同様な方法で
形成した。但し、レジストの膜厚は１．６μｍとした。
レジストパターンを下部電極、上部電極と同様な方法で
形成した。但し、レジストの膜厚は１．６μｍとした。
この時のレジストパターンの断面形状は、オーバハング
の厚みが０．８μｍ、＜い込み幅０．４μｍとなる様条
件を設定した。イオンエツチングの条件は。
の厚みが０．８μｍ、＜い込み幅０．４μｍとなる様条
件を設定した。イオンエツチングの条件は。
前述の下部電極と同じである。イオンエツチング終了後
、真空槽内より取り出して、制御線４９上の不要レジス
トを酸素ガスによるプラズマアッシャ−とアセトンの併
用により除去し制御線４９を形成した。制御線の最小寸
法は２．５μｍである。
、真空槽内より取り出して、制御線４９上の不要レジス
トを酸素ガスによるプラズマアッシャ−とアセトンの併
用により除去し制御線４９を形成した。制御線の最小寸
法は２．５μｍである。
以上で、Ｎｂ系ジョセフソン論理素子を形成完了した。
この結果、各層におけるＮ ｂ Ｔ；、極パターンの周
辺部においては突起物が無く１寸法精度の １良いパタ
ーンが形成できた。また、段差上下間にまたがる２、５
μｍの制御線電極パターンも断線なく切九味の良いｆ、
ｆ ｊｆｆｌパターンが得られた。
辺部においては突起物が無く１寸法精度の １良いパタ
ーンが形成できた。また、段差上下間にまたがる２、５
μｍの制御線電極パターンも断線なく切九味の良いｆ、
ｆ ｊｆｆｌパターンが得られた。
ことを確認している。また、本発明で用いるレジストパ
ターンの形成に関しては、従来法のパターン形成と木質
的に変わりはなく、】工程Ｃ，Ｈ６ＣＵ浸漬工程が加っ
たのみで作業能率の低下はほとんどない。また、本発明
はレジストの膜厚を所望基板に対して限定する必要が無
いので積層構造からなるデバイスのパターン形成には、
極めて有効である。したがって、従来法のイオンエツチ
ングに比べて素子の信頼性も向上した。
ターンの形成に関しては、従来法のパターン形成と木質
的に変わりはなく、】工程Ｃ，Ｈ６ＣＵ浸漬工程が加っ
たのみで作業能率の低下はほとんどない。また、本発明
はレジストの膜厚を所望基板に対して限定する必要が無
いので積層構造からなるデバイスのパターン形成には、
極めて有効である。したがって、従来法のイオンエツチ
ングに比べて素子の信頼性も向上した。
第１図はイオンエツチングの再付着により形成されたパ
ターン周辺部の突起物の断面説明図。 第２図はパターンエツジにおける段切れを示す断面説明
図、 第３図（ａ）、（ｂ）は、本発明によるイオンエツチン
グ過程を示す断面説明図、 第４図は１本発明により形成したＮｂ系ジョセリ フソン論理素子の断面図である。 ＋ １．．２１，３１．４１・・・Ｓｉ基板、１２．２
２．３２・・・被加工基板、２３・・・上層パターン、
３３・・・レジストパターン、３４・・・レジストの側
壁に付着した被加工物層、４２・・・Ｎｂグランドプレ
ーン、４３・・・層間絶縁膜、４４・・・下部電極。 ４５・・・接合形成用層間絶縁膜、４６・・・トンネル
バリア層、４７・・・上部電極、４８・・・層間絶縁膜
。 ４９・・・制御線。
ターン周辺部の突起物の断面説明図。 第２図はパターンエツジにおける段切れを示す断面説明
図、 第３図（ａ）、（ｂ）は、本発明によるイオンエツチン
グ過程を示す断面説明図、 第４図は１本発明により形成したＮｂ系ジョセリ フソン論理素子の断面図である。 ＋ １．．２１，３１．４１・・・Ｓｉ基板、１２．２
２．３２・・・被加工基板、２３・・・上層パターン、
３３・・・レジストパターン、３４・・・レジストの側
壁に付着した被加工物層、４２・・・Ｎｂグランドプレ
ーン、４３・・・層間絶縁膜、４４・・・下部電極。 ４５・・・接合形成用層間絶縁膜、４６・・・トンネル
バリア層、４７・・・上部電極、４８・・・層間絶縁膜
。 ４９・・・制御線。
Claims (1)
- 【特許請求の範囲】 １、基板表面に、所望のレジストパターンを形成し、そ
の後、ドライエッチングによりパターンを形成する工程
において、該レジストパターンの断面は、オーバハング
形状を持たせることを特徴とするジョセフソン素子用微
細パターンの形成方法。 ２、特許請求の範囲第１項記載のジョセフソン素子用微
細パターンの形成方法において、前記基板は、Ｎｂ、Ｎ
ｂＮ、Ｍｏ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ、
Ａｕ、Ａｕ−Ｍｏ、ＳｉＯ＿２、ＳｉＯ、Ｓｉ＿３Ｎ＿
４、ＧａＡｓ、ＧａＰ、ＧａＡｌＡｓよりなる群から選
択した一材料からなることを特徴とするジョセフソン素
子用微細パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216440A JPS6196783A (ja) | 1984-10-17 | 1984-10-17 | ジヨセフソン素子用微細パタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216440A JPS6196783A (ja) | 1984-10-17 | 1984-10-17 | ジヨセフソン素子用微細パタ−ンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196783A true JPS6196783A (ja) | 1986-05-15 |
Family
ID=16688570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216440A Pending JPS6196783A (ja) | 1984-10-17 | 1984-10-17 | ジヨセフソン素子用微細パタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168080A (ja) * | 1987-12-24 | 1989-07-03 | Agency Of Ind Science & Technol | ジョセフソン接合素子の作製方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572038A (en) * | 1978-11-27 | 1980-05-30 | Fujitsu Ltd | Preparing semiconductor device |
-
1984
- 1984-10-17 JP JP59216440A patent/JPS6196783A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572038A (en) * | 1978-11-27 | 1980-05-30 | Fujitsu Ltd | Preparing semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168080A (ja) * | 1987-12-24 | 1989-07-03 | Agency Of Ind Science & Technol | ジョセフソン接合素子の作製方法 |
| JPH0532915B2 (ja) * | 1987-12-24 | 1993-05-18 | Kogyo Gijutsuin |
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