JPS6191724A - マイクロプログラム制御装置 - Google Patents

マイクロプログラム制御装置

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JPS6191724A
JPS6191724A JP21350284A JP21350284A JPS6191724A JP S6191724 A JPS6191724 A JP S6191724A JP 21350284 A JP21350284 A JP 21350284A JP 21350284 A JP21350284 A JP 21350284A JP S6191724 A JPS6191724 A JP S6191724A
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JP
Japan
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control
register
address
memory
control memory
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Pending
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JP21350284A
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English (en)
Inventor
Masashi Deguchi
雅士 出口
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Publication of JPS6191724A publication Critical patent/JPS6191724A/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22Microcontrol or microprogram arrangements
    • G06F9/26Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/262Arrangements for next microinstruction selection

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  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置の制御装置に関し、特にマイクロ
プログラム制御方式による制御装置の構成に関するもの
である。
従来の技術 近年、情報処理装置の構成においては増々複雑になる制
御機能の実現と、開発期間を短縮するため、その制御方
式としてマイクロプログラム方式が採用されている。
まだ制御機能の柔軟性を有するマイクロプログラム方式
の特徴を活すためマイクロプログラムを格納する制御記
憶を書換え可能な機能として実現されている。
以下に従来のマイクロプログラム制御装置について説明
する。
第4図は従来のマイクロプログラム制御装置の構成を示
すものであり、1はマイクロプログラムを格納する制御
記憶、2は制御記憶1の出力を保持するマイクロ命令レ
ジスタ、3はマイクロ命令レジスタ2の出力を解読する
デコーダ、4はマイクロプログラムの制御記憶1のアド
レスを保持する制御アドレスレジスタ、6は次に読み出
すマイクロプログラムのアドレスを発生する次アドレス
発生器、6は制御記憶1の内容をアクセスする時に制御
記憶のアクロスするアドレスを保持するアドレスレジス
タ、7は機械語命令の解読情報または次アドレス発生器
60次アドレス情報を選択するマルチプレクサ、8は制
御記憶アドレスレジスタ4と、アドレスレジスタ6の出
力を選択するマルチプレクサである。またAは一般的な
データの送受信の経路となる内部バス、Bはデコーダ3
よりマルチプレクサ8に送出される制御信号、Cはデコ
ーダ3よりマルチプレクサ7に送出される制御信号であ
る。
以上のように構成された従来のマイクロプログラム制御
装置について以下その動作を説明する。
第4図の構成において、制御記憶1の内容(すなわちマ
イクロプログラム)の書換操作は、制御記憶を書換える
ために用意したマイクロ命令の実行により行なわれる。
マイクロ命令レジスタ2に制御記憶書換えマイクロ命令
が読出された時、デコーダ3は、あらかじめ内部バスA
を介して書換操作の対象となるアドレスが格納されてい
るアドレスレジスタ6の出力を、制御記憶アドレスレジ
スタ4の出力のかわりに制御記憶1に送出するため制御
信号Bをマルチプレクサ8に送る。マルチプレクサ8に
よりアドレスレジスタ6で示された制御記憶で アドレ
スがアクセスされ、内部バスAに用意されたデータによ
り制御記憶1の内容を書換える。そして書換操作の後、
次アドレス発生器6の出力または、機械語命令の解読情
報のいずれかを制御記憶アドレスレジスタ4に格納する
ためにデコーダ3は制御信号Cをマルチプレクサ7に送
出して、制御記憶アドレスレジスタ4に次に行なうべき
マイクロ命令、すなわち制御記憶書換操作命令の次のマ
イクロ命令をアクセスするためのアドレスが格納される
ように制御していだ0(たとえばコンピュータサイエン
ス誌Bi t 1980年8月臨時増刊[ダイナミック
・アーキテクチャ」共立出版P、1510) 発明が解決しようとする問題点 しかしながら上記のような構成では、制御記憶をアクセ
スするためのアドレスを保持する専用のアドレスレジス
タ(第4図のアドレスレジスタ6に肖る)、およびアド
レスを切換えるだめの専用のマルチプレクサ、およびそ
の制御信号発生器を通常のマイクロプログラム制御装置
に付加する形で、装備する必要があり、ハードウェアコ
ストが高くなることや、ハードウェアの利用効率が悪い
ことなどの問題点を有していた。
本発明は上記従来の問題点を解消するもので、制御記憶
の書換可能機能を実現するための制御記憶アクセス機構
の構成において、通常のマイクロプログラム制御装置に
装備されている基本的な・・−ドウエアを効率よく活用
することにより、特別なハードウェアを設けることなく
制御記憶の書換可能機能が実現できるマイクロプログラ
ム制御装置を提供することを目的としている。
問題点を解決するための手段 本発明は、制御記憶の一部が書換え可能メモリで構成さ
れる制御記憶と、この制御記憶をアクセスするためのア
ドレスを保持する制御記憶アドレスレジスタとこのアド
レスレジスタの出力を入力とするインクリメンタとこの
インクリメンタの出力を入力データとするラストインフ
ッ−ストアラ)(LIFO)機能を有するメモリで構成
されるマイクロスタックと、上記制御記憶の出力を保持
するマイクロ命令レジスタと、マイクロ命令の論理操作
の対象となる汎用レジスタおよびカウンタと、上記マイ
クロスタック、上記インクリメンタ、上記汎用レジスタ
、カウンタまたは機械語命令(マクロ命令)の解読器よ
り送出される解読情報を選択し、上記制御記憶アドレス
レジスタに送出するマルチプレクサと、マイクロ命令の
実行により上記制御記憶の書換え、読み出しを行なう際
、上記マイクロスタックに対して上記インクリメンタの
出力を格納するための制御信号および上記マイクロスタ
ックを読み出し、上記マルチプレクサを通じて上記制御
記憶アドレスレジスタに格納するための制御信号および
書換え読み出しを行なう上記制御記憶のアドレス情報と
して上記カラ/りの出力を上記マルチプレクサを通じて
上記制御記憶アドレスレジスタに格納するための制御信
号および書換え操作の際は、上記汎用レジスタの内容を
、上記制御記憶に書込むだめの制御信号および読み出し
操作の場合は上記マイクロ命令レジスタに読み出された
内容を上記汎用レジスタに送出するための制御信号を発
生するデコーダを備えたマイクロプログラム制御装置で
ある。
作   用 本発明は上記構成により、マイクロ命令の実行による制
御記憶の書換え、読出し操作において、次に実行すべき
マイクロ命令の読み出しアドレスを、一旦、マイクロス
タックに格納し、上記書換え、読出し操作の後、マイク
ロスタックに格納した上記アドレスを制御記憶アドレス
レジスタに送出することにより、上記書換え、読み出し
の対象となる制御記憶のアドレス情報を、直接制御記憶
アドレスレジスタに格納でき、書換え、読出しのだめの
アドレスを保持するための専用のハードウェアをなくす
ることのできるものである。
実施例 第1図は本発明の一実施例におけるマイクロプログラム
制御装置の構成図を示すものである。
第1図においては1はマイクロプログラムを格納する制
御記憶であシ少なくともその一部は書換え可能メモリで
構成される。2は制御記憶1の読み出しデータであるマ
イクロ命令を格納するマイクロ命令レジスタ、3は、マ
イクロ命令レジスタ2の出力を解読し制御信号を発生す
るデコーダ、4は制御記憶1をアクセスするためのアド
レスを保持する制御記憶アドレスレジスタ、11は制御
記憶アドレスレジスタの内容を1加算するインクリメン
タ、1oはインクリメンタ11の出力を格納するLiF
O構成のメモリからなるマイクロスタンクである。
12は、マイクロ命令の論理操作の対象となる汎用レジ
スタ9はカウンタである。
7はマイクロスタック1o、インクリメンタ1−カウン
タおよび機械語命令(マクロ命令)の解読器より送出さ
れる解読情報のどれかを選択しその出力を制御記憶アド
レスレジスタ4に送出するマルチプレクサである。
Aは内部バス、D 、E 、F 、Gは、各々デコーダ
3より、制御記憶1のマイクロ命令による書換え、読み
出し操作において、各々マイクロスタック10.カウン
タ9、汎用レジヌタ12、マルチプレクサ7、制御記憶
1に対して送出される制御信号である。
以上のように構成された本実施例のマイクロプログラム
制御装置について以下その動作について説明する。
第1図の構成において、制御記憶1の書換可能機能の実
現は、制御記憶1に対する書換え、読み出しマイクロ命
令を実現することであり、次にこの2つの書換えマイク
ロ命令、読み出しマイクロ命令の動作について説明する
第2図、第3図は各々読み出し命令、書換え命令の動作
を説明するタイミングチャートである。
以下第2図、第3図に従って説明する。
第2図について、制御記憶アドレスレジスタ4の内容が
nである時、マイクロ命令レジスタ2には、制御記憶1
のn番地の内容であるエユが出力される。ここで、エユ
が制御記憶読み出しマイクロ命令である時、デコーダ3
は、インクリメンタ11の出力に用意された次の実行ア
トルスである(n+1)をマイクロスタック10に格納
するための制御信号りを出力する。この時同時に、マル
チプレクサ7、に対しては制御信号F、カウンタ9に対
しては制御信号Eが、カウンタ9の内容Aを、制御記憶
アドレスレジスタ4に格納するために送出される。
制御信号り、およびE、Fにより、制御記憶アドレスレ
ジスタ4の内容がAに更新され、制御記憶1のA番地の
内容がマイクロ命令レジスタ2に出力される。カウンタ
9の内容Aは、あらかじめ他の操作マイクロ命令(論理
操作命令)によりセクトされている。
第3図において、基本サイクルは制御記憶アドレスレジ
スタ4の更新する周期を示す。
マイクロ命令レジスタ2に読み出されたデータIAは読
み出しデータであり、実行すべきマイクロ命令ではない
。工Aがマイクロ命令レジスタ2に用意された時デコー
ダ3は、マイクロスタック1Qに格納した次に実行すべ
きアドレス(n−H)を、制御記憶アドレス4に格納す
ると共に、マイクロ命令レジスタ2に読み出しだ上記I
Aを汎用レジスタ12に格納するための制御信号F、E
を各々マルチプレクサ7および汎用レジスタ12に送出
する。
上記動作により制御記憶アドレスレジスタ4の内容は(
n+1)に更新され、制御記憶の(n+1)番地の内容
がマイクロ命令レジスタ2に格納され、エユのマイクロ
命令の実行は終了する。
第3図は、第2図において、n番地で読み出でれたマイ
クロ命令工。が、書換え命令である場合である。次アド
レス(n+1)が、マイクロスタンク10に格納され、
書換え操作後、マイクロスタック10より、制御記憶ア
ドレスレジスタ4に再び格納される動作および制御記憶
アドレスレジスタ4にカウンタ9の内容Aが、格納され
る動作については読み出し動作の場合と同一である。書
換え操作においては、制御記憶アドレスレジスタ4がA
に更新したサイクルにおいて、汎用レジスタ12に用意
したデータを制御記憶1に対して内部バスAを通して書
込むための制御信号E、およびGがデコーダ3より各々
、汎用レジスタ12、制御記憶1に送出される。
以上のように本実施例によれば、通常のマイクロプログ
ラム制御装置における基本的な構成要素であるマイクロ
スタックおよび、汎用レジスタ、カウンタおよび、内部
バスと言う資源を用いこれを制御する制御信号を発生す
るデコーダおよびマルチプレクサを設けることにより、
安価なハードウェアにより、書換え可能制御記憶を有す
るマイクロプログラム制御装置を構成することができる
なお第2図、第3図において書換え、読み出し命令は2
マシンサイクルで実行する場合を示したが、これを1マ
シンサイクルとしてもよいことまた実施例のカウンタは
単なるレジスタであってもよいことは言うまでもない。
発明の効果 本発明のマイクロプログラム制御装置は、通常のマイク
ロプログラム制御装置における基本的な資源である汎用
レジスタ、カウンタ、およびマイクロスタンクを用い、
これらを制御するデコーダおよび、マルチプレクサを設
けることにより、大規模な制御記憶書換え機能を実現す
るためのノー−ドウエア機構を設けることなく、制御記
憶の書換え読み出し制御の可能なマイクロプログラム制
御装置を構成することができ、その実用的効果は大きい
【図面の簡単な説明】
第1図は本発明における一実施例のマイクロプログラム
制御装置のブロック図、第2図、第3図は本発明の詳細
な説明するタイミングチャート、第4図は従来のマイク
ロプログラム制御装置の構成図である。 1・・・・制御記憶、2・・・・・・マイクロ命令レジ
スタ、3・・・・・デコーダ、4・・・・・制御記憶ア
ドレスレジスタ、6・・・・・・次アドレス発生器、6
・・・・・・アドレスレジスタ、7・・・・マルチプレ
クサ、8・・・・・マルチプレクサ、9・・・・・カウ
ンタ、10・・・・・マイクロスタツク、11・・・イ
ンクリメンタ、12・・・・・・汎用レジスタ、A ・
・・・内部バス、B、C,D、E、F・・・・・制御信
号。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1

Claims (1)

    【特許請求の範囲】
  1. 制御記憶の少なくとも一部が書換え可能メモリ素子で構
    成される制御記憶と、この制御記憶をアクセスするため
    のアドレスを保持する制御記憶アドレスレジスタと、こ
    のレジスタの出力を入力とするインクリメンタと、この
    インクリメンタの出力を入力データとするラストインフ
    ァーストアウト機能を有するメモリで構成されるマイク
    ロスタックと、上記制御記憶の出力を保持するマイク命
    令レジスタと、マイクロ命令の論理操作の対象となる汎
    用レジスタおよびカウンタと、上記マイクロスタック、
    上記インクリメンタ、上記汎用レジスタ、上記カウンタ
    または機械語命令(マクロ命令)の解読器より送出され
    る解読情報を選択し、上記制御アドレスレジスタに送出
    するマルチプレクサと、マイクロ命令の実行により上記
    制御記憶の書換え、読み出しを行なう際、上記マイクロ
    スタックに対して上記インクリメンタの出力を上記スタ
    ックに格納するための制御信号と、同じく上記マイクロ
    スタックの内容を読み出し、上記セレクタを通じて上記
    制御記憶アドレスレジスタに格納するための制御信号と
    、書換え、読み出しを行なう上記制御記憶のアドレス情
    報として、上記カウンタの出力を上記マルチプレクサを
    通じて上記制御記憶アドレスレジスタに格納するための
    制御信号と、書換え操作の際は上記汎用レジスタの内容
    を上記制御記憶に書込むための制御信号と、読出し操作
    の場合は上記マイクロ命令レジスタに読み出された内容
    を上記汎用レジスタに送出するための制御信号と、上記
    制御信号を発生する上記マイクロ命令レジスタの出力を
    入力とするデコーダとを備えたことを特徴とするマイク
    ロプログラム制御装置。
JP21350284A 1984-10-11 1984-10-11 マイクロプログラム制御装置 Pending JPS6191724A (ja)

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JP21350284A JPS6191724A (ja) 1984-10-11 1984-10-11 マイクロプログラム制御装置

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JPS6191724A true JPS6191724A (ja) 1986-05-09

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ID=16640257

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