JPS6184138A - ネツトワ−クシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号ラインによって結合された？ｇ敗のステ
ーションのそれぞれにあってシリアルデータの授受を相
互に行なえるように構成し赳ネットワークシステムに関
し、特にシリアルデータおよびデータ授受をなすための
同期信号を１線式共通信号ラインに乗せて、ステーショ
ン相互間のシリアルデータ授受を行なうようにしたネッ
トワークシステムに関するものである。

（従来技術とその問題点） 従来、公知のネットワークシステムとしては、第５図に
示す如く、複数のステーションＳ、、Ｓ２）・・・、Ｓ
Ｎを１本の信号線５０１によって結合する方式のものが
あった。ステーション相互間にて通信する信号の形式は
、第６図に示す列態様である。この方式は、Ｓ　Ｄ　Ｌ
　Ｃ（Ｓ　ｙｎｃｈｒｏｎｏｕｓ　　Ｄａｔａ　　Ｌ　
ｉｎｋ　　Ｃｏｍｌｌ１ｕｉｃａｔｉｏｎ　）と称され
るもので、１８Ｍ社によって開発されたものである。

ここで、信号形式のうち、ｒＦＱ　Ｊ　、　　ｒＦｃ　
Ｊは°’０１１１１１１０”のビットパターンを有し、
データ列の始めと終りを示す。ｒＡＪは通常８ビツトで
あり、伝送データＮＪの送り先アドレスを示す。「Ｃ」
は通常８ビツトであり、データ「Ｉ」の種類を示す。ｒ
ＦｃｓＪは伝送に伴う誤りを検出するために設けられて
いる。

しかしながら、このような５ＤＬＣ方式では、１本の通
信線５０１で伝送するため、データ授受の同期をとる必
要上、ｒＦｏＪ、ｒＦｃＪおよび送出データの受信ステ
ーションを指令するアドレス「Ａ」が必要不可欠である
。そのため、伝送データｒＩＪの占有時間に、ｒＦｏ　
Ｊ　、ｒＦｃ　Ｊおよび１°△」に要する時間が付加さ
れるので、データの伝送効率が悪いといった問題点があ
った。

このような問題点を解決する方式として、データ列とア
ドレス信号とをそれぞれの専用ラインで送るようにした
２線式のネットワークシステムが提案された。かような
通信方式にあっては、所定の符号列信号を専用の同期信
号伝送線を介して各ステーションへ供給し、各ステーシ
ョンの７ドレツシングおよび同期をとる方式のネットワ
ークシステムであり、例えば、特公昭５２−１３３６７
「信号多重伝送装置」公報に示される如きものがある。

これは、第７図に示す如く、複数対の送信ステーション
７０４および受信ステーション７０５を同期信号伝送線
７０２およびデータ伝送ｗｉａ７０３とによって結合し
てなるもので、同期信号伝送線７０２には、同期信号発
生器７０１から、第８図（Ｃ）に示されるような同期信
号が各ステーションに供給されている。

同期信号発生器７０１においては、第８図（ａ　）に示
されるような一定周期τのクロック信号と、同図（ｂ）
に示されるような一定周期Ｔで、Ｈ２Ｎ、Ｈ，Ｌ、Ｌ、
Ｈ，Ｌという順序を繰り返すＭ系列符号を発生し１幅変
調を行なって同図（Ｃ）に示すような信号を発生するも
のである。

送（Ｍｆ　ステー　ジョン７０４は、同期信号を受信し
、第８図に示したようなりロック信号と符号系列信号と
に復調する受信回路７０６と、復調された符号系列信号
をクロック信号に同期して順次シフトするシフトレジス
タ７０７，７０８．７０９および、これらシフトレジス
タ７０７，７０８．７０９の各出力の論理演ｑを行なっ
て予め定められた論理出力となったときにゲート７１１
を開く論理回路７１０とを備えている。

第９図は、シフトレジスタ７０７，７０８．７０９の出
力Ｄ１，０２，０３および論理回路７１０の出力×の関
係をクロック毎に示したもので、同図に示される如く、
シフトレジスタ７０７，７０８．７０９の出力における
り、Ｈの組合オパターンは符号系列信号の周期下の間に
７様顕現われる。

従って、各送信ステーション７０４において７つの組合
仕パターンのうちの１つを論理回路７１Ｏの成立条件と
すれば（例えば、同図に示す如くＨ，Ｈ，Ｌ）、符号系
列信号の１周！’ＩＩ　Ｔの間に１回だけ論理回路７１
０の論理が成立してゲート７１１が開かれることとなり
、出力回路７１２がら１ビツトのデータがデータ伝送線
７０３へ送出されることとなる。

同様にして、受信ステーション７０５においても、受信
回路７１３とシフトレジスタ７１４，７１５．７１６お
よび論理回路７１７を備えており、符号系列信号の１周
期下の間に所定の組合せパターンが得られたときのみゲ
ート７１８を開き、データ伝送線７０３から信号入力回
路７１９へ取込む溝成となっている。

このようにして、送信ステーション７０４では論１！［
！回路７１０の成立条件と同一の成立条件を有する論理
回路７１７を備えた受信ステーションとの間でデータの
送受が可能となり、他の成立条件を有する送受信ステー
ションに対して異なる同期をとることができ、データが
衝突することなく送受信ができる。

しかしながら、このように２本の４３号線を設けたネッ
トワークシステムにあっては、同期アドレス線（同期信
号伝送線７０２）とシリアルデータｉｓ＜データ伝送１
３１７０３）とをそれぞれ専用化しているために、１本
の信＠線で伝送する方式に比べて通信線の数、中継コネ
クタの数等が必然的に増えることとなる。そのため、ネ
ットワークシステムの構成が複雑、大型となり、また高
価なものとなるといった問題点があった。

（発明の目的） 本発明は、上述した問題点に鑑みてなされたものであっ
て、システム構成の簡略化低廉化を図り、かつ伝送効率
も適当なレベルに維持することのできるネットワークシ
ステムを提供することを目的とする。

（発明の構成） このような目的を達成するために本発明では次のような
構成となっている。

１＃ｉ１式の共通伝送線に複数のステーションを接続し
、各ステーション相互間においてシリアルデータの授受
をなすネットワークシステムにＪ３いて；識別情報が時
系列符号を形成する各ビットに含まれるビット情報信号
を、サイクリックに前記共通伝送線に送出する伝送管理
手段を設け：前記各ステーションは、 前記識別情報に基づいて、前記ビット情報信号から前記
時系列符号の各ビット情報を抽出する符号列抽出手段と
、 抽出された各ビット情報でなる時系列符号の中から所定
ビット長の時系列固有符号を判別する符号判別手段とを
有し； 判別された時系列固有符号によるステーションでのシリ
アルデータ送受を決定するように構成したことを特徴と
する。

（実施例の説明） 以下図面に基づいて本発明の詳細な説明する。

第１図に本発明の実施例を示す。図において、１１１式
の共通伝送線である１本のｆＨ号伝送線１７１に、ネッ
トワークシステムを構成するように結合された複数のス
テーシコンのうちの１つの構成を示し、他のステーショ
ンも同様な構成であるものとする。

複数のステーションの相互間でシリアルデータ列の授受
をなすための同期符号信号を発生する同期符号発生器１
１３が、１本の信号伝送ＷｉＡ１１１に接続されている
。この同期符号発生器１１３は、複数のステーションの
それぞれにおいて行なわれるデータ伝送の同Ｉ１１およ
びデータの授受をずべきステーションの指令（アドレッ
シング）を司どるものであり、複数のステーションとは
別個に信号伝送線１１１に接続されている。

第２図に同期符号発生器１１３の構成を示す。

この同期符号発生器１１３は、一定周期を有する符号列
としてのＭ系ダ１符号列を生じさせるものであり、ここ
では、３次のＭ系列で符号を発生させている。

第３図（ａ）〜（Ｃ）は、第２図に示す同期符号発生器
１１３の各部における信号タイミングを示す信号波形図
である。

第２図および第３図において、３１３２（ｍｌ−ｍ３）
でなるシフトレジスタ２１１の第２段ｍ２と第３段ｍ３
との出力を排他的論理和ゲート２１３に供給して、当該
ゲート２１３の出力をシフトレジスタ２１１の第１段ｍ
１の入力としている。シフトレジスタ２１１でのシフト
は、基準クロック発生器２１５から供給される基準クロ
ック信号Ｃによって制御される。

このように、シフトレジスタ２１１と論理素子である排
他的論理和ゲート２１３との組合せによって発生される
Ｍ系列符号は、第３段ｍ３と第２段ｍ２との排他的論理
和で表わされる多項式（ｍ３■ｍ２）に従う３次のＭ系
列符号である。

シフトレジスタ２１１の第３段ｍ３の出力として得られ
る３次のＭ系列符号信号Ｍ（第３図（ｂ　）参照）を、
パルス幅変調回路２１７の信号入力端子２１７Ｉに供給
する。更に、基準クロック信号Ｃをもパルス幅変調回路
２１７の制御端子２１７Ｃに供給する。このパルス幅変
調回路２１７では、一定周期ｔｃの基準クロック信号Ｃ
（第３図（ａ　＞参照）の立ち上がり時に同期して、Ｍ
系列符号信号Ｍの論理状態に従ってパルス幅の異なる信
号を出力する。Ｍ系列符号信号Ｍが“低″論理状態（Ｌ
）の場合には幅の狭いパルス（保持期間ｔ　Ｌ）を、゛
高″論理状態（Ｈ）の場合には幅の広いパルス（保持期
間１＋）をそれぞれ発生する。このようにパルス幅変調
された出力信号として、第３図（Ｃ）に示すＭ系列符号
向１１信号ＣＭがパルス幅変調回路２１７から得られる
。

ところで、このようなＭ系列符号を同期信号として用い
ることは公知である。一般に、ｎ段のシフトレジスタと
論理素子とで実現できる符号系列の最大周期Ｔは、 Ｔ−２’−１（１） として表わされる。そのため、同じ組合せによる符号状
態は上記（１）式で表わされる周期Ｔをとり、その期間
同じ組合せの符号状態は生じない。

定まった段数のシフトレジスタを用いて同期信号を得る
場合１Ｍ系列符号を同期信号として利用すれば、チャネ
ル数を最大にでき、最も効果的と言える。そのため、Ｍ
系列符号はデータ通信の同期信号として多用されるもの
である。

第２図に示す本実施例の同期符号発生器１１３において
は、シフトレジスタ２１１の段数ｎが３段である。上記
（１）式に従って、Ｍ系列符号同期信号ＣＭの周期Ｔｃ
μは、 ＴｃＭ＝ｔ　ｃＸ　（２３，−１）　　　　　（２）と
して与えられる。また、符号の組合せ状態は７（＝２３
−．１）通りである。

上述したようにして、同期符号発生器１１３から発生さ
れるＭ系列符号同期信号ＣＭは、伝送管理のために、複
数のステーションを共通に接続した信号伝送Ｉｌｌ　１
１に供給される。このＭ系列符号同期信号ＣＭにおいて
サイクリックに生じる各ビットは、広い幅ｔＨのパルス
あるいは狭い幅ｔＬのパルスでなっており、それぞれの
ビットパルスで１″あるいはＯ″を表わすものである。

なお、Ｍ系列符号同期信号ＣＭの各ビットにおけるパル
ス幅ｔＨおよびｔＬはともに、本ネットワークシステム
によって送受されるシリアルデータ列の各ビットにおけ
るパルス幅よりも極めて太きくなるように設定しである
。そのため、Ｍ系列符号同期信号ＣＭおよびシリアルデ
ータ列が信号伝送線１１１に共通に載っても、パルス幅
から同期信号のビットパルスかあるいはシリアルデータ
のビットパルスかの識別ができるようになっている。

再度第１図を参照する。同期符号発生器１１３を除く構
成が、１ステーシヨンの装置構成である。

また、第４図＜ａ）〜（ｉ）は、本発明ネットワークシ
ステムの動作を示すタイミング図である。

１３号伝送線１１１には、Ｍ系列符号およびシリアルデ
ータを含むシリアル信号（第４図＜ａ　＞参照）が載っ
ている。１ステーシヨンの内部構成としては、Ｍ系列符
号同期信号ＣＭによる同期およびアドレッシングに基づ
いて、当該ステーションのシリアルデータ列の送信ある
いは受信の指令等を行なうための制御部１１５がある。

また、その制御部１１５の指令に応じて、当該ステーシ
ョンから内部格納のシリアルデータ列を信号伝送線１１
１に送出する送信部１１７が備わっている。更に、ｆｉ
ｌｌ　１２Ｉ１部１１５の指令に従って、信号伝送線１
１１ｈ日ろ当該ステーションにシリアルデータ列を導入
して格納する受信部１１９が備わっている。

制御部１１５と（３号伝送線１１１とを結合する信号入
出力線１２１が、本ステーションにおけるシリアルデー
タ列の送信あるいは受信の際に開くゲートΔ１２３と、
送信あるいは受信すべきシリアルデータ列のアドレッシ
ングを行なう際に開くゲート５１２５とにそれぞれ接続
されている。

Ｍ系列符号受信回路１２７は、ゲート＄１２５が開いて
いる期間に信号伝送線１１１から導入されるＭ系列符号
同期信号ＣＭを受信して、第４図（ｄ）に示すようなり
ロック信号ＣＬＫおよびＭ系列符号同期信号ＣＭを出力
する。

３段（ｍ　１〜１１１３）のシフトレジスタ１２９にお
ける各段のクロック端子にクロック信号ＣＬＫを共通に
供給するとともに、第１段（１１１１）の信号入力端子
にＭ系列符号同期信号ＣＭを供給している。このシフト
レジスタ１２９の第１段ｍ１では、りＯツク信号ＣＬＫ
の立下りに同期してＭ系列符号同期信号ＣＭの論理レベ
ル（シリアルデー夕の内容に対応している）をラッチす
る。同様に、シフトレジスタ１２９の第２段＋１２およ
び第３段ｌ１１３においても、それぞれの前段である第
１段ｍ１および第２段１１１２にラッチされていた論理
状態を、クロック信号ＣＬＫの立下りに同期してラッチ
する。つまり、クロック信号ＣＬＫに応じて、同期信号
ＣＭのレベルを順次シフトしてラッチするものである。

シフトレジスタ１２９の各段におけるラッチ状態を表わ
す出力信号Ｄ１．Ｄ２およびＤ３を発生して、メモリ回
路１３１（例えばＲＯＭ）にアドレスデータとして供給
している。また、出力信号ＤＩ、Ｄ２およびＤ３は、そ
れぞれＤフリップフロップでなる３つのラッチ回路ＬＡ
。

ＬＢおよびＬＣのＤ入力端子に供給されている。

メモリ回路１３１には、Ｍ系列符号の１周期ＴＣＭ間に
現われるＨ、Ｌの組合せパターンをアドレスとしており
、各アドレスに対応して送受信制御用のデータＧ１．Ｇ
２が設定記憶されている。

上述したゲート△１２３およびゲート５１２５を開、閉
制御するために各種の回路が備わっている。

Ｍ系列符号受信回路１２７から出力されるクロック信号
ＣＬＫを受信する単安定マルチバイブレータ１３３は、
クロック信号ＣＬＫの立下りに同期して幅ｔｄのパルス
信号ＰＳ１３３（第４図（ｅ　）参照）を発生する。た
だし、このパルス幅ｔｄは、ｔｄ＜ｔｍ−ｔｃＬにとな
るように選ばれている。ただし、ｔｍは、信号伝送線１
１１に現われるシリアル信号（第４図＜ａ　＞参照）に
おいて、Ｍ系列符号同期信号ＣＭを形成する各ピットパ
ルスの立ち上がり時から、送受されるシリアルデータ列
における最初のピットパルスまでの時間である。

メモリ回路１３１から出力される第１制御データ信号Ｇ
１と単安定マルチバイブレータ１３３の出力パルス信号
ＰＳ１３３とを受信するアンドゲート１３５は、それら
の論理積をとって論理イコ号ＬＳ１３５を発生して、カ
ウンタ１３７の計数制御端子に供給する。

カウンタ１３７は、論理信号ＬＳ１３５が立ち下がった
ときに、その計数入力端子Ｉｃに導入されているパルス
信号の計数を開始するものである。

このカウンタ１３７の出力論理信号ＬＳ１３７は、通常
低″に設定され（イニシャルリセット〉、当該カウンタ
１３７が計数を開始したら、″゛高°論理状態に反転し
て保持される。また、所定の計ａｌａ（ここでは“４″
）に達したら、リセットされて゛低″論理状態に反転す
るものである。

カウンタ１３７の出力論理信＠ＬＳ　１３７は、ゲート
へ１２３およびインバータ１３９に供給されている。ま
た、インバータ１３９の反転出力論理信号ＬＳ１３９を
ゲート＄１２５に供給している。このため、論理信号Ｌ
Ｓ１３７の“高″。

°′低″に応じて、ゲートＡ１２３は開、閉する。

これとは反対に、反転出力論理信号ＬＳ１３９の゛低パ
、“高″に応じて、ゲート５１２５が閉。

間する。すなわち、ゲートＡ１２３とゲート＄１２５と
は、その開および開が互いに相反するようになっている
。

メモリ回路１３１からの別な第２制御データ信号Ｇ２は
、ゲートＢ１４１およびインバータ１４３に供給されて
いる。

また、このインバータ１４３の反転出力論理信号をゲー
ト０１４５に供給している。従って、第２制御データ信
号Ｇ２の゛高″、“低”論理状態に応じてゲートＢ１４
１が開、閉するとともに、ゲートＣ１４５が閉、開する
。

ゲートＡ１２３およびゲートＢ１４１の直列回路を介し
て、信号伝送線１１１に接続された信号入出力線１２１
と送信部１１７とが接続されている。また、ゲートＡ１
２３およびゲートＣ１４５の直列回路を介して、信号人
出力線１２１と受信部１１９とが接続されている。

また、カウンタ１３７の出力論理信号ＬＳ１３７は、３
つのラッチ回路（Ｄフリップフロップ）ＬＡ、ＬＢおよ
びＬＣのクロック端子にも共通に供給されている。これ
らのラッチ出力信＠　ｌ、’−ａ　。

ＬｂおよびＬＣは、送受信のアドレス信号として発生さ
れる。

送信部１１７は、複数ビットからなるデータを格納する
メモリ回路１５１（例えば、バックアップされたＲＡＭ
）と、このメモリ回路１５１から出力されるパラレルデ
ータＤＰ１５１をシリアルデータＤＳ１５３に変換する
パラレル−シリアル変換器（以下Ｐ／Ｓ変換器と称する
）１５３と、このＰ／Ｓ変換器１５３に所定周期ＴＣＬ
Ｔのクロック信号ＣＬＴ　（シリアルデータの送出用ク
ロック信号〉を供給するクロック発生器１５５および、
Ｐ／Ｓ変換器１５３からのシリアルデータの°゛高ＩＺ
ＩＩ低″（１″ｌ　、　　ＩＩ　ＯＩＩに対応）に対応
してクロック発生器１５５のクロック信号ＣＬＴを幅変
調して、シリアルデータ列信号ＤＴを出力する変調器１
５７とから構成されている。ここで、クロック信号ＣＬ
Ｔの周１ｆｌＴｃＬ丁は、シリアルデータの送信局１！
ｌ］を規定するものであり、Ｍ系列符号同期信号ＣＭを
形成する各ビットの周期（シリアルデータ送受期間を規
定する基準クロック信号Ｃの周期ｔｃ）より極めて小さ
い。

メモリ回路１５１には、３つのラッチ回路ＬＡ。

ＬＢみよびＬＣから、シフトレジスタ１２９の出力０１
〜Ｄ３のラッ万出力信号しａ−ＬＣがアドレスデータと
して供給されており、入力されたアドレスに格納されて
いるデータを出力するものである。

受信部１１９は、ゲートＣ１４５を介して取込まれた受
信データを復調してタロツク信号ＣＬＲとシリアルデー
タ信号ＤＲとに分離する復調器１６１と、復調されたシ
リアルデータ信号ＤＲをパラレルデータ信号ＤＰＲに変
換するシリアル−パラレル変換器（以下Ｓ／Ｐ変換器と
称する）１６３と、Ｓ／Ｐ変換器１６３から出力される
パラレルデータ信号ＯＰＲを格納するメモリ回路１６５
（例えばＲＡＭ）とから構成されている。ここで、復調
されたクロック信号ＣＬＲの周期ＴｃＬｎは、送信部１
１７におけるクロック信号ＣＬＴの周期ＴＣＬＴと同様
なものである。

メモリ回路１６５は、３つのラッチ回路ＬＡ。

ＬＢおよびＬＣの出力Ｌａ、ＬｂおよびＬｃをアドレス
データとして入力し、指定されたアドレスにＳ／Ｐ変換
器１６３から供給されるデータを書込むものである。

送信部１１７内のメモリ回路１５１および受信部１１９
内のメモリ回路１６５は、例えばマイクロコンピュータ
（図示せず）に接続されており、メモリ回路１５１には
制御負荷の状態に応じて送ｆｇ用データの白き込みがな
され、また、メモリ回路１６５に読込まれたデータに基
づいて制御負荷を１ｂｌｌＩＩＩする構成となっている
。

第１図に示す１ステーシヨンの制御部１１５におけるカ
ウンタ１３７は、まずリセット信号がそのリセット端子
Ｒに供給されてイニシャルリセットが行なわれて、その
出力論理信号ＬＳ１３７が当初“低″論理状態にあるも
のとする。そのため、ゲート５１２５は開いており、信
号伝送線１１１とＭ系列符号受信回路１２７とが接続さ
れている状態にある。その場合、第４図（ａ＞に示すシ
リアル信号が信号伝送線１１１からゲート＄１２５を介
してＭ系列符号受信回路１２７に導入される。

時間的に見て、まず導入される信号パルスは、同期信号
ＣＭを形成する広い幅ｔ　Ｈ，ｔ　Ｌのビットパルスか
、あるいはシリアルデータを形成する極めて狭い幅のビ
ットパルスかのいずれであるか不明である。従って、こ
のＭ系列符号受信回路１２７の当初の動作としては、あ
る一定幅（例えば、同期信号ＣＭを形成するビットの狭
いパルス幅［Ｌ）以上のパルスについてのみ応答するよ
うに、当該Ｍ系列符号受信回路１２７は回路構成しであ
る。そう回路構成しであることによって、シリアルデー
タ列の各ビットパルスと同１１１信号ＣＭのビットパル
スとが識別されて、同期信号ＣＭを形成する最初のビッ
トパルスが捕獲され、以後上述したような〜１系列符号
受信回路１２７によるクロック信号ＣＬＫおよび同明信
号ＣＭの復調動作をなす。

従って、同期符号発生器１１３から出力されるＭ系列符
号同期信号ＣＭを、前述したＭ系列符号受信回路１２７
の動作によってシフトレジスタ１２９に記憶することが
できる。このシフトレジスタ１２９の出力信号Ｄ１．Ｄ
２およびＤ３に従ってアドレス指定され、メモリ回路１
３１に記憶されている第１制御データ信号Ｇ１および第
２制御データ（８号Ｇ２が出力される。

単安定マルチバイブレータ１３３によって得られるパル
ス信号ＰＳ１３３とメモリ回路１３１からの第１制御デ
ータ信号Ｇ１との論理積がアンドゲート１３５によって
とられる。その出力論理信号ＬＳ１３５がカウンタ１３
７に供給されている。

従って、第１ｉ！Ｉす御データ信号Ｇ１が゛高°°論理
状態にあるとき、パルス信＠ＰＳ１３３の立下りに応じ
て、カウンタ１３７の出力論理信号ＬＳ１３７は゛高″
に転じるので、ゲート５１２５は閉じるとともに、ゲー
トＡ１２３は開く。このゲートＡ１２３の開によって、
送信部１１７あるいは受信部１１９の何れかが信号伝送
線１１１に接続されることとなる。何れが接続されるの
かは、メモリ回路１３１からの別な第２制御データ信号
Ｇ２の論理状態に応じて、送信部１１７が接続されて本
ステーションからの送信が可能となるか、あるいは受信
部１１９が接続されて本ステーションへの受信が可能と
なる。

上述の如く構成されたネットワークシステムにおいて、
このネットワークシステムを構成する複数のステーショ
ンのうちの１つにおいて、メモリ回路１３１には第１図
に示す如くデータが記憶されているものとし、また、そ
の他のメモリ回路１５１および１６５においても第１図
に示すアドレスに送受信データ用のエリアが設けられて
も）るものとする。

今、第４図（ｂ）に示す如く、Ｍ系列符号列の順次ビッ
ト状態は（１，１，１，Ｏ，Ｏ，・・・）であるものと
し、それに応じてＭ系列符号同期信号ＣＭが同期符号発
生器１１３から発生されて１／）るものとする。ここで
、定６する時点ＴａにおけるＭ系列符号は（１，１，１
）であり、時点下すでは（１，１，０）、時点ＴＣでは
（１，Ｏ，Ｏ）である。

区間［Ｔａ　、　Ｔｂ　］は本ステーションに関しては
受信区間であり、区間［Ｔｂ、Ｔｅｌは送信区間である
。

かような受信区間［Ｔａ　、　Ｔｂ　］においては、本
ステーションにおける制御部１１５のシフトレジスタ１
２９には（１，１，１）が記憶されて、メモリ回路１３
１からの第１制御データ信号Ｇ１は“１″、第２　ａｉ
ｌ制御データ信号Ｇ２は°０″′となるように選択され
る。ただし、実際には時間遅れがあるので、時点Ｔａか
らクロック信号ＣＬＫのパルス幅ｔ　ＣＬＫだけ遅延し
た時点（Ｔａ　＋ｔ　ｃＬＫ）にて制御データ信号Ｇ１
は“１″となる。

それに応じてアンドゲート１３５の出力論理信号ＬＳ１
３５は、“高″論理状態となるが、単安定マルチバイブ
レータ１３３からの出力パルス信号ＰＳ１３３の立下り
に応じて、時点（Ｔａ　＋ｔ　ｃＬｘ＋ｔｄ）において
アンドゲート１３５の出力論理信号ＬＳ１３５は、“低
″論理状態となる。この論理信号ＬＳ１３５の立下りに
応答して、カウンタ１３７の出力論理信号ＬＳ１３７は
゛高″論理状態となる。そのため、ゲート５１２５は閉
じ、デー１−Ａ１２３は聞く。また、この際、カウンタ
１３７の出力論理信号ＬＳ１３７が３つのラッチ回路Ｌ
Ａ、ＬＢ、）ｊよびＬＣに共通に供給されている。従っ
て、時点（Ｔａ　＋ｔ　ＣＬ　Ｋ　＋ｔｄ）において、
シフトレジスタ１２９の出力信号Ｄ１．Ｄ２およびＤ３
の論理状態（１，１，１）をラッチする。このラッチ出
力Ｌａ　、　Ｌｂ　、１ｊよびＬＣが、送信部１１７の
メモリ回路１５１および受信部１１９のメモリ回路１６
５のアドレスデータとして共通に供給されている。

ｉｔ、＋１　ｔＩ１１部１１５のメモリ回路１３１にお
ける記憶状態では、アドレス（１，１，１）においては
受信モードとなるようにデータ記憶されているので、第
２制御データ信＠Ｇ２は°゛Ｏ″°つまり“低゛′論理
状態である。従って、ゲートＢ１４１は開、ゲートＣ１
４５は開の状態にある。

このようにして、ゲートＡ１２３およびゲートＣ１４５
がともに開くので、これらの直列回路を介して信号伝送
線１１１と受信部１１９とが接続されて、本ステーショ
ンが受信可能状態となる。

そのため、第４図（Ｃ）に示すシリアルデータ列のうち
、受信区間［Ｔａ　、　Ｔｂ　］に合うデータ（１，１
，０，１＞が、受信部１１９に順次導入される。復Ｗｊ
Ｊ器１６１によって、パルス幅変調されていたシリアル
データがビット毎に“’　１１０１　”の論理状態の受
信データＤＲにＩ調される。しかる後、この受信データ
ＯＲはＳ／Ｐ変換器１６３によってパラレルデータＤＰ
Ｒに変換される。

このとき、メモリ回路１６５には、アドレスデータとし
て（１，１，１）が供給されており、このアドレス＜１
．１．１）に対応するメモリエリアに受信データが格納
されることになる。

本実施例では、送受の対象となるシリアル信号にお、け
る１区間（タイムスロット）内での１単位のシリアルデ
ータを４ピツト構成としている。ここで、１単位のシリ
アルデータ列が占有する時間はｔ口である。ゲートＡ１
２３を介して取込まれるシリアルデータ列はカウンタ１
３７の計数入力端子［Ｃにも導入されている。時点（Ｔ
ａ　＋ｔ　ｃＬＫ＋ｔｄ）で計数可能状態となった後、
シリアルデータ列の各ビットパルスの立ち上がりにて計
数を行ない、１単位の４ビツトを計数すると、カウンタ
１３７の出力論理信号ＬＳ１３７は°°低″論理状態に
転じる。それ（応じて、ゲートＡ１２３は閉じられて、
データの受信モードを終了する。

それと同時にゲート５１２５が開かれるので、次のＭ系
列符号同期信号ＣＭを受信回路１２７に入力せしめるこ
とができる。

次いで、送信区間［Ｔｂ　、　Ｔｃ　］の動作を説明す
る。上述した受信動作が終了して、新たに区間［Ｔｂ　
、　ＴＣ］の動作が行なわれるものとする。

時点Ｔｂの後、Ｍ系列符号における最初のビット状態は
ＯＩ＋とすると（第４図（ａ）参照）、クロック信号Ｃ
ＬＫの最初のクロックパルスによってシフトレジスタ１
２９における出力信号Ｄ３゜０２およびＤｌは（１，１
，Ｏ）となる。これによって、メモリ回路１３１のアド
レス（１，１゜０）にＪ３ける記憶データが指定される
ので、第１制御データ信号Ｇ１および第２制御データ信
号Ｇ２はともに“１″となる。

第２制御データ信号Ｇ２も時間遅延により、時点（Ｔｂ
＋ｔｃＬ＜）において“高′°論理状態となる。なお、
第１制御データ信号Ｇ１は、以前の状態と変わらないの
で、高”論理状態を維持したままである。

受信区間の場合と同様に、アンドゲート１３５の出力論
理信号ＬＳ１３５が立ち下がる時点（Ｔｂ　＋ｔ　ＣＬ
　Ｋ＋ｔｄ）にてカウンタ１３７は計数可能状態に付勢
されるとともに、その出力論理信号ＬＳ１３７は゛高″
論理状態に保持される。従って、ゲート△１２３が開、
ゲート５１２５が閉となる。そのため、Ｍ系列符号受信
回路１２７での同期信号ＣＭの導入は行なわれない。

一方、メモリ回路１３１からの第２制御データ信号Ｇ２
は時点（Ｔｂ＋ｔｃＬに＋ｔｄ）以後“高“論理状態で
あるので、ゲートＢ１４１が開き、ゲートＣ１４５は閉
じる。従って、ゲートＡ１２３およびデー８１４１の直
列回路を介して送信部１１７が信号伝送線１１１に接続
されて、送信モードが形成される。その場合、ゲートＣ
１４５の開によって、受信部１１９は断たれる。これに
よって、本ステーションは送信のみが可能となる。

カウンタ１３７の出力論理信号ＬＳ１３７が３つのラッ
チ回路ＬＡ、ＬＢおよびＬＣに共通に供給されているの
で、時点（Ｔｂ　＋ｔ　ＣＬ　Ｋ　＋ｔｄ）で当該信号
ＬＳ１３７が立ち上がることによって、シフトレジスタ
１２つの出力信号Ｄ３；Ｄ２および０１の論理状ｆｆ！
（１，１，Ｏ）がラッチされる。

そのため、ラッチ出力Ｌｃ、Ｌｂおよびｌ−ａの論理状
態は（１，１，０）となって、送信部１１７のメモリ回
路１５１のアドレッシングを行なう。

従って、時点下すから同期信号ＣＭの１周期が好適する
までは、ゲートＡ１２３およびゲートＢ１４１を介して
送信部１１７から複数ビットのシリアルデータがデータ
伝送線１１１へ送出される。

このとき、メモリ回路１５１からは供給されるアドレス
データ（１，１，０＞に対応するエリア内の送信用デー
タが送出される構成となっている。

今、送信部１１７のメモリ回路１５１におけるアドレス
（１，１，０）に記憶されているデータが（１，Ｏ，０
，１）のパラレルデータであるものとする。前述の如く
、このアドレス（１，１゜０）が指定されることにより
当該メモリ回路１５１からデータ（１，Ｏ，０，１＞が
読出されて、パラレルデータ信号ＤＰ１５１となってＰ
／Ｓ変操器１５３に並列に供給される。Ｐ／Ｓ変換器１
５３では、クロック信号ＣＬＴに同期してシリアルデー
タＤＳ１５３に変換する。変換後のシリアルデータ信号
０８１５３は、りＯツク信＠　ＣＬ　Ｔに応じて変調器
１５７によってパルス幅変調される。“１パを表わす広
い幅のパルスと°゛０′′を表わす狭い幅のパルスとが
時間に対して直列に存在するシリアルデータ（１，Ｏ，
０，１）のデータ信号ＤＴ（第４図（ａ　）参照）が、
ゲートＤ１４１およびゲートＡ１２３を介して信号伝送
線１１１に出力送信される。

上述の如く、第１図に示したステーションにおいては、
アドレスが（１，１，１＞のときに受信がなされ、（１
，１，Ｏ）のときに送信がなされる構成となっている。

これに対応して、他のステーションのうちの１ステーシ
ヨンにおいてアドレスが（１，１，１）のときに送信を
行ない、（１゜１．０）の場合に受信を行なうように各
メモリ回路１３１，１５１．１６５の設定を行なつ・て
おけば、そのステーションと第１図に示すステーション
との間で同期をとることができ、これら２つのステーシ
ョン間でのデータの送受信が可能となる。

また、第１図に示したステーションにおいて、更に他の
アドレス、例えば（０，０，１＞の場合に受信、またア
ドレスが（０，１，Ｏ）の場合に送信を行なうようにメ
モリ回路１３１にデータを設定しておき、これに対応し
て他のステーションのうち更に他のステーションにおい
てアドレスが（０，０，１＞の場合に送信、（０，１，
０＞の場合に受信を行なうように設定しておけば、その
ステーションと第１図に示すステーションとの間のデー
タの送受信が可能となる。このようにして、第１図に示
すステーションは、他のステーションのうち２つのステ
ーションとの間で所定のデータを衝突させることなく別
々に送受信が行なえる。

従って、上述の如く、他のステーションにおいても、互
いに送受信を行なおうとするステーション同士で共通す
るアドレスに対しては送受信の設定を行なえ′ば、同期
信号ＣＭによって同期を取りつつアドレッシングが可能
となる。

更に、１つのステーションで異なる複数のデータを複数
のステーションに対して送受信することが可能である。

ところで、送信あるいは受信のみをなすステーションと
したいときには、第１図に示した受信部１１９あるいは
送信部１１７を除去して、送信専用あるいは受信専用の
各ステーションを構成すれば良い。

以上により、同期符号をシリアルデータとともに１本の
共通な信号線で送受可能となる。また、Ｍ系列の周期性
符号を使っているので、受信側において、その多項式で
同期符号のシーケンスをチェックすることも可能となる
。同期符号とシリアルデータとをシリーズで転送するこ
とにより、１周期の時間は長くなるが、シリアルデータ
の１ビツトより同期符号列１ビツトの時間を短くすれば
、効率の良い伝送が行なえる。

なお１以上の説明にあっては、同期符号として。

Ｍ系列符号を使用したが、周期性を有する符号列として
は、平方剰余系列（Ｌ系列）、双子素数系列等もある。

ただし、これらはＭ系列に比べると発生多項式が複雑と
なる。

また、同期、符号の変調方式をパルス幅変調方式で行な
ったが、周波数変調方式あるいは撮幅変調方式でも良い
。その場合には、以下のような送受信形式をとれば良い
。

周波数変調方式にあっては、例えば符号１１　十１１ノ
トキ周波ｒ！ｉＦ１．”Ｏ”（７）と＆ＩＫ１波Ｊ＆Ｆ
２をそれぞれ発生し、受信側でフィルタを用いて周波数
弁別を行ない、これらの両データ゛１″および“０パを
区別する形式とす°る。このような形式にあっては、シ
リアルデータと周波数領域とを変えて設定すれば、前述
実施例における第１図のカウンタ１３７は不要となる。

すなわら、フィルタで同期符号の到来を検知して第１図
に示すゲート５１２５を聞くようにし、当該符号を判別
した後にゲート５１２５を閉じかつゲートＡ１２３を開
いてシリアルデータの送受信を行なう。

振幅変調方式にあっては、同期符号の電圧レベルを、例
えば符号１１１　ＩＴのときＶ＋、　　“０°′のとき
０とそれぞれ定義設定し、シリアルデータはＶｏ（Ｖ＋
≠Ｖｏ＋Ｖｏ）と設定しておく。この場合に、受信側に
あって比較器を設けておき、上述した周波数変調方式に
おける周波ａＦ１をＶ＋に１周波数ＦＯをＶｏに置換え
、フィルタを比較器に代替したのと同様な送受信が可能
となる。

また、同期符号の電圧をＶｓ（≠Ｖｏ）とし、上述実施
例と同様に符号°゛１′′のときパルス幅も、　　＝Ｉ
　Ｑ　ＩＴのときｔＬとするような方式にあっても、ま
た、同期符号を周波数Ｆｓ（≠Ｆｏ）とし、符号Ｉｆ　
Ｉ　１１のとき電圧Ｖ＋、符号゛０″のとき電圧Ｖｏと
する方式でも可能である。

（発明の効果） 以上詳述した如く、本発明によれば、１本の信号伝送線
のみによって、当該信号伝送線を介して受信される同期
アドレッシング符号およびシリアルデータ列の信号等を
識別し、アドレス判定手段およびシリアルデータ送受信
手段等とを切替えるようにしたため、構成簡単かつ低兼
なネットワークシステムを実現することができ、効果的
である。

【図面の簡単な説明】

第１図は本発明によるネットワークシステムの一実施例
における１ステーシヨンの構成および同期符号発生器の
構成を示すブロック図、第２図は第１図に示した同期符
号発生器の構成を具体的に示すブロック図、第３図（ａ
　）〜（Ｃ）は第２図に示した同期符号発生器の動作を
示す各部の信号波形図、第４図は第１図に示した本光明
実施例の動作を説明するためのタイミング図、第５図は
従来における複数のステーションを１本の通１３線によ
って結合するネットワークシステムの構成を示す結線図
、第６図は第５図に示すようなネットワークシステムに
Ｊりいて送受される信号のデータ列を示す構成図、第７
図は従来の２腺式におけるネットワークシステムを示す
構成ブロック図、第８図（ａ　）〜（Ｃ）は第７図に承
りネットワークシステムにおけるＭ系列同期符号信号を
得る動作を示す信号タイミング図、第９図は第７図に示
すネットワークシステムに用いるＭ系列同期符号の論理
状態を説明するための論理状態図である。 １１１・・・信号伝送線 １１３・・・同期符号発生器 １１５・・・制御部 １１７・・・送信部 １１９・・・受信部 １２３．１２５，１４１．１４５・・・ゲート１２７・
・・Ｍ系列符号受信回路 １２９．２１１・・・シフートレジスタ１３７・・・カ
ウンタ １３１．１５１．１６５・・・メモリ回路２１３・・・
排他的論理和ゲート ２１５・・・基準クロック発生器 ２１７・・・パルス幅変調回路 ７０２・・・同期信号伝送線 ７０３・・・データ伝送線 ７０４・・・送信ステーション ７０５・・・受信ステーション Ｍ・・・Ｍ系列符号信号 ＣＭ・・・Ｍ系列符号同期信号

Claims (2)

【特許請求の範囲】
1. （１）１線式の共通伝送線に複数のステーションを接続
   し、各ステーション相互間においてシリアルデータの授
   受をなすネットワークシステムにおいて： 識別情報が時系列符号を形成する各ビットに含まれるビ
   ット情報信号を、サイクリックに前記共通伝送線に送出
   する伝送管理手段を設け： 前記各ステーションは、 前記識別情報に基づいて、前記ビット情報信号から前記
   時系列符号の各ビット情報を抽出する符号列抽出手段と
   、 抽出された各ビット情報でなる時系列符号の中から所定
   ビット長の時系列固有符号を判別する符号判別手段とを
   有し： 判別された時系列固有符号によりステーションでのシリ
   アルデータ送受を決定するように構成したことを特徴と
   するネットワークシステム。
2. （２）特許請求の範囲第１項記載のネットワークシステ
   ムにおいて、前記識別情報は、前記ビット情報信号のパ
   ルス幅と前記シリアルデータのパルス幅とが所定の関係
   にあることによつて表わされることを特徴とするネット
   ワークシステム。