JPS6184117A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
- Publication number
- JPS6184117A JPS6184117A JP20661484A JP20661484A JPS6184117A JP S6184117 A JPS6184117 A JP S6184117A JP 20661484 A JP20661484 A JP 20661484A JP 20661484 A JP20661484 A JP 20661484A JP S6184117 A JPS6184117 A JP S6184117A
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- Japan
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- digital
- waveform
- data
- response
- pulse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
術分野
本発明はディジタルデータをアナログデータに変換する
装置に関する。
装置に関する。
来技術
従来この種の装置は一定周期Ｔに対して、動作パルス幅
を変える、すなわちパルス幅変調方式によりディジタル
データをアナログ値に変！（以下Ｄ／Ａ変換と称す）”
７ていた。
を変える、すなわちパルス幅変調方式によりディジタル
データをアナログ値に変！（以下Ｄ／Ａ変換と称す）”
７ていた。
この方式によると、例えば半値のアナログイ直を出力す
る場合、パルスのＯＮ期間とＯＦＦ期間が同じになり１
周波数１／Ｔの方形波形４６号となる。
る場合、パルスのＯＮ期間とＯＦＦ期間が同じになり１
周波数１／Ｔの方形波形４６号となる。
この周波数１／Ｔの信号は低周波信号であるため、この
交流成分を取り除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。ｔた応答速度を速めるためにはフィルタ効果を下げる
必要があり、リップル成分を増やす原因となっていた。
交流成分を取り除くためにはフィルタ効果を上げなけれ
ばならず、応答速度が遅くなるという欠点をもっていた
。ｔた応答速度を速めるためにはフィルタ効果を下げる
必要があり、リップル成分を増やす原因となっていた。
目 的
本発明は上記点に鑑みてなされたもので。
応答速度を上げるとともにアナログデータのリップルを
減少させることが可能なディジタルアナログ変換装置を
提供することを目的とする。
減少させることが可能なディジタルアナログ変換装置を
提供することを目的とする。
実施例
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例を概念的に示す図である。クロ
ック発生手段２からディジタルコンピュータｌに入力す
るクロックパルスに応じた時間を最小基本時間としてｎ
個の重み付き波形を波形生成手段により生成し、スイッ
チ入力手段４、通信手段６等により得られたｎビットの
ディジタルデータに応じて波形１択初段８、波形合成手
段９により前記波形の中から所定のものを這択合成し、
これによって得られたディジタルパターンを、フィルタ
手段１０に入力しアナログ値を得るものである。
ック発生手段２からディジタルコンピュータｌに入力す
るクロックパルスに応じた時間を最小基本時間としてｎ
個の重み付き波形を波形生成手段により生成し、スイッ
チ入力手段４、通信手段６等により得られたｎビットの
ディジタルデータに応じて波形１択初段８、波形合成手
段９により前記波形の中から所定のものを這択合成し、
これによって得られたディジタルパターンを、フィルタ
手段１０に入力しアナログ値を得るものである。
第２図は本発明を実施するための制御回路を示すブロッ
ク図である。１００はｆｉＳ３図に示す如き各種パルス
波形を出力するディジタルコンピュータ（以下ＭＰＵと
称す）でＲＯＭ 。
ク図である。１００はｆｉＳ３図に示す如き各種パルス
波形を出力するディジタルコンピュータ（以下ＭＰＵと
称す）でＲＯＭ 。
ＲＡＭ等を内蔵した周知のマイクロコンピュータを中心
に構成される。１０２は第３図に示す如きクロックパル
スを発生する回路で、パルス＠Ｌ／２ｆ）’）ｒ３ツ？
）パルス信号をＭＰＵ１００に出力する。１０４は、粍
々のデータを人力するためのスイッチ、１０５は種々の
データを表示する表示器、１０６はＭＰＵ Ｉ ＯＯと
通信を行ってＤ／Ａ変換用データをＭＰＵ１００に送信
するディジタルコンピュータ、１００−１ 。
に構成される。１０２は第３図に示す如きクロックパル
スを発生する回路で、パルス＠Ｌ／２ｆ）’）ｒ３ツ？
）パルス信号をＭＰＵ１００に出力する。１０４は、粍
々のデータを人力するためのスイッチ、１０５は種々の
データを表示する表示器、１０６はＭＰＵ Ｉ ＯＯと
通信を行ってＤ／Ａ変換用データをＭＰＵ１００に送信
するディジタルコンピュータ、１００−１ 。
ｔ ｔ Ｏ−２はＭＰＵ１００から出力されるディジタ
ルデータをアナログデータに変換するためのフィルタで
あり、それぞれ抵抗Ｒ１，コンデンサＣ１及び抵抗Ｒ２
コンデンサＣ２より構成されている。
ルデータをアナログデータに変換するためのフィルタで
あり、それぞれ抵抗Ｒ１，コンデンサＣ１及び抵抗Ｒ２
コンデンサＣ２より構成されている。
ここで４ビツトのデータをＤ／Ａ変換する場合を例にと
り説明する。
り説明する。
第３図において、波形１はハイレベル（Ｈ）とロウレベ
ル（Ｌ）の比がｌ＝１の信号で。
ル（Ｌ）の比がｌ＝１の信号で。
フィルタＺｏｏ−１又は１１０−２は通過することによ
り１／２の直流値が得られる。波形２はＨレベルとＬレ
ベルの比が１：３の信号で、フィルタ１１０−１又は１
１０−２を通過することにより１／４のアナログ値が得
られる。波形３はＨレベルとＬレベルの比が１＝７の信
号で、フィルタ１１０−１又は１１０−２を通過するこ
とにより１／８のアナログ値が得られる。又波形４はＨ
レベルとＬレベルの比がｌ。
り１／２の直流値が得られる。波形２はＨレベルとＬレ
ベルの比が１：３の信号で、フィルタ１１０−１又は１
１０−２を通過することにより１／４のアナログ値が得
られる。波形３はＨレベルとＬレベルの比が１＝７の信
号で、フィルタ１１０−１又は１１０−２を通過するこ
とにより１／８のアナログ値が得られる。又波形４はＨ
レベルとＬレベルの比がｌ。
１５の信号で、フィルタ１１０−１又は１１０−２を通
過することにより１／１６の直流値が得られる。これら
の信号波形をＤ／Ａ変換用のディジタルデータの各ビッ
トに対応させる。
過することにより１／１６の直流値が得られる。これら
の信号波形をＤ／Ａ変換用のディジタルデータの各ビッ
トに対応させる。
即ち、ＭＰＵ Ｉ ＯＯのＲＡＭ内の所定の領域に格納
されたＤ／Ａ変換用ディジタルデータの最上位ビット３
により、波形ｌをビット２により波形２を、ビット１に
より波形３を、最下位ビットＯにより波形４を生成する
ことにより、各ビットに応じて直流値が対応し１合成す
ることにより１６段階のアナログ値を得ることができる
。
されたＤ／Ａ変換用ディジタルデータの最上位ビット３
により、波形ｌをビット２により波形２を、ビット１に
より波形３を、最下位ビットＯにより波形４を生成する
ことにより、各ビットに応じて直流値が対応し１合成す
ることにより１６段階のアナログ値を得ることができる
。
例えばディジタルデータが１０１Ｏの場合第４図（１）
に不す如ディジタルデータのビット３とビット１に対応
した波形１と波形３を合成したディジタルパターンを生
成することにより、１０／１Ｂのアナログ値を得ること
ができる。
に不す如ディジタルデータのビット３とビット１に対応
した波形１と波形３を合成したディジタルパターンを生
成することにより、１０／１Ｂのアナログ値を得ること
ができる。
又、ディジタルデータが０１１０の場合、第４図（２）
に示す如くビット２．３に対応した波形２．３を合成し
たディジタルパターンを生成することにより６／１６の
アナログ値を得ることができる。
に示す如くビット２．３に対応した波形２．３を合成し
たディジタルパターンを生成することにより６／１６の
アナログ値を得ることができる。
次に第６．７図に示すフローチャートを用いて本発明に
よるＤ／Ａ変換について更に説明する。
よるＤ／Ａ変換について更に説明する。
まずステップ１（Ｓｌ）において スイッチ１０４から
のデータを入力処理する。また表示器１０５に表示デー
タを出力する。
のデータを入力処理する。また表示器１０５に表示デー
タを出力する。
ステツ７’２（Ｓ２）においてディンタルコンピュータ
１０６と通４ｔＳを行ない、Ｄ／Ａ変換するためのデー
タを得て、ＭＰＵ１００内のＲＡＭ内の所定領域にセン
トする。
１０６と通４ｔＳを行ない、Ｄ／Ａ変換するためのデー
タを得て、ＭＰＵ１００内のＲＡＭ内の所定領域にセン
トする。
ステップ３（５３）において、所定のＲＡＭのＤ／Ａデ
ータから、Ｄ／Ａの出力ポートに七ソ卜すべきデータを
得る。
ータから、Ｄ／Ａの出力ポートに七ソ卜すべきデータを
得る。
この詳細を第７図を用いて説明する。
ステップ１０（５１０）に於て、ＲＡＭ内に設定された
Ｄ／Ａ用カウンタ（Ｄ Ａ Ｃ）の内容をインクリメン
トする。ＤＡＣの内容を７キユムレータにロードする。
Ｄ／Ａ用カウンタ（Ｄ Ａ Ｃ）の内容をインクリメン
トする。ＤＡＣの内容を７キユムレータにロードする。
ステップ１１（５１１）では前ＺＲＡＭ内に設定された
メモリ（Ｍｌ）に１０００ （バイナリ値）をセントす
る。ステップ１２（Ｓ１２）ではキャリースラグをリセ
ットし、アキュムレータの内容を右にシフトする。そし
てアキュムレータの内容の最下位ビットはキャリーに移
す、キャリーの内容はアキュムし／−夕の最上位ビット
にセットされる。
メモリ（Ｍｌ）に１０００ （バイナリ値）をセントす
る。ステップ１２（Ｓ１２）ではキャリースラグをリセ
ットし、アキュムレータの内容を右にシフトする。そし
てアキュムレータの内容の最下位ビットはキャリーに移
す、キャリーの内容はアキュムし／−夕の最上位ビット
にセットされる。
ステップ１３（５１３）ではキャリーフラグがセントさ
れているか否かをｒＪＩ定し、キャリーフラグがあれば
ステップ１６（５１６）へ題む、キャリーフラグがなけ
れずステップ１４（Ｓ １４）へ進む、５１４ではキャ
リーフラグをリセットし、メモリ（Ｍｌ）の内容を右に
シフトする。Ｍｌの内容の雌下位ビットはキャリーに移
す、キャリーの内容はＭｌの最上位ビットにセットする
。
れているか否かをｒＪＩ定し、キャリーフラグがあれば
ステップ１６（５１６）へ題む、キャリーフラグがなけ
れずステップ１４（Ｓ １４）へ進む、５１４ではキャ
リーフラグをリセットし、メモリ（Ｍｌ）の内容を右に
シフトする。Ｍｌの内容の雌下位ビットはキャリーに移
す、キャリーの内容はＭｌの最上位ビットにセットする
。
ステップ１５（５１５）ではキャリーフラグがセットさ
れているか否かを判断し、キャリーがあればステップ１
６（５１６）へ進む、キャリーがなければステップ１２
（Ｓ１２）へ進む。
れているか否かを判断し、キャリーがあればステップ１
６（５１６）へ進む、キャリーがなければステップ１２
（Ｓ１２）へ進む。
ＳｌＯから５１５までのステップによりカウンタ（ＤＡ
Ｃ）の値から第５図に示すＭｌの（＋ｆｆを得る。カウ
ンタ（ＤＡＣ）のインクリメント動作によるＭｌのデー
タを生成する時系列は第３図の各波形に対応する。
Ｃ）の値から第５図に示すＭｌの（＋ｆｆを得る。カウ
ンタ（ＤＡＣ）のインクリメント動作によるＭｌのデー
タを生成する時系列は第３図の各波形に対応する。
次にステップ１６（Ｓ１６）で出力ポートＬ（ＰＬ）に
出力するデータを確保するレジスタ（Ｐ Ｉ Ｒ）の内
容をリセットする。ステップ１７（５１７）でＭｌのデ
ータとボートｌに出力するＤ／Ａの変換データ（ＤＡＤ
Ｉ）とのｈＪＩでＡＮＤを取り、その結果の（＋ｅｌが
Ｏのときステノア’１９（５１９）へ進み、Ｏでなけれ
ばステップ１８（５１８）へ進む、Ｓｔａではレジスタ
ＰＩＲをセットする。ステップ１９（Ｓ ｌ ９）では
出カポ−）２（Ｐ２）に出力するデータを確保する。レ
ジスタ（Ｐ２Ｒ）の内容をリセットする。ステップ２０
（５２０）ではＭｌのデータとポート２に出力するＤ／
Ａの変換データ（Ｄ Ａ Ｄ ２）との間でＡＮＤを取
り。
出力するデータを確保するレジスタ（Ｐ Ｉ Ｒ）の内
容をリセットする。ステップ１７（５１７）でＭｌのデ
ータとボートｌに出力するＤ／Ａの変換データ（ＤＡＤ
Ｉ）とのｈＪＩでＡＮＤを取り、その結果の（＋ｅｌが
Ｏのときステノア’１９（５１９）へ進み、Ｏでなけれ
ばステップ１８（５１８）へ進む、Ｓｔａではレジスタ
ＰＩＲをセットする。ステップ１９（Ｓ ｌ ９）では
出カポ−）２（Ｐ２）に出力するデータを確保する。レ
ジスタ（Ｐ２Ｒ）の内容をリセットする。ステップ２０
（５２０）ではＭｌのデータとポート２に出力するＤ／
Ａの変換データ（Ｄ Ａ Ｄ ２）との間でＡＮＤを取
り。
その結果の値がＯのときサプルーチ／を終り。
Ｏでないときステップ２１（Ｓ２１）へ進ム。
５２１ではレジスタＰ２Ｒをセットする。
Ｓ１６から５２１までのステップは、Ｄ／Ａの変換デー
タの各ヒントに対し、第３図に示す各波形を出力するか
否かを判定し、判定結果に応じて各波形のうちの所定の
ものを合成するものである。
タの各ヒントに対し、第３図に示す各波形を出力するか
否かを判定し、判定結果に応じて各波形のうちの所定の
ものを合成するものである。
ステップ４（Ｓ４）では、クロック発生回路１０２から
ＭＰＵ１００に入力する外部クロック入力データがハイ
゛レベルであることを検出し１次にローレベルであるこ
とが検出された時にステップ５（Ｓ５）へ進む。
ＭＰＵ１００に入力する外部クロック入力データがハイ
゛レベルであることを検出し１次にローレベルであるこ
とが検出された時にステップ５（Ｓ５）へ進む。
これは外部クロックの二ンジを検出し、外部クロックの
周期に応じた所定のパルス幅りを得るためである。
周期に応じた所定のパルス幅りを得るためである。
ステップ５（５５）では出力用レジスタＦＩＲの内容を
ポート１（ＰＬ）に出力する。
ポート１（ＰＬ）に出力する。
また出力用レジスタＰ２Ｒの内容をボート２（Ｐ２）に
出力する。 以上Ｓ１から５５を繰り返し実行し、出力
されるディンタルパターンのパルス幅の時間を５４の判
定により一定の時間しにする。
出力する。 以上Ｓ１から５５を繰り返し実行し、出力
されるディンタルパターンのパルス幅の時間を５４の判
定により一定の時間しにする。
またＳｌから５５までの処理を行うことによりカウンタ
（ＤＡＣ）の値が１カウントづつカウ／トされ、Ｄ／Ａ
の出力波形は合成波形として時系列的に生成することが
できる。
（ＤＡＣ）の値が１カウントづつカウ／トされ、Ｄ／Ａ
の出力波形は合成波形として時系列的に生成することが
できる。
この様に生成された合成波形は、フィルタ１１０−１，
１１０−２に入力され１ｉｔ述の如くアナログ（／ｉに
変換される。
１１０−２に入力され１ｉｔ述の如くアナログ（／ｉに
変換される。
このアナログ値は例えば複写機等の画像形成装置におい
ては帯電量、露光量等のプロセス量の調整に用いられる
ものである。
ては帯電量、露光量等のプロセス量の調整に用いられる
ものである。
尚１本実施例ではＤ／Ａ変換用データを他のディジタル
コンピュータとの通信により１１＋たが。
コンピュータとの通信により１１＋たが。
これに限るものでなく例えばキー人力等により得る構成
であってもよい。
であってもよい。
又、ＭＰＵにより生成される各種パルス波形は反転して
いてもよいことは言う迄もない。
いてもよいことは言う迄もない。
又、Ｍｌ＝ＯＯＯＯに対する状態はＨレベルでもＬレベ
ルでもよい。
ルでもよい。
又、Ｄ／Ａ変換のデータのビット数は何ビットであって
もよい。
もよい。
又、本実施例では外部から入力するクロックパルスの立
下りを検出したが、立上りを検出してもよいし、立上り
、立下りの両方を検出する構成であってもよい。
下りを検出したが、立上りを検出してもよいし、立上り
、立下りの両方を検出する構成であってもよい。
効 果
以上の様に本発明によれば所定の）くルス幅で周期の異
る複数のパルス信号の中から人力するディジタルデータ
に応じて所定のパルス信号を合成し、この合成された信
号からアナログ値を得る構成であるため、従来のパルス
幅変調方式に比へ高周波信号となり、応答速度が速く又
リップルを少くすることかて゛きる。
る複数のパルス信号の中から人力するディジタルデータ
に応じて所定のパルス信号を合成し、この合成された信
号からアナログ値を得る構成であるため、従来のパルス
幅変調方式に比へ高周波信号となり、応答速度が速く又
リップルを少くすることかて゛きる。
又、Ｄ／Ａ変換のためのポートが１ポート１アナログデ
ータとすることができるため、Ｄ／Ａ変換に惑星なポー
トの数を減少させることができる。
ータとすることができるため、Ｄ／Ａ変換に惑星なポー
トの数を減少させることができる。
又、Ｄ／Ａ変換時に上位ビットだけ使用することにより
、周期を小さくすることができるので更に応答速度を速
くシ、リップルを減少させることが可能となる。
、周期を小さくすることができるので更に応答速度を速
くシ、リップルを減少させることが可能となる。
４、Ｕ２面のＨＩ＠な説明
第１図は本発明の実施例を概念的に示すブロンク図、第
２図は本発明の実施例であるＤ／Ａ変換ＪＪこのブロッ
ク図、第３図はＭＰＵに人力するクロックパルス及びＭ
ＰＵにより生成される信号の波形を示す図、第４図は各
波形を合成して得られたディンタルパターンの例を示す
図、第５図はＤＡＣとＭｌの関係を示す図、第６ ｒ’
４は本発明にょるＤ／Ａ変換のためのメインフローチャ
ート、第７図はＤ／Ａ変換サブす−チノを示すフローチ
ャートである。
２図は本発明の実施例であるＤ／Ａ変換ＪＪこのブロッ
ク図、第３図はＭＰＵに人力するクロックパルス及びＭ
ＰＵにより生成される信号の波形を示す図、第４図は各
波形を合成して得られたディンタルパターンの例を示す
図、第５図はＤＡＣとＭｌの関係を示す図、第６ ｒ’
４は本発明にょるＤ／Ａ変換のためのメインフローチャ
ート、第７図はＤ／Ａ変換サブす−チノを示すフローチ
ャートである。
図中、 ｌ ００ 、 ｌ Ｏ６はディジタルコンピ
ュータ、１０２はクロックパルス発生回路。
ュータ、１０２はクロックパルス発生回路。
１０４はメインｆ、１１０−１ 、ｌ ｌ Ｏ−２はフ
ィルタである。
ィルタである。
Claims (4)
- （１）所定のパルス幅で周期の異る複数のパルス信号の
中から入力するディジタルデータに応じて所定のパルス
信号を選択して合成し、この合成された信号をアナログ
値に変換することにより前記ディジタルデータをアナロ
グデータに変換することを特徴とするディジタル・アナ
ログ変換装置。 - （２）特許請求の範囲第１項において、ディジタルコン
ピュータにより前記パルス信号を選択して合成すること
を特徴とするディジタル・アナログ変換装置。 - （３）特許請求の範囲第２項において、前記パルス幅を
前記ディジダルコンピュータに入力するクロック信号に
応じて決定することを特徴とするディジタル・アナログ
変換装置。 - （４）特許請求の範囲第２項において、前記ディジタル
データを前記ディジタルコンピュータによる通信により
得ることを特徴とするディジタル・アナログ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20661484A JPS6184117A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
| DE19853535021 DE3535021A1 (de) | 1984-10-02 | 1985-10-01 | Digital/analog-wandlereinrichtung |
| GB8524299A GB2166613B (en) | 1984-10-02 | 1985-10-02 | Digital-analog converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20661484A JPS6184117A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184117A true JPS6184117A (ja) | 1986-04-28 |
Family
ID=16526290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20661484A Pending JPS6184117A (ja) | 1984-10-02 | 1984-10-02 | デイジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276314A (ja) * | 1989-01-27 | 1990-11-13 | Matsushita Electric Ind Co Ltd | パルス波形変換回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
-
1984
- 1984-10-02 JP JP20661484A patent/JPS6184117A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
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| JPS51135354A (en) * | 1975-02-20 | 1976-11-24 | Int Standard Electric Corp | Digitalltooanalog converter |
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| JPH02276314A (ja) * | 1989-01-27 | 1990-11-13 | Matsushita Electric Ind Co Ltd | パルス波形変換回路 |
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