JP2776515B2 - デジタル周波数シンセサイザー - Google Patents
デジタル周波数シンセサイザーInfo
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- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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Description
【発明の詳細な説明】 （発明の技術分野） 本発明は、一般に、広範な各種合成信号波形を発生す
るマルチチャネル信号シンセサイザーシステムに関する
ものであり、とりわけ、選択可能な波形及び変調特性を
備えた１つ以上の出力信号を送り出す４チャネル数値デ
ジタルシンセサイザーシステムに関するものである。
るマルチチャネル信号シンセサイザーシステムに関する
ものであり、とりわけ、選択可能な波形及び変調特性を
備えた１つ以上の出力信号を送り出す４チャネル数値デ
ジタルシンセサイザーシステムに関するものである。
（発明の技術的背景及びその問題点） ほとんどの信号シンセサイザーシステムは、電気的シ
ステムのテスト評価を可能にする周波数精度、及び、分
解能を備えた、精密な波形の信号を発生する。例えばシ
ングルチャネルシンセサイザーシステムは、用途に合わ
せて、正弦波、方形波、三角波、ランプ波といった波形
を発生する、シンセサイザー、関数発生器、および掃引
発生器としての働きが可能である。シンセサイザーとし
て、シングルチャネルシステムは、精密に周波数制御を
施した波形を発生する。関数発生器として、該シンセサ
イザーシステムは、正弦波、方形波、三角波、ランプ波
といったさまざまな波形を発生する。掃引発生器とし
て、該シンセサイザーは、ある範囲の周波数について掃
引することができる。しかしながら、先行技術によるシ
ンセサイザーシステムについては、スペクトルの純度、
位相ノイズ、位相精度といった点で、性能を向上させる
ことが強く望まれている。さらに、先行技術のシンセサ
イザーシステムには、さまざまな付加能力及び機能を備
えることが望ましい。
ステムのテスト評価を可能にする周波数精度、及び、分
解能を備えた、精密な波形の信号を発生する。例えばシ
ングルチャネルシンセサイザーシステムは、用途に合わ
せて、正弦波、方形波、三角波、ランプ波といった波形
を発生する、シンセサイザー、関数発生器、および掃引
発生器としての働きが可能である。シンセサイザーとし
て、シングルチャネルシステムは、精密に周波数制御を
施した波形を発生する。関数発生器として、該シンセサ
イザーシステムは、正弦波、方形波、三角波、ランプ波
といったさまざまな波形を発生する。掃引発生器とし
て、該シンセサイザーは、ある範囲の周波数について掃
引することができる。しかしながら、先行技術によるシ
ンセサイザーシステムについては、スペクトルの純度、
位相ノイズ、位相精度といった点で、性能を向上させる
ことが強く望まれている。さらに、先行技術のシンセサ
イザーシステムには、さまざまな付加能力及び機能を備
えることが望ましい。
当該技術においては、各種のデジタル周波数シンセサ
イザーが知られている。1973年、５月22日に、Leland
B.Jacksonに対し付与された“デジタル周波数シンセサ
イザー”と題する米国特許第3,375,269号には、所望の
周波数出力が得られるようにプログラムできるデジタル
周波数シンセサイザーが開示されている。Jacksonが開
示したデジタルシンセサイザーには、シンセサイザーか
ら出力される所望の信号のデジタルサンプルに対応した
デジタル値を記憶する、読出し専用メモリー（ROM）の
ような記憶手段が設けられている。これらデジタルサン
プルは、正弦波のようなあらかじめ決められた波形を表
わしている。あらかじめ決められた周波数出力を表わす
デジタル信号に応答して、記憶手段から、それに記憶さ
れているデジタル値に対応する出力信号が送り出され
る。順次発生するデジタル値は、デジタル・アナログコ
ンバータ（DAC）に送られ、所望の出力信号がステップ
式に表示されることになる。この出力信号は、次に、低
域フィルターで平滑化され、あらかじめ決められた周波
数及び波形を備えた出力信号を生じることになる。Jack
sonのシンセサイザーシステムの場合、マルチチャネル
の能力もないし、また、選択的に変調したり波形を発生
する能力もない。
イザーが知られている。1973年、５月22日に、Leland
B.Jacksonに対し付与された“デジタル周波数シンセサ
イザー”と題する米国特許第3,375,269号には、所望の
周波数出力が得られるようにプログラムできるデジタル
周波数シンセサイザーが開示されている。Jacksonが開
示したデジタルシンセサイザーには、シンセサイザーか
ら出力される所望の信号のデジタルサンプルに対応した
デジタル値を記憶する、読出し専用メモリー（ROM）の
ような記憶手段が設けられている。これらデジタルサン
プルは、正弦波のようなあらかじめ決められた波形を表
わしている。あらかじめ決められた周波数出力を表わす
デジタル信号に応答して、記憶手段から、それに記憶さ
れているデジタル値に対応する出力信号が送り出され
る。順次発生するデジタル値は、デジタル・アナログコ
ンバータ（DAC）に送られ、所望の出力信号がステップ
式に表示されることになる。この出力信号は、次に、低
域フィルターで平滑化され、あらかじめ決められた周波
数及び波形を備えた出力信号を生じることになる。Jack
sonのシンセサイザーシステムの場合、マルチチャネル
の能力もないし、また、選択的に変調したり波形を発生
する能力もない。
（発明の目的） 本発明の主たる目的は、簡単なプログラミングによっ
て、選択可能な各種基本波形から合成出力波形信号が得
られる、マルチ・ファンクション・デジタル周波数シン
セサイザーを提供することにある。
て、選択可能な各種基本波形から合成出力波形信号が得
られる、マルチ・ファンクション・デジタル周波数シン
セサイザーを提供することにある。
本発明のもう１つの目的は、多重内部チャネルを有し
て、選択可能な波形に、シングルチャネルの周波数、振
幅、位相、及び、パルス変調を行う、あるいは、その出
力で総和されて、単一の合成出力波形を発生するよう
な、マルチ・ファンクション・デジタル周波数シンセサ
イザーシステムを提供することにある。
て、選択可能な波形に、シングルチャネルの周波数、振
幅、位相、及び、パルス変調を行う、あるいは、その出
力で総和されて、単一の合成出力波形を発生するよう
な、マルチ・ファンクション・デジタル周波数シンセサ
イザーシステムを提供することにある。
本発明のもう１つの目的は、単一のVLSI集積回路（I
C）を利用して、直接デジタル合成、波形発生、総和、
乗算、及び、多重化機能が得られるようにし、これによ
って高レベルの集積化を実現して、低コストで、明確な
精度と正確な繰返し性を備えた出力信号が生じるように
するデジタル周波数シンセサイザーを提供することにあ
る。
C）を利用して、直接デジタル合成、波形発生、総和、
乗算、及び、多重化機能が得られるようにし、これによ
って高レベルの集積化を実現して、低コストで、明確な
精度と正確な繰返し性を備えた出力信号が生じるように
するデジタル周波数シンセサイザーを提供することにあ
る。
（発明の概要） 本発明の原理によれば、マルチ・ファンクション・デ
ジタル周波数シンセサイザーには、ディスプレイを備え
たキーボードのような入力装置、及び通信バスインター
フェースが設けられており、所望の出力信号のあらかじ
め決められた出力周波数及びその他の特性をプログラム
し、プログラムされた入力を表わすデジタル信号を発生
するようになっている。波形合成回路には、合成波形の
数値表示を計算するため、デジタル技術が利用されてい
る。波形シンセサイザーは、４つの独立した内部チャネ
ル上に選択可能な各種波形を発生することができる。次
に、内部チャネルで発生した波形を任意に組み合わせる
ことによって、振幅、位相、周波数、または、パルス変
調において、チャネルの１つを変調するのに利用するこ
とが可能になる。変調タイプと波形源との組合せは、い
ずれも、同時に利用することができる。例えば、チャネ
ルＢ及びＣにおける波形の和を利用して、チャネルＡの
波形に振幅変調を施し、同時に、チャネルＤの波形によ
って、チャネルＡの波形に周波数変調を施すことが可能
である。さらに、独立したチャネルの任意の波形を総和
して、出力から合成波形が生じるようにすることもでき
る。
ジタル周波数シンセサイザーには、ディスプレイを備え
たキーボードのような入力装置、及び通信バスインター
フェースが設けられており、所望の出力信号のあらかじ
め決められた出力周波数及びその他の特性をプログラム
し、プログラムされた入力を表わすデジタル信号を発生
するようになっている。波形合成回路には、合成波形の
数値表示を計算するため、デジタル技術が利用されてい
る。波形シンセサイザーは、４つの独立した内部チャネ
ル上に選択可能な各種波形を発生することができる。次
に、内部チャネルで発生した波形を任意に組み合わせる
ことによって、振幅、位相、周波数、または、パルス変
調において、チャネルの１つを変調するのに利用するこ
とが可能になる。変調タイプと波形源との組合せは、い
ずれも、同時に利用することができる。例えば、チャネ
ルＢ及びＣにおける波形の和を利用して、チャネルＡの
波形に振幅変調を施し、同時に、チャネルＤの波形によ
って、チャネルＡの波形に周波数変調を施すことが可能
である。さらに、独立したチャネルの任意の波形を総和
して、出力から合成波形が生じるようにすることもでき
る。
時間多重化を利用することによって、多重波形発生、
多重波形総和、及び、合成波形変調が可能になる。この
時間多重化の利用によって、集積回路チップで必要とす
る能動領域をかなり少なくしたチップ設計が行なえるこ
とになる。波形シンセサイザーは、正弦波、方形波、ラ
ンプ波、三角波といった４つの基本的波形信号タイプを
発生し、また、一様なノイズとガウスノイズの両方に加
え、直流基準波形も発生する。位相累算器が、デジタル
ランプ信号を発生し、これに簡単な数値変換処理を加え
ることによって、三角波形とランプ波形が発生する。RO
Mのような記憶手段に、複数の位相ポイントにおける正
弦波の大きさに対応する複数のデジタル値が記憶されて
いる。位相累算器のデジタルランプ出力は、これらの位
相ポイントに対応する。正弦波を発生するためには、記
憶手段は、位相累算器の出力信号に応答し、所望の正弦
波出力信号を表わしたデジタル出力値を送り出すことに
なる。ノイズROMと組み合わせたノイズ発生器によっ
て、一様なノイズ信号とガウスノイズ信号とが送り出さ
れる。方形波は、一連のデジタル波形を出力し、所望の
時にレベルをスイッチすることによってデジタル合成さ
れる。波形シンセサイザーから出力される各種波形は、
マルチプレクサーに結合され、４つの内部チャネルのそ
れぞれについて所望の出力波形が多重化され、単一の出
力ラインへ送り出される。次に、４つの時間多重化内部
チャネルが、連続的組合せによって総和器で組み合わせ
られ、４つの時間多重化信号を発生する。この４つの信
号は、入力マルチプレクサーに結合されて、内部チャネ
ルＡを変調し、この４つの信号のうち選択された信号
が、さらに、DAC及び低域フィルターに結合されて、所
望の周波数変調を施した波形を有する平滑な出力信号を
発生する。
多重波形総和、及び、合成波形変調が可能になる。この
時間多重化の利用によって、集積回路チップで必要とす
る能動領域をかなり少なくしたチップ設計が行なえるこ
とになる。波形シンセサイザーは、正弦波、方形波、ラ
ンプ波、三角波といった４つの基本的波形信号タイプを
発生し、また、一様なノイズとガウスノイズの両方に加
え、直流基準波形も発生する。位相累算器が、デジタル
ランプ信号を発生し、これに簡単な数値変換処理を加え
ることによって、三角波形とランプ波形が発生する。RO
Mのような記憶手段に、複数の位相ポイントにおける正
弦波の大きさに対応する複数のデジタル値が記憶されて
いる。位相累算器のデジタルランプ出力は、これらの位
相ポイントに対応する。正弦波を発生するためには、記
憶手段は、位相累算器の出力信号に応答し、所望の正弦
波出力信号を表わしたデジタル出力値を送り出すことに
なる。ノイズROMと組み合わせたノイズ発生器によっ
て、一様なノイズ信号とガウスノイズ信号とが送り出さ
れる。方形波は、一連のデジタル波形を出力し、所望の
時にレベルをスイッチすることによってデジタル合成さ
れる。波形シンセサイザーから出力される各種波形は、
マルチプレクサーに結合され、４つの内部チャネルのそ
れぞれについて所望の出力波形が多重化され、単一の出
力ラインへ送り出される。次に、４つの時間多重化内部
チャネルが、連続的組合せによって総和器で組み合わせ
られ、４つの時間多重化信号を発生する。この４つの信
号は、入力マルチプレクサーに結合されて、内部チャネ
ルＡを変調し、この４つの信号のうち選択された信号
が、さらに、DAC及び低域フィルターに結合されて、所
望の周波数変調を施した波形を有する平滑な出力信号を
発生する。
３つまでの出力セクションを加えることによって、４
つまでの出力信号を備えたシステムを形成し、これによ
って、各出力信号毎に周波数、振幅、波形、及び、位相
を独立してセットできるようにすることが可能になる。
このオプションの場合、出力信号は独立しているが、出
力間の相対位相は、0.1度の分解能で、０度〜359.9度の
範囲で精密に制御することが可能である。
つまでの出力信号を備えたシステムを形成し、これによ
って、各出力信号毎に周波数、振幅、波形、及び、位相
を独立してセットできるようにすることが可能になる。
このオプションの場合、出力信号は独立しているが、出
力間の相対位相は、0.1度の分解能で、０度〜359.9度の
範囲で精密に制御することが可能である。
時間多重化を利用することにより、波形シンセサイザ
ー、総和回路構成、及び、乗算回路構成に必要なハード
ウェアを大幅に削減することが可能になる。例えば、波
形シンセサイザーの場合、必要な能動ハードウェアは、
約1/4に減らしても、なお、４つの内部チャネルが形成
される。このハードウェアの削減によって、上述の全て
の能力を１つのICチップに盛り込むことが可能になる。
この単一のICチップによって、先行技術のシンセサイザ
ーに比べ、コストが低く、信頼性が高く、適用しやすい
１組の所望の機構が得られることになる。さらに、直接
デジタルシンセサイザーが、精度と正確な繰り返し性を
保証する。アナログテクノロジーと比べると、ドリフト
が解消され、精度が向上し、必要とされる調整の数が大
幅に減少することになる。
ー、総和回路構成、及び、乗算回路構成に必要なハード
ウェアを大幅に削減することが可能になる。例えば、波
形シンセサイザーの場合、必要な能動ハードウェアは、
約1/4に減らしても、なお、４つの内部チャネルが形成
される。このハードウェアの削減によって、上述の全て
の能力を１つのICチップに盛り込むことが可能になる。
この単一のICチップによって、先行技術のシンセサイザ
ーに比べ、コストが低く、信頼性が高く、適用しやすい
１組の所望の機構が得られることになる。さらに、直接
デジタルシンセサイザーが、精度と正確な繰り返し性を
保証する。アナログテクノロジーと比べると、ドリフト
が解消され、精度が向上し、必要とされる調整の数が大
幅に減少することになる。
（発明の実施例） ここで第１図を参照すると、本発明の原理に基づくマ
ルチ・ファンクション・デジタル周波数シンセサイザー
の概念ブロック図が、示されている。このシンセサイザ
ーは、４つの本質的に同一のシンセサイザーチャネル1
0、20、30、40、すなわち、それぞれ、チャネルＡ、チ
ャネルＢ、チャネルＣ、チャネルＤから構成されてお
り、出力チャネル23から単一出力を送り出すようになっ
ている。チャネルＡは、調整可能な周波数 発生器101
が位相オフセット及び変調ブロック103に結合され、後
者がさらに波形発生器107に結合されるように構成され
た一次シンセサイザー10である。波形発生器107は、正
弦波、方形波、三角波、ランプ波、均一なノイズ、ガウ
スノイズ、及び直流の波形をデジタル方式で精密に合成
する。これら基本波形の任意の波形を選択し、振幅変調
ブロック105に出力することができる。振幅変調ブロッ
ク105の出力は、パルス変調ブロック19を介してチャネ
ル総和ブロック21に結合される。ライン25の入力信号に
よって、周波数発生器101に対する所望の出力周波数が
セットされる。チャネルＡに対する初期位相角及び振幅
レベルも、それぞれ、ライン27及び29の入力によってセ
ットすることができる。
ルチ・ファンクション・デジタル周波数シンセサイザー
の概念ブロック図が、示されている。このシンセサイザ
ーは、４つの本質的に同一のシンセサイザーチャネル1
0、20、30、40、すなわち、それぞれ、チャネルＡ、チ
ャネルＢ、チャネルＣ、チャネルＤから構成されてお
り、出力チャネル23から単一出力を送り出すようになっ
ている。チャネルＡは、調整可能な周波数 発生器101
が位相オフセット及び変調ブロック103に結合され、後
者がさらに波形発生器107に結合されるように構成され
た一次シンセサイザー10である。波形発生器107は、正
弦波、方形波、三角波、ランプ波、均一なノイズ、ガウ
スノイズ、及び直流の波形をデジタル方式で精密に合成
する。これら基本波形の任意の波形を選択し、振幅変調
ブロック105に出力することができる。振幅変調ブロッ
ク105の出力は、パルス変調ブロック19を介してチャネ
ル総和ブロック21に結合される。ライン25の入力信号に
よって、周波数発生器101に対する所望の出力周波数が
セットされる。チャネルＡに対する初期位相角及び振幅
レベルも、それぞれ、ライン27及び29の入力によってセ
ットすることができる。
チャネルＢ、Ｃ、及びＤは、それぞれ本質的に同一の
シンセサイザーブロック20、30、及び、40によって構成
されている。シンセサイザー20は、位相オフセット調整
ブロック203に結合され、さらに、波形発生器ブロック2
07へと結合された調整可能な周波数発生器201から構成
されている。波形発生ブロック107と同様に、６つの基
本波形がデジタル方式で合成され、選択された波形が、
振幅レベルセットブロック205に出力される。チャネル
シンセサイザー20、30、及び、40のそれぞれについて、
所望の周波数、位相角オフセット、波形、及び、振幅レ
ベルが、個別にセットされる。各チャネルシンセサイザ
ー20、30、及び、40の出力が、別々の総和ブロック11、
13、15、17、及び、21のうちの１つに選択的に結合でき
るようになっている。FM総和ブロック11は、それに入力
されるチャネルシンセサイザー20、30、及び、40の出力
を任意に組合せ、チャネルＡの周波数発生器101に対しF
M信号を加えることができる。同様に、位相変調総和ブ
ロック13、振幅変調総和ブック15、及び、パルス総和ブ
ロック17は、チャネルシンセサイザー20、30、及び、40
の出力の１つないし全てを任意の組合せで総和し、それ
ぞれ、位相変調ブロック103、振幅変調ブロック105、及
び、パルス変調ブロック19に対して変調信号を送り出
す。さらに、チャネルシンセサイザー20、30、及び40の
１つ以上の出力をチャネル総和器211に結合して、パル
ス変調ブロック19の出力と総和し、また、互いに総和し
て、出力チャネル23の出力を送り出すこともできる。
シンセサイザーブロック20、30、及び、40によって構成
されている。シンセサイザー20は、位相オフセット調整
ブロック203に結合され、さらに、波形発生器ブロック2
07へと結合された調整可能な周波数発生器201から構成
されている。波形発生ブロック107と同様に、６つの基
本波形がデジタル方式で合成され、選択された波形が、
振幅レベルセットブロック205に出力される。チャネル
シンセサイザー20、30、及び、40のそれぞれについて、
所望の周波数、位相角オフセット、波形、及び、振幅レ
ベルが、個別にセットされる。各チャネルシンセサイザ
ー20、30、及び、40の出力が、別々の総和ブロック11、
13、15、17、及び、21のうちの１つに選択的に結合でき
るようになっている。FM総和ブロック11は、それに入力
されるチャネルシンセサイザー20、30、及び、40の出力
を任意に組合せ、チャネルＡの周波数発生器101に対しF
M信号を加えることができる。同様に、位相変調総和ブ
ロック13、振幅変調総和ブック15、及び、パルス総和ブ
ロック17は、チャネルシンセサイザー20、30、及び、40
の出力の１つないし全てを任意の組合せで総和し、それ
ぞれ、位相変調ブロック103、振幅変調ブロック105、及
び、パルス変調ブロック19に対して変調信号を送り出
す。さらに、チャネルシンセサイザー20、30、及び40の
１つ以上の出力をチャネル総和器211に結合して、パル
ス変調ブロック19の出力と総和し、また、互いに総和し
て、出力チャネル23の出力を送り出すこともできる。
ここで第２図をも参照すると、以上に述べたマルチ・
ファンクション・デジタル周波数シンセサイザーの概略
ブロック図が示されている。デジタル周波数シンセサイ
ザーシステムは、ディスプレイ付きキーボードユニット
50、ホストマイクロプロセッサー60、デジタル信号プロ
セッサー70、通信バスインターフェース65、及び、それ
ぞれ、出力チャネル１及び２を形成する出力チャネルボ
ード80及び90から構成されている。ディスプレイ付きキ
ーボードユニット50には、チャネル１及びチャネル２に
おける出力信号の全てのパラメータを完全にプログラム
できるようにする、キーパッド及び背面照明式液晶ディ
スプレイが設けられている。プログラムできるパラメー
タには、選択可能な波形、位相オフセット、周波数、細
密レベルセッティング、及び、変調タイプがある。ソフ
トキー（不図示）によって、動作モード及びシーケンス
機能の完全な制御が行なえるようになっている。ディス
プレイ付きキーボードユニット50は、また、チャネル１
及び２における独立した出力間の相対位相差に対する精
密な制御も行なう。マイクロプロセッサー60は、シンセ
サイザーシステムに対する全体的な制御を行なうもので
ある（この用途には、Motorola製のMC6809と表示された
マイクロプロセッサーを利用することができる）。ま
た、マイクロプロセッサー60には、シンセサイザーシス
テムで用いる基本波形を表わした各種の組になった数値
データを記憶するのに必要な、ランダムアクセスメモリ
ー（RAM）及びROMのスペースが設けられている。通信バ
スインターフェース65によって、デジタル周波数シンセ
サイザーシステムと他の計器とのネットワーク化が可能
になり、テスト及び解析能力を付加することになる。デ
ジタル信号プロセッサー70は、第１図に示す別個になっ
た多重シンセサイザーチャネルを可能にするための、直
接数値デジタル合成は、総和、乗算、及び、多重化とい
った能力を付与する集積回路から構成されている。望ま
しい実施例においては、デジタル信号プロセッサー70
が、NMOS VLSIテクノロジーを用いた単一のモノリシッ
ク集積回路で構成される。内部基準信号源66、位相ロッ
クループ67、及び、電圧制御式オシレータ69によって、
デジタルプロセッサー70に対し必要な基準及びクロック
信号が加えられる。外部基準信号が、ライン73で入力さ
れ、外部信号源（不図示）に対し該システムを位相ロッ
クすることが可能になる。バス68に外部制御信号を加え
ると、内部チャネルＡに直接プログラミングを施し、独
立した位相、振幅、及び、周波数状態にある、あらかじ
め決められたシーケッスの出力信号が生じるようにする
ことが可能になる。出力チャネルボード80及び90は、そ
れぞれ、２つの全く同じ出力チャネルである、チャネル
１及びチャネル２を形成している。出力チャネルボード
80は、信号バス801によってデジタル信号プロセッサー7
0の出力信号を受信する。デジタル信号プロセッサー70
からの出力信号は、ディスプレイ付きキーボードユニッ
ト50でプログラムされた、出力チャネル１に対する所望
の出力信号を表わす12ビットのデジタル語の形をとる。
DAC803が、デジタル信号をアナログ波形に変換する。ア
ナログフィルター805及び807によって平滑化が施され、
同時に、差動増幅器809によって、出力ライン811及び81
3に差動出力が送り出される。同様に、出力チャネルボ
ード90からライン911及び913に差動アナログ出力が送り
出される。
ファンクション・デジタル周波数シンセサイザーの概略
ブロック図が示されている。デジタル周波数シンセサイ
ザーシステムは、ディスプレイ付きキーボードユニット
50、ホストマイクロプロセッサー60、デジタル信号プロ
セッサー70、通信バスインターフェース65、及び、それ
ぞれ、出力チャネル１及び２を形成する出力チャネルボ
ード80及び90から構成されている。ディスプレイ付きキ
ーボードユニット50には、チャネル１及びチャネル２に
おける出力信号の全てのパラメータを完全にプログラム
できるようにする、キーパッド及び背面照明式液晶ディ
スプレイが設けられている。プログラムできるパラメー
タには、選択可能な波形、位相オフセット、周波数、細
密レベルセッティング、及び、変調タイプがある。ソフ
トキー（不図示）によって、動作モード及びシーケンス
機能の完全な制御が行なえるようになっている。ディス
プレイ付きキーボードユニット50は、また、チャネル１
及び２における独立した出力間の相対位相差に対する精
密な制御も行なう。マイクロプロセッサー60は、シンセ
サイザーシステムに対する全体的な制御を行なうもので
ある（この用途には、Motorola製のMC6809と表示された
マイクロプロセッサーを利用することができる）。ま
た、マイクロプロセッサー60には、シンセサイザーシス
テムで用いる基本波形を表わした各種の組になった数値
データを記憶するのに必要な、ランダムアクセスメモリ
ー（RAM）及びROMのスペースが設けられている。通信バ
スインターフェース65によって、デジタル周波数シンセ
サイザーシステムと他の計器とのネットワーク化が可能
になり、テスト及び解析能力を付加することになる。デ
ジタル信号プロセッサー70は、第１図に示す別個になっ
た多重シンセサイザーチャネルを可能にするための、直
接数値デジタル合成は、総和、乗算、及び、多重化とい
った能力を付与する集積回路から構成されている。望ま
しい実施例においては、デジタル信号プロセッサー70
が、NMOS VLSIテクノロジーを用いた単一のモノリシッ
ク集積回路で構成される。内部基準信号源66、位相ロッ
クループ67、及び、電圧制御式オシレータ69によって、
デジタルプロセッサー70に対し必要な基準及びクロック
信号が加えられる。外部基準信号が、ライン73で入力さ
れ、外部信号源（不図示）に対し該システムを位相ロッ
クすることが可能になる。バス68に外部制御信号を加え
ると、内部チャネルＡに直接プログラミングを施し、独
立した位相、振幅、及び、周波数状態にある、あらかじ
め決められたシーケッスの出力信号が生じるようにする
ことが可能になる。出力チャネルボード80及び90は、そ
れぞれ、２つの全く同じ出力チャネルである、チャネル
１及びチャネル２を形成している。出力チャネルボード
80は、信号バス801によってデジタル信号プロセッサー7
0の出力信号を受信する。デジタル信号プロセッサー70
からの出力信号は、ディスプレイ付きキーボードユニッ
ト50でプログラムされた、出力チャネル１に対する所望
の出力信号を表わす12ビットのデジタル語の形をとる。
DAC803が、デジタル信号をアナログ波形に変換する。ア
ナログフィルター805及び807によって平滑化が施され、
同時に、差動増幅器809によって、出力ライン811及び81
3に差動出力が送り出される。同様に、出力チャネルボ
ード90からライン911及び913に差動アナログ出力が送り
出される。
ここで、第３図を参照すると、基本信号発生回路構成
の簡略なブロック図が示されている。信号発生回路構成
のキーコンポーネントは、２進数の循環級数を出力ライ
ン751に送り出す位相累算器75である。ライン751に出力
されるシーケンスをなす２進数は、波形発生回路81に通
され、各種の選択可能な周期的波形を生じる。加算器77
及び79は、累算器75の出力に周波数変調及び位相変調を
行なう。出力信号の基本周波数は、ライン72を介して入
力加算器77でセットされる。ライン74の周波数変調信号
は、累算器75の出力751におけるランプの勾配を変える
ことによって、出力信号に周波数変調を施す。ライン76
の入力信号は、累算器75からの出力信号に対する初期位
相オフセットと連続位相変調の両方または一方に利用す
ることができる。乗算器83は、ライン78の制御信号を受
信して、波形の総合振幅を調整し、また、出力波形に振
幅変調を施す。さらに、乗算器83は内部チャネルＡのパ
ルス変調も行なう。実施例のように、パルス変調は、振
幅変調の特殊例である。
の簡略なブロック図が示されている。信号発生回路構成
のキーコンポーネントは、２進数の循環級数を出力ライ
ン751に送り出す位相累算器75である。ライン751に出力
されるシーケンスをなす２進数は、波形発生回路81に通
され、各種の選択可能な周期的波形を生じる。加算器77
及び79は、累算器75の出力に周波数変調及び位相変調を
行なう。出力信号の基本周波数は、ライン72を介して入
力加算器77でセットされる。ライン74の周波数変調信号
は、累算器75の出力751におけるランプの勾配を変える
ことによって、出力信号に周波数変調を施す。ライン76
の入力信号は、累算器75からの出力信号に対する初期位
相オフセットと連続位相変調の両方または一方に利用す
ることができる。乗算器83は、ライン78の制御信号を受
信して、波形の総合振幅を調整し、また、出力波形に振
幅変調を施す。さらに、乗算器83は内部チャネルＡのパ
ルス変調も行なう。実施例のように、パルス変調は、振
幅変調の特殊例である。
ここで第４図を参照すると、第３図の基本回路71の４
つのチャネル実施例の簡略なブロック図が示されてい
る。マルチプレクサー85は、４つの入力マルチプレクサ
ー851、853、855、及び、857に分割され、４つの独立し
た内部シンセサイザーチャンネルを形成している。４つ
のチャネルは、制御論理回路要素87が、連続クロックサ
イクルで異なるマルチプレクサー入力を選択し、従っ
て、基本回路71に対して各信号パラメータ毎に異なる動
作点を示すことによって、その都度動作することにな
る。累算器75の出力751では、結果として、それぞれ、
別個の内部チャネルを表わした、時間的に多重化された
４つの独立した内部２進数パターンの級数が生じること
になる。独立した各チャネル毎に、振幅レベル、位相オ
フセット、周波数、及び、波形タイプといったパラメー
タがセット可能である。従って、乗算器83の出力82か
ら、内部チャネルＡ、Ｂ、Ｃ、及び、Ｄに対応した、そ
れぞれ、あらかじめ決められた周波数、位相、波形、及
び、振幅レベルを備える。４つの独立した時間多重化信
号が出力されることになる。さらに、チャネルＡは、チ
ャンネルＢ、Ｃ、及び、Ｄの任意の組合せによって変調
を加えることが可能である。直列加算器84は、信号に修
正を加えずに通すか、あるいは、４つの内部チャネルの
任意の逐次組合せを総和する累算器から構成される。直
列加算器84は、デマルチプレクサー86に結合されてお
り、そこで、選択された内部チャネルが、出力チャネル
１用の出力ライン861とのデマルチプレックスが施され
る。４つまでのデマルチプレクサー86を並列に用いて、
４つの出力チャネルのそれぞれについてデマルチプレッ
クスが施された直列加算器84からの４つの多重化出力信
号のうち選択された１つの信号を備える、４つまでの出
力チャネルを形成することができる（第４図の場合、出
力チャネル１及び２は、第２図に示すように、それぞ
れ、出力バス801及び901に対応している）。変調フィー
ドバックライン93が、制御論理回路要素87を介して、直
列加算器84の出力をマルチプレクサー851に結合し、内
部チャネルＡに対する変調信号が生じることになる。
つのチャネル実施例の簡略なブロック図が示されてい
る。マルチプレクサー85は、４つの入力マルチプレクサ
ー851、853、855、及び、857に分割され、４つの独立し
た内部シンセサイザーチャンネルを形成している。４つ
のチャネルは、制御論理回路要素87が、連続クロックサ
イクルで異なるマルチプレクサー入力を選択し、従っ
て、基本回路71に対して各信号パラメータ毎に異なる動
作点を示すことによって、その都度動作することにな
る。累算器75の出力751では、結果として、それぞれ、
別個の内部チャネルを表わした、時間的に多重化された
４つの独立した内部２進数パターンの級数が生じること
になる。独立した各チャネル毎に、振幅レベル、位相オ
フセット、周波数、及び、波形タイプといったパラメー
タがセット可能である。従って、乗算器83の出力82か
ら、内部チャネルＡ、Ｂ、Ｃ、及び、Ｄに対応した、そ
れぞれ、あらかじめ決められた周波数、位相、波形、及
び、振幅レベルを備える。４つの独立した時間多重化信
号が出力されることになる。さらに、チャネルＡは、チ
ャンネルＢ、Ｃ、及び、Ｄの任意の組合せによって変調
を加えることが可能である。直列加算器84は、信号に修
正を加えずに通すか、あるいは、４つの内部チャネルの
任意の逐次組合せを総和する累算器から構成される。直
列加算器84は、デマルチプレクサー86に結合されてお
り、そこで、選択された内部チャネルが、出力チャネル
１用の出力ライン861とのデマルチプレックスが施され
る。４つまでのデマルチプレクサー86を並列に用いて、
４つの出力チャネルのそれぞれについてデマルチプレッ
クスが施された直列加算器84からの４つの多重化出力信
号のうち選択された１つの信号を備える、４つまでの出
力チャネルを形成することができる（第４図の場合、出
力チャネル１及び２は、第２図に示すように、それぞ
れ、出力バス801及び901に対応している）。変調フィー
ドバックライン93が、制御論理回路要素87を介して、直
列加算器84の出力をマルチプレクサー851に結合し、内
部チャネルＡに対する変調信号が生じることになる。
RAM89は、位相オフセット、振幅、及び、周波数につ
いて選択可能な値を記憶しており、バス68によって送ら
れてくる、内部チャネルＡが、独立した位相、振幅、及
び、周波数状態にある出力信号をあらかじめ決められた
順序で送り出すようにプログラムする外部制御信号によ
って直接アクセスされる。RAM89には、ディスプレイ付
きキーボードユニット50から16までの周波数／振幅／位
相状態を入力することができる。状態間でのシフトまた
は“ホップ”のため、外部装置（不図示）が４ビットTT
Lレベルの外部制御バス68にアドレス指定する。バス68
に結合されるアドレスが変わるにつれて、内部チャネル
Ａの信号がRAM89の該アドレスに対応する周波数／振幅
／位相状態にシフトする。信号はデジタル方式で合成さ
れるため、位相の連続した周波数シフトを極めて迅速に
行なうことが可能であり、アナログ位相ロックループシ
ンセサイザーにおけるような整定時間はない。チャネル
Ａのシフト時に、他の内部チャネルＢ、Ｃ、及び、Ｄを
利用して、内部チャネルＡに変調を施すことができる。
例えば、チャネルＡのシフト時に、均一なノイズで内部
チャネルＡに変調を施すように、内部チャネルＢのプロ
グラミングを行なうことが可能である。この結果、出力
チャネル１（ライン861）には、シフト中の信号に加え
られた制御された量の位相ノイズを有する出力信号が生
じることになる。
いて選択可能な値を記憶しており、バス68によって送ら
れてくる、内部チャネルＡが、独立した位相、振幅、及
び、周波数状態にある出力信号をあらかじめ決められた
順序で送り出すようにプログラムする外部制御信号によ
って直接アクセスされる。RAM89には、ディスプレイ付
きキーボードユニット50から16までの周波数／振幅／位
相状態を入力することができる。状態間でのシフトまた
は“ホップ”のため、外部装置（不図示）が４ビットTT
Lレベルの外部制御バス68にアドレス指定する。バス68
に結合されるアドレスが変わるにつれて、内部チャネル
Ａの信号がRAM89の該アドレスに対応する周波数／振幅
／位相状態にシフトする。信号はデジタル方式で合成さ
れるため、位相の連続した周波数シフトを極めて迅速に
行なうことが可能であり、アナログ位相ロックループシ
ンセサイザーにおけるような整定時間はない。チャネル
Ａのシフト時に、他の内部チャネルＢ、Ｃ、及び、Ｄを
利用して、内部チャネルＡに変調を施すことができる。
例えば、チャネルＡのシフト時に、均一なノイズで内部
チャネルＡに変調を施すように、内部チャネルＢのプロ
グラミングを行なうことが可能である。この結果、出力
チャネル１（ライン861）には、シフト中の信号に加え
られた制御された量の位相ノイズを有する出力信号が生
じることになる。
デジタル信号プロセッサー70は、第４図に示す簡略な
ブロック図の構成をとっている。デジタル信号プロセッ
サー70は、変調及び信号発生といったアナログ機能に対
して完全なデジタル方式で取り組み、単一チップに実現
したものである。デジタルプロセッサー70のデジタル経
路構造は、23の動作が同時に行なわれる、26のパイプ段
から構成されている。回路の速度を増すため、ハードコ
ーディングを広範囲に利用した。多重化回路の広範な利
用によって、回路用コンポーネント及びそれに要するチ
ップスペースを大幅に削減することができた。
ブロック図の構成をとっている。デジタル信号プロセッ
サー70は、変調及び信号発生といったアナログ機能に対
して完全なデジタル方式で取り組み、単一チップに実現
したものである。デジタルプロセッサー70のデジタル経
路構造は、23の動作が同時に行なわれる、26のパイプ段
から構成されている。回路の速度を増すため、ハードコ
ーディングを広範囲に利用した。多重化回路の広範な利
用によって、回路用コンポーネント及びそれに要するチ
ップスペースを大幅に削減することができた。
第５図をここで参照すると、波形発生器81のさらに詳
細なブロック図が示されている。波形発生または整形回
路は、ランプ波、方形波、三角波、正弦波からなる４つ
の基本波形に加え、均一なノイズ、ガウスノイズ、及
び、直流出力についてデジタル合成を行なう。ライン82
3のランプ波形は、位相加算器79の出力における２進数
シーケンスから直接導き出される。相補形ブロック841
は、プログラマルインバータであり、ランプアップ信号
を反転して、ランプダウン信号を送り出す。ライン821
の三角波形も、ライン791の入力から直接導き出され
る。ROM819は、正弦波の第１の四分区間を表わしたデジ
タルサンプルの大きさに相当するデジタル値を記憶して
いる。ライン791で入力される２進数は、関連するアド
レス信号に対応した正弦波の位相に関連するデジタル値
が記憶されている、ROM819の記憶場所に対応したアドレ
ス信号を表わすものである。相補形回路817は、プログ
ラマブルインバータであり、正弦波の四分区間の関数と
してROM819にアクセスする。ROM819は、正弦波の２つの
四分区間を表わす出力信号をライン825で送り出す。
細なブロック図が示されている。波形発生または整形回
路は、ランプ波、方形波、三角波、正弦波からなる４つ
の基本波形に加え、均一なノイズ、ガウスノイズ、及
び、直流出力についてデジタル合成を行なう。ライン82
3のランプ波形は、位相加算器79の出力における２進数
シーケンスから直接導き出される。相補形ブロック841
は、プログラマルインバータであり、ランプアップ信号
を反転して、ランプダウン信号を送り出す。ライン821
の三角波形も、ライン791の入力から直接導き出され
る。ROM819は、正弦波の第１の四分区間を表わしたデジ
タルサンプルの大きさに相当するデジタル値を記憶して
いる。ライン791で入力される２進数は、関連するアド
レス信号に対応した正弦波の位相に関連するデジタル値
が記憶されている、ROM819の記憶場所に対応したアドレ
ス信号を表わすものである。相補形回路817は、プログ
ラマブルインバータであり、正弦波の四分区間の関数と
してROM819にアクセスする。ROM819は、正弦波の２つの
四分区間を表わす出力信号をライン825で送り出す。
方形波シンセサイザー839は、一連の２進数の１を出
力し、直流レベルを安定させる。方形波を形成するた
め、符号発生論理素子847によって、安定した直流レベ
ルをシフトし、あらかじめ決められた周波数の方形波が
得られるようにする。ノイズ発生器835は、31ビットの
線形フィードバックシフトレジスタであり、128秒の均
等に分布した擬似周期ノイズを発生して、ライン829に
一様なノイズ出力信号を送り出す。ノイズ振幅のガウス
分布は、ノイズ発生器835からの一様なノイズにノイズR
OM837によるフィルターをかけることで導き出され、ラ
イン831へガウスノイズ信号として送り出される。ライ
ン833の制御信号に応答して、マレチプレクサー845があ
らかじめ決められた波形と対応する内部チャネルＡ、
Ｂ、Ｃ、または、Ｄの整合をとり、ライン815の時間的
に多重化された各内部チャネル信号を符号発生論理素子
847に結合する。次に、符号発生論理素子847の多重化出
力は、乗算器83（第３図及び第４図に示す）を介して直
列加算器に結合される。
力し、直流レベルを安定させる。方形波を形成するた
め、符号発生論理素子847によって、安定した直流レベ
ルをシフトし、あらかじめ決められた周波数の方形波が
得られるようにする。ノイズ発生器835は、31ビットの
線形フィードバックシフトレジスタであり、128秒の均
等に分布した擬似周期ノイズを発生して、ライン829に
一様なノイズ出力信号を送り出す。ノイズ振幅のガウス
分布は、ノイズ発生器835からの一様なノイズにノイズR
OM837によるフィルターをかけることで導き出され、ラ
イン831へガウスノイズ信号として送り出される。ライ
ン833の制御信号に応答して、マレチプレクサー845があ
らかじめ決められた波形と対応する内部チャネルＡ、
Ｂ、Ｃ、または、Ｄの整合をとり、ライン815の時間的
に多重化された各内部チャネル信号を符号発生論理素子
847に結合する。次に、符号発生論理素子847の多重化出
力は、乗算器83（第３図及び第４図に示す）を介して直
列加算器に結合される。
ここで、さらに第６図及び第７図を参照すると、ライ
ン791の入力信号は、アナログランプ信号601で表わされ
た14ビットのデジタル信号である。アナログ波形605及
び607で表わしたビット０〜12は、相補形回路841におい
てビット13（アナログ波形603で示す）によって相補さ
れ、ライン823のランプ波形を合成する。ビット０〜1
1、波形607は、相補形回路817において、ビット12、波
形605で相補され、ライン821のデジタル三角波形を合成
する。ビット０〜11、波形611は、正弦波ROM819にアド
レス指定し、そこからビット０〜11で示す位相点に対応
するデジタル値が出力されて、正弦波の半分609の第１
の四分区間611を合成することになる。ビット12、波形6
07は、ビット１〜11を相補し、正弦波ROM819へのアドレ
ス指定順を逆にして、正弦波609の第２の四分区間613を
形成する。ビット12、波形605が低位の場合、正弦波ROM
819によって第１の四分区間611が出力され、ビット12、
波形605が高位の場合、正弦波ROM819によって、第２の
四分区間613が出力される。
ン791の入力信号は、アナログランプ信号601で表わされ
た14ビットのデジタル信号である。アナログ波形605及
び607で表わしたビット０〜12は、相補形回路841におい
てビット13（アナログ波形603で示す）によって相補さ
れ、ライン823のランプ波形を合成する。ビット０〜1
1、波形607は、相補形回路817において、ビット12、波
形605で相補され、ライン821のデジタル三角波形を合成
する。ビット０〜11、波形611は、正弦波ROM819にアド
レス指定し、そこからビット０〜11で示す位相点に対応
するデジタル値が出力されて、正弦波の半分609の第１
の四分区間611を合成することになる。ビット12、波形6
07は、ビット１〜11を相補し、正弦波ROM819へのアドレ
ス指定順を逆にして、正弦波609の第２の四分区間613を
形成する。ビット12、波形605が低位の場合、正弦波ROM
819によって第１の四分区間611が出力され、ビット12、
波形605が高位の場合、正弦波ROM819によって、第２の
四分区間613が出力される。
ビット13、波形603も、波形合成の最終ステップを行
なう符号論理回路847に結合される。例えば、４つの内
部チャネルＡ、Ｂ、Ｃ、及び、Ｄのうち１つ以上が正弦
波形になるようにプログラムされている場合、マルチプ
レクサー845に対するライン833の制御信号によって、正
弦波の半分の波形609が、どちらでも正弦波にすべきチ
ャネルに対応した時間窓に、多重化され、ライン815へ
送り出される。正弦波の半分の波形609は、符号論理回
路847に結合される。ビット13が低位の場合、符号論理
回路は、正弦波の正の半分にあたる四分区間611及び613
をライン851に出力する。ビット13が高位になると、符
号論理回路が、複数の正弦波の半分615を反転し、波形7
07で示すような完全な正弦波を表わすデジタル信号をラ
イン851に出力する。同様に、符号論理回路847が、ライ
ン815で入力されるデジタル信号の極性（レベル）を反
転し、選択された波形を送り出す。ランプ波703、三角
波705、正弦波707、方形波709からなる４つの基本波形
と、均一なノイズ及びガウスノイズに加え、直流レベル
（不図示）の波形をライン851に出力することが可能で
ある。
なう符号論理回路847に結合される。例えば、４つの内
部チャネルＡ、Ｂ、Ｃ、及び、Ｄのうち１つ以上が正弦
波形になるようにプログラムされている場合、マルチプ
レクサー845に対するライン833の制御信号によって、正
弦波の半分の波形609が、どちらでも正弦波にすべきチ
ャネルに対応した時間窓に、多重化され、ライン815へ
送り出される。正弦波の半分の波形609は、符号論理回
路847に結合される。ビット13が低位の場合、符号論理
回路は、正弦波の正の半分にあたる四分区間611及び613
をライン851に出力する。ビット13が高位になると、符
号論理回路が、複数の正弦波の半分615を反転し、波形7
07で示すような完全な正弦波を表わすデジタル信号をラ
イン851に出力する。同様に、符号論理回路847が、ライ
ン815で入力されるデジタル信号の極性（レベル）を反
転し、選択された波形を送り出す。ランプ波703、三角
波705、正弦波707、方形波709からなる４つの基本波形
と、均一なノイズ及びガウスノイズに加え、直流レベル
（不図示）の波形をライン851に出力することが可能で
ある。
（発明の効果） 以上説明したように、本発明を用いることにより、選
択可能な周波数、位相オフセット、振幅レベル及び波形
を備えた１以上の合成出力信号を発生することができ
る。また、多くの機能及び能力を単一チップ上の高密度
VLSI集積回路で実現することができる。
択可能な周波数、位相オフセット、振幅レベル及び波形
を備えた１以上の合成出力信号を発生することができ
る。また、多くの機能及び能力を単一チップ上の高密度
VLSI集積回路で実現することができる。
第１図は本発明の原理によるデジタル周波数シンセサイ
ザーシステムの概念を示すブロック図、第２図は、本発
明の原理による実施例の基本的な概略ブロック図、第３
図は第２図のデジタル信号プロセッサの簡略ブロック
図、第４図は第３図のデジタル信号プロセッサの４チャ
ネル実施の簡略ブロック図、第５図は第３図のデジタル
信号プロセッサに用いられる波形発生器の詳細ブロック
図、第６図は正弦波出力信号をデジタル合成するのに用
いられるデジタル信号のアナログ表現図、第７図は第５
図の波形発生器によって、デジタル合成されるデジタル
波形のアナログ表現図である。 50:ディスプレイ付きキーボードユニット 60:マイクロプロセッサ 70:デジタル信号プロセッサ
ザーシステムの概念を示すブロック図、第２図は、本発
明の原理による実施例の基本的な概略ブロック図、第３
図は第２図のデジタル信号プロセッサの簡略ブロック
図、第４図は第３図のデジタル信号プロセッサの４チャ
ネル実施の簡略ブロック図、第５図は第３図のデジタル
信号プロセッサに用いられる波形発生器の詳細ブロック
図、第６図は正弦波出力信号をデジタル合成するのに用
いられるデジタル信号のアナログ表現図、第７図は第５
図の波形発生器によって、デジタル合成されるデジタル
波形のアナログ表現図である。 50:ディスプレイ付きキーボードユニット 60:マイクロプロセッサ 70:デジタル信号プロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ディー・マックネミー アメリカ合衆国ワシントン州スポーケイ ン フェラット・ドライブ・イースト・ 11010 (72)発明者 マーク・ディー・タルボット アメリカ合衆国ワシントン州リバティ ー・ウエイ バレイ・ウエイ・イース ト・23321 (56)参考文献 特開 昭57−64294（ＪＰ，Ａ) 特開 昭55−25223（ＪＰ，Ａ) 特開 昭56−85960（ＪＰ，Ａ) 特開 昭61−124994（ＪＰ，Ａ) 特開 昭58−81364（ＪＰ，Ａ) 米国特許4134072（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 28/00 G06F 1/02
Claims (3)
- 【請求項１】選択可能な、周波数、位相オフセット、振
幅、および波形を有する独立のデジタル出力信号をそれ
ぞれ発生する複数の独立のデジタル周波数シンセサイザ
ー手段と、 それぞれ前記複数のデジタル周波数シンセサイザー手段
の、異なる１つに結合された複数の入力と、出力バスと
を有し、前記複数のデジタル出力信号を前記出力バス上
で時間多重化する第１マルチプレクサ手段と、 前記第１マルチプレクサ手段の出力バスに結合され、前
記複数の時間多重化デジタル出力信号の少なくとも１つ
を所定の組み合わせで総和して、複数の時間多重化され
た総和デジタル出力信号を出力バスに出力する加算器手
段と、 前記加算器の出力バスに結合され、前記複数のデジタル
周波数シンセサイザー手段の、前記時間多重化された総
和デジタル出力信号の所定の組み合わせによって変調さ
れた第１デジタル出力信号を発生する第１デジタル周波
数シンセサイザーにフィードバックを提供するフィード
バック手段と、 前記加算器出力バスに結合され、少なくとも１つの出力
バスを有して、前記複数の総和デジタル出力信号をデマ
ルチプレクスし、前記複数のデジタル出力信号の、選択
された総和の１つを各デマルチプレクサ出力バスに出力
するデマルチプレクサ手段と、 を備えて成るマルチ・ファンクションのデジタル周波数
シンセサイザー。 - 【請求項２】前記独立のデジタル周波数シンセサイザー
手段が、 所定の出力周波数を設定して該所定の出力周波数を表わ
す第１デジタル信号を発生する周波数入力手段と、 周波数変調信号を入力する周波数変調入力手段と、 所定の出力波形を選択する波形選択信号を発生する波形
選択入力手段と、 振幅変調信号を入力する振幅変調入力手段と、 前記周波数入力手段と前記周波数変調入力手段とに結合
されて前記第１デジタル信号と前記周波数変調信号とを
総和し、前記周波数変調信号によって変調された前記所
定の出力周波数を表わす第２デジタル信号を発生する第
１総和手段と、 前記第１総和手段に結合されて前記第２デジタル信号を
受信し、第１クロック信号に応答して前記所定の出力周
波数を有する出力信号を表わすデジタル２進数の循環数
列を発生する位相累算手段と、 位相変調信号を入力する位相変調入力手段と、 前記位相変調入力手段と前記位相累算手段とに結合され
て前記変調信号を前記位相累算手段によって出力された
前記デジタル２進数と総和し、前記位相変調信号によっ
て変調された前記デジタル２進数を表わす第３デジタル
信号を出力する第２総和手段と、 前記波形選択入力手段と前記第２総和手段とに結合され
て複数の選択可能な波形を発生するものであって、前記
第３デジタル信号と制御信号とに応答して前記周波数変
調信号と前記位相変調信号とによって変調された、前記
所定の出力周波数を有する前記選択された波形を表わす
デジタル出力信号を発生する波形発生手段と、 前記振幅変調入力手段と前記波形発生手段とに結合さ
れ、前記振幅変調信号に応答して前記デジタル出力信号
を振幅変調する振幅変調手段と、 を備えて成ることを特徴とする請求項（１）記載のマル
チ・ファンクションのデジタル周波数シンセサイザー。 - 【請求項３】前記複数の独立のデジタル周波数シンセサ
イザー手段が、 所定の出力周波数をそれぞれ表わす複数の周波数選択信
号の選択された１つを入力する第１入力マルチプレクサ
手段と、 複数の位相オフセット信号の選択された１つを入力する
第２入力マルチプレクサ手段と、 複数の振幅レベルを設定信号の選択された１つを入力す
る第３入力マルチプレクサ手段と、 複数の波形選択信号の選択された１つを入力する第４入
力マルチプレクサ手段と、 前記第１、第２、第３、および第４の入力マルチプレク
サ手段と前記フィードバック手段とに結合され、出力バ
スを有し、複数の制御信号に応答して、所定の周波数、
位相オフセット、および振幅をそれぞれ有する時間多重
化された複数の独立のデジタル出力信号を出力バスに発
生するデジタル周波数シンセサイザー手段であって、前
記複数の独立のデジタル出力信号の第１デジタル出力信
号は前記時間多重化された総和デジタル出力信号の任意
の所定の組み合わせによって変調される、デジタル周波
数シンセサイザー手段と、 前記入力マルチプレクサ、前記デジタル周波数シンセサ
イザー手段、前記第１マルチプレクサ手段、前記加算器
手段、前記フィードバック手段、および前記デマルチプ
レクサ手段に結合されて前記制御信号を提供する制御手
段と、 を備えて成ることを特徴とする請求項（１）記載のマル
チファンクションのデジタル周波数シンセサイザー。
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