JPS6183597A - 電子楽器の音源回路 - Google Patents
電子楽器の音源回路Info
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- JPS6183597A JPS6183597A JP59206681A JP20668184A JPS6183597A JP S6183597 A JPS6183597 A JP S6183597A JP 59206681 A JP59206681 A JP 59206681A JP 20668184 A JP20668184 A JP 20668184A JP S6183597 A JPS6183597 A JP S6183597A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は電子楽器の音源回路に関し、たとえばミュー
ジックシンセサイザやボコーダなどの電子楽器において
、予め複数の音源波形データをメモリに記憶しておき、
トリガ信号に応じて所望の音源波形データを読出すよう
な電子楽器の音源回路に関する。
ジックシンセサイザやボコーダなどの電子楽器において
、予め複数の音源波形データをメモリに記憶しておき、
トリガ信号に応じて所望の音源波形データを読出すよう
な電子楽器の音源回路に関する。
従来の技術
ミュージックシンセサイザやボコーダなどにおいては、
音源回路が内蔵されている。この音源回路はメモリを含
み、このメモリには多数の音源波形データが記憶されて
いる。そして、各音源波形データのそれぞれに対応して
アドレスカウンタが設けられていて、各音源波形データ
を指定するためのトリガ信号が入力されると、対応する
アドレスカウンタがクロックパルスを計数し、アドレス
信号をメモリに与えて対応する音源波形データがメモリ
から続出される。
音源回路が内蔵されている。この音源回路はメモリを含
み、このメモリには多数の音源波形データが記憶されて
いる。そして、各音源波形データのそれぞれに対応して
アドレスカウンタが設けられていて、各音源波形データ
を指定するためのトリガ信号が入力されると、対応する
アドレスカウンタがクロックパルスを計数し、アドレス
信号をメモリに与えて対応する音源波形データがメモリ
から続出される。
発明が解決しようとする問題点
上jホの音源回路において、音源波形データを記憶する
ためには、大容量のメモリを必要とし、各音源波形デー
タを記憶しているメモリのアドレスを指定するためのア
ドレス信号も多数のビットで構成する必要がある。この
ために、アドレスカウンタのビット数が増加し、多数ビ
ットのアドレスカウンタを各音源波形データのそれぞれ
に対応して設けなければならないという欠点があった。
ためには、大容量のメモリを必要とし、各音源波形デー
タを記憶しているメモリのアドレスを指定するためのア
ドレス信号も多数のビットで構成する必要がある。この
ために、アドレスカウンタのビット数が増加し、多数ビ
ットのアドレスカウンタを各音源波形データのそれぞれ
に対応して設けなければならないという欠点があった。
それゆえに、この発明の主たる目的は、メモリに記憶し
ている各音源波形データを読出すために必要なアドレス
信号のうち、下位の所定のビット数を計数するカウンタ
を共用化し、アドレスカウンタのビット数を少なくし得
る電子楽器の音源回路を提供することである。
ている各音源波形データを読出すために必要なアドレス
信号のうち、下位の所定のビット数を計数するカウンタ
を共用化し、アドレスカウンタのビット数を少なくし得
る電子楽器の音源回路を提供することである。
問題点を解決するための手段
この発明に係る電子楽器の音源回路は、予め複数の音源
波形データが記憶されたメモリと、クロックパルスを発
生するクロックパルス発生手段と、各音源波形データに
対応して共通的に設けられ、クロックパルスを計数して
各音源波形データを記憶しているアドレスのうち下位の
所定のビット数だけ繰返し計数する下位アドレス計数手
段と、各音源波形データのそれぞれに対応して設けられ
、トリが信号に同期して、下位アドレス計数手段の歩進
パルスに基づいて、各音源波形データを記憶しているア
ドレスのうち上位の所定のビット数を計数する上位アド
レス計数手段とから構成される。
波形データが記憶されたメモリと、クロックパルスを発
生するクロックパルス発生手段と、各音源波形データに
対応して共通的に設けられ、クロックパルスを計数して
各音源波形データを記憶しているアドレスのうち下位の
所定のビット数だけ繰返し計数する下位アドレス計数手
段と、各音源波形データのそれぞれに対応して設けられ
、トリが信号に同期して、下位アドレス計数手段の歩進
パルスに基づいて、各音源波形データを記憶しているア
ドレスのうち上位の所定のビット数を計数する上位アド
レス計数手段とから構成される。
作用
この発明では、繰返しパルス信号を計数する下位アドレ
ス計数手段からの下位アドレス信号に基づいて、メモリ
に記憶している音源波形データのアドレスのうち下位の
所定ビットを指定し、トリが信号に応じて上位アドレス
計数手段から発生される上位アドレス信号によってトリ
が信号に対応する音源波形データのアドレスのうち上位
アドレスを指定することによって、対応する音源波形デ
ータをメモリから読出す。
ス計数手段からの下位アドレス信号に基づいて、メモリ
に記憶している音源波形データのアドレスのうち下位の
所定ビットを指定し、トリが信号に応じて上位アドレス
計数手段から発生される上位アドレス信号によってトリ
が信号に対応する音源波形データのアドレスのうち上位
アドレスを指定することによって、対応する音源波形デ
ータをメモリから読出す。
実施例
第1図はこの発明の一実施例の概略ブロック図であり、
第2図は第1図に示す音源メモリ4に記憶される音源波
形データを説明するための図である。
第2図は第1図に示す音源メモリ4に記憶される音源波
形データを説明するための図である。
まず、第1図を参照して、この発明の一実施例の構成に
ついて説明する。クロックパルス発生回路5はクロック
パルスを発生するものであって、そのクロックパルスを
制御信号発生回路6に与える、III 120信号発生
回路6はクロックパルスに基づいて、アドレスマルチプ
レクサ3およびアナログデマルチプレクサ9にill
6n信号を与えるとともに、下位アドレス計数手段とし
てのローアドレスカウンタ7にクロックパルスを与える
。このローアドレスカウンタ7は音源メモリ4に記憶し
ている各音源波形データのアドレスのうち、下位の所定
ビットを指定するものであって、下位アドレス信号を音
源メモリ4に与える。また、ローアドレスカウンタ7は
下位の所定のビット数だけクロックパルスを計数するご
とに、歩進パルスを上位アドレス計数手段としてのハイ
アドレスカウンタ11ないし1nにクロックパルスとし
て与える。
ついて説明する。クロックパルス発生回路5はクロック
パルスを発生するものであって、そのクロックパルスを
制御信号発生回路6に与える、III 120信号発生
回路6はクロックパルスに基づいて、アドレスマルチプ
レクサ3およびアナログデマルチプレクサ9にill
6n信号を与えるとともに、下位アドレス計数手段とし
てのローアドレスカウンタ7にクロックパルスを与える
。このローアドレスカウンタ7は音源メモリ4に記憶し
ている各音源波形データのアドレスのうち、下位の所定
ビットを指定するものであって、下位アドレス信号を音
源メモリ4に与える。また、ローアドレスカウンタ7は
下位の所定のビット数だけクロックパルスを計数するご
とに、歩進パルスを上位アドレス計数手段としてのハイ
アドレスカウンタ11ないし1nにクロックパルスとし
て与える。
ハイアドレスカウンタ11ないし1rlは音源メモリ4
に記憶している各音源波形データ1ないしnのそれぞれ
に対応して設けられ、トリが信号に応じて、各音源波形
データのアドレスのうち上位の所定のビットを指定する
ために上位アドレス信号を発生する。このために、ハイ
アドレスカウンタ11ないし1nには、それぞれトリガ
信号1ないしnが与えられる。各ハイアドレスカウンタ
11ないし1nのそれぞれに対応して、スタートアドレ
ス設定回路21ないし2nが設けられる。このスタート
アドレス設定回路21ないし2nは、それぞれハイアド
レスカウンタ11ないし1nによって指定されるアドレ
スのスタート点を設定するためのものである。これらの
スタートアドレス設定回路21ないし2nで設定された
スタートアドレスは、それぞれハイアドレスカウンタ1
1ないし1nから出力される上位アドレス信号に加算・
されて、アドレスマルチプレクサ3に与えられる。
に記憶している各音源波形データ1ないしnのそれぞれ
に対応して設けられ、トリが信号に応じて、各音源波形
データのアドレスのうち上位の所定のビットを指定する
ために上位アドレス信号を発生する。このために、ハイ
アドレスカウンタ11ないし1nには、それぞれトリガ
信号1ないしnが与えられる。各ハイアドレスカウンタ
11ないし1nのそれぞれに対応して、スタートアドレ
ス設定回路21ないし2nが設けられる。このスタート
アドレス設定回路21ないし2nは、それぞれハイアド
レスカウンタ11ないし1nによって指定されるアドレ
スのスタート点を設定するためのものである。これらの
スタートアドレス設定回路21ないし2nで設定された
スタートアドレスは、それぞれハイアドレスカウンタ1
1ないし1nから出力される上位アドレス信号に加算・
されて、アドレスマルチプレクサ3に与えられる。
アドレスマルチプレクサ3は制御信号発生回路6からの
制御信号に基づいて、各上位アドレス信号を選択して、
ローアドレスカウンタ7から出力された下位アドレス信
号とともに音源メモリ4に与える。
制御信号に基づいて、各上位アドレス信号を選択して、
ローアドレスカウンタ7から出力された下位アドレス信
号とともに音源メモリ4に与える。
音源メモリ4は第2図に示すように、複数の音源波形デ
ータ1ないしnを記憶していて、それぞれの音源波形デ
ータ舎記憶している下位アドレスはローアドレスカウン
タ7から出力された下位アドレス信号・によって指定さ
れ、上位アドレスはスタートアドレス設定回路21ない
し2nおよびAイアドレスカウンタ11ないし1nから
出力される上位アドレス信号によってアドレス指定され
る。
ータ1ないしnを記憶していて、それぞれの音源波形デ
ータ舎記憶している下位アドレスはローアドレスカウン
タ7から出力された下位アドレス信号・によって指定さ
れ、上位アドレスはスタートアドレス設定回路21ない
し2nおよびAイアドレスカウンタ11ないし1nから
出力される上位アドレス信号によってアドレス指定され
る。
音源メモリ4は上位アドレス信号と下位アドレス信号と
が与えられると、対応するアドレスから音源波形データ
を読出し、D/A変換器8に与える。
が与えられると、対応するアドレスから音源波形データ
を読出し、D/A変換器8に与える。
D/A変換器8は音源メモリ4から読出されたディジタ
ル信号としての音源波形データをアナログ信号に変換し
、音源波形信号としてアナログデマルチプレクサ9に与
える。アナログデマルチプレクサ9は制御信号発生回路
6からの$1 m信号に基づいて、音源波形信号1ない
しnのいずれかを選択して出力する。アナログデマルチ
プレクサ9から出力された音源波形信号1ないしnはそ
れぞれサンプルホールド回路101ないし10nにサン
プルホールドされ、音源1ないし音源nとして出力され
る。
ル信号としての音源波形データをアナログ信号に変換し
、音源波形信号としてアナログデマルチプレクサ9に与
える。アナログデマルチプレクサ9は制御信号発生回路
6からの$1 m信号に基づいて、音源波形信号1ない
しnのいずれかを選択して出力する。アナログデマルチ
プレクサ9から出力された音源波形信号1ないしnはそ
れぞれサンプルホールド回路101ないし10nにサン
プルホールドされ、音源1ないし音源nとして出力され
る。
第3図および第4図はこの発明の一実施例の動作を説明
するための波形図である。
するための波形図である。
次に、第1図ないし第4図を参照して、この発明の一実
施例の動作について説明する。ローアドレスカウンタ7
は制御信号発生回路6を介して与えられたクロックパル
ス発生回路5からのクロックパルスを繰返し計数する。
施例の動作について説明する。ローアドレスカウンタ7
は制御信号発生回路6を介して与えられたクロックパル
ス発生回路5からのクロックパルスを繰返し計数する。
そして、ローアドレスカウンタ7は下位アドレスに対応
する所定のビット数だけクロックパルスを計数すると、
その計数出力を下位アドレス信号として音源メモリ4に
与えるとともに、歩進信号をハイアドレスカウンタ11
ないし1nの各クロック入力端に与える。
する所定のビット数だけクロックパルスを計数すると、
その計数出力を下位アドレス信号として音源メモリ4に
与えるとともに、歩進信号をハイアドレスカウンタ11
ないし1nの各クロック入力端に与える。
このとき、ハイアドレスカウンタ11ないし1nは上位
アドレスを最後まで計数して停止しているものとする。
アドレスを最後まで計数して停止しているものとする。
そして、ハイアドレスカウンタ11にトリが信号1が与
えられる。
えられる。
このトリガ信号1は第1図に図示していないが、たとえ
ばミュージックシンセサイザのキーボードが押鍵される
と、その押鍵信号をCPUが受け、その押鍵に対応する
音高に応じたトリガ信号として発生される。なお、CP
Uはトリガ信号1を出力するとき、制御信号発生回路6
にも音源波形データ1を選択するための信号を与える。
ばミュージックシンセサイザのキーボードが押鍵される
と、その押鍵信号をCPUが受け、その押鍵に対応する
音高に応じたトリガ信号として発生される。なお、CP
Uはトリガ信号1を出力するとき、制御信号発生回路6
にも音源波形データ1を選択するための信号を与える。
ハイアドレスカウンタ11はトリガ信号1が入力される
と、リセットされ、ローアドレスカウンタ7から歩進パ
ルスが出力されるごとに上位アドレスの所定ビット数を
計数する。スタートアドレス設定回路21くは、たとえ
ば第2図に示すように、rool 000Jが設定され
ている。アドレスマルチプレクサ3は制御信号発生回路
6からの制御信号に基づいて、ハイアドレスカウンタ1
1の出力とスタートアドレス設定回路21で設定された
スタートアドレスとを選択し、上位アドレス信号として
音源メモリ4に与える。音源メモリ4はローアドレスカ
ウンタ7から出力される下位アナログ信号r 0OOO
OOJ ナイL r 001000」に岳づいて、音源
波形データ1のうちたとえば第3図に示すように下7期
間の立上がり部分を読出し、上位アドレス信号に基づい
て、その立上がり部分以後の音源波形データ1のたとえ
ば下2期間の部分を読出す。そして、この音源波形デー
タ1はD/A変換器1によってアナログ信号に変換され
、さらにアナログデマルチプレクサ9によって選択され
、サンプルホールド回路101にサンプルホールドされ
て音源1として出力される。
と、リセットされ、ローアドレスカウンタ7から歩進パ
ルスが出力されるごとに上位アドレスの所定ビット数を
計数する。スタートアドレス設定回路21くは、たとえ
ば第2図に示すように、rool 000Jが設定され
ている。アドレスマルチプレクサ3は制御信号発生回路
6からの制御信号に基づいて、ハイアドレスカウンタ1
1の出力とスタートアドレス設定回路21で設定された
スタートアドレスとを選択し、上位アドレス信号として
音源メモリ4に与える。音源メモリ4はローアドレスカ
ウンタ7から出力される下位アナログ信号r 0OOO
OOJ ナイL r 001000」に岳づいて、音源
波形データ1のうちたとえば第3図に示すように下7期
間の立上がり部分を読出し、上位アドレス信号に基づい
て、その立上がり部分以後の音源波形データ1のたとえ
ば下2期間の部分を読出す。そして、この音源波形デー
タ1はD/A変換器1によってアナログ信号に変換され
、さらにアナログデマルチプレクサ9によって選択され
、サンプルホールド回路101にサンプルホールドされ
て音源1として出力される。
上述のごとく、この実施例によれば、音源メモリ4に記
憶している各音源波形データ1ないしnの下位アドレス
を指定するための下位アドレス信号を1つのローアドレ
スカウンタ7から出力し、上位アドレス信号をハイアド
レスカウンタ11ないし1nから出力するようにしたの
で、ハイアドレスカウンタ11ないし1nのビット数を
少なくすることができる。
憶している各音源波形データ1ないしnの下位アドレス
を指定するための下位アドレス信号を1つのローアドレ
スカウンタ7から出力し、上位アドレス信号をハイアド
レスカウンタ11ないし1nから出力するようにしたの
で、ハイアドレスカウンタ11ないし1nのビット数を
少なくすることができる。
なお、上述の実施例では、ハイアドレスカウンタ1ない
しnはトリガ信号に同期しているが、ローアドレスカウ
ンタ7はトリが信号に非同期でクロックパルスを計数し
ている。このため、ローアドレスカウンタ7の計数出力
が零のときにトリが信号が出力されれば、第3図に示す
音源波形の最初の立上がり部分から読出されるが、ロー
アドレスカウンタ7が計数を開始してから17時間経過
後にトリが信号が出力されると、音源波形の立上がり部
分が途切れることになる。しかし、ローアドレスカウン
タ7が下位アドレスの計数する時間を人間が音の途切れ
を感じる限界とされる数m5ecないし10 m5ec
+、:選べば、特に不自然に聞こえることはない。逆に
、トリが信号が出力されるタイミングにより、毎回毎回
、音源波形の立上がり部分の読出タイミングが℃、ある
いはtzのように異なるため、面白みのある音作りがで
きる。すなわち、同じ音であるけれども立上がりの特徴
部分が微妙に異なった音を発生すること戸できる。
しnはトリガ信号に同期しているが、ローアドレスカウ
ンタ7はトリが信号に非同期でクロックパルスを計数し
ている。このため、ローアドレスカウンタ7の計数出力
が零のときにトリが信号が出力されれば、第3図に示す
音源波形の最初の立上がり部分から読出されるが、ロー
アドレスカウンタ7が計数を開始してから17時間経過
後にトリが信号が出力されると、音源波形の立上がり部
分が途切れることになる。しかし、ローアドレスカウン
タ7が下位アドレスの計数する時間を人間が音の途切れ
を感じる限界とされる数m5ecないし10 m5ec
+、:選べば、特に不自然に聞こえることはない。逆に
、トリが信号が出力されるタイミングにより、毎回毎回
、音源波形の立上がり部分の読出タイミングが℃、ある
いはtzのように異なるため、面白みのある音作りがで
きる。すなわち、同じ音であるけれども立上がりの特徴
部分が微妙に異なった音を発生すること戸できる。
また、第4図に示すように、音源メモリ4の下位アドレ
スのうち先頭の下5期間に相当する所定のビットだけ音
源波形データを零にしておけば、トリガ信号の出力され
るタイミングに応じて、音源波形が立上がるまでのタイ
ミングを異ならせることができ、従来のように機械的な
タイミングで発生させた音とは異なった音作りをできる
。
スのうち先頭の下5期間に相当する所定のビットだけ音
源波形データを零にしておけば、トリガ信号の出力され
るタイミングに応じて、音源波形が立上がるまでのタイ
ミングを異ならせることができ、従来のように機械的な
タイミングで発生させた音とは異なった音作りをできる
。
発明の効果
以上のように、この発明によれば、メモリに記憶してい
る音源波形データを読出すためのアドレス信号を上位ビ
ットと下位ビットとに区分けし、下位の所定のビット数
を共通に設けた下位アドレス計数手段により計数し、上
位アドレスビットは各音源波形データのそれぞれに対応
して設けた上位アドレス計数手段により出力するように
したので、上位アドレス計数手段のビット数を少なくす
ることができる。
る音源波形データを読出すためのアドレス信号を上位ビ
ットと下位ビットとに区分けし、下位の所定のビット数
を共通に設けた下位アドレス計数手段により計数し、上
位アドレスビットは各音源波形データのそれぞれに対応
して設けた上位アドレス計数手段により出力するように
したので、上位アドレス計数手段のビット数を少なくす
ることができる。
第1図はこの発明の一実施例の概略ブロック図である。
第2図は第1図に示した音源メモリに記憶される音源波
形データを説明するための図である。第3図および第4
図は音源波形の一例を示す図である。 図において、3はアドレスマルチプレクサ、4は音源メ
モリ、5はクロックパルス発生回路、6は制御信号発生
回路、7はローアドレスカウンタ、8はD/A変換器、
9はアナログデマルチプレクサ、11ないし1nはハイ
アドレスカウンタ、21ないし2nはスタートアドレス
設定回路、101ないし10nはサンプルホールド回路
を示す。
形データを説明するための図である。第3図および第4
図は音源波形の一例を示す図である。 図において、3はアドレスマルチプレクサ、4は音源メ
モリ、5はクロックパルス発生回路、6は制御信号発生
回路、7はローアドレスカウンタ、8はD/A変換器、
9はアナログデマルチプレクサ、11ないし1nはハイ
アドレスカウンタ、21ないし2nはスタートアドレス
設定回路、101ないし10nはサンプルホールド回路
を示す。
Claims (1)
- 【特許請求の範囲】 予め複数の音源波形データが記憶されたメモリを含み、
トリガ信号に応じて所望の音源波形データを前記メモリ
から読出すための電子楽器の音源回路であつて、 クロックパルスを発生するクロックパルス発生手段と、 前記各音源波形データに対して共通的に設けられ、前記
クロックパルス発生手段からのクロックパルスに基づい
て、前記メモリに記憶している各音源波形データのアド
レスのうち下位の所定のビット数だけ繰返し計数し、そ
の計数出力を下位アドレス信号として前記メモリに与え
る下位アドレス計数手段と、 前記各音源波形データのそれぞれに対応して設けられ、
前記トリガ信号に同期して、前記下位アドレス計数手段
が前記所定のビット数を計数するごとに出力する歩進パ
ルスに基づいて、前記メモリに記憶している各音源波形
データのアドレスのうち上位の所定のビット数を計数し
、その計数出力を上位アドレス信号として前記メモリに
与える上位アドレス計数手段とを備え、 前記下位アドレス計数手段からの下位アドレス信号と前
記上位アドレス計数手段からの上位アドレス信号とによ
つて指定される前記メモリのアドレスから該当する音源
波形データを読出すようにしたことを特徴とする、電子
楽器の音源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59206681A JPS6183597A (ja) | 1984-10-01 | 1984-10-01 | 電子楽器の音源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59206681A JPS6183597A (ja) | 1984-10-01 | 1984-10-01 | 電子楽器の音源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6183597A true JPS6183597A (ja) | 1986-04-28 |
JPH0573032B2 JPH0573032B2 (ja) | 1993-10-13 |
Family
ID=16527347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59206681A Granted JPS6183597A (ja) | 1984-10-01 | 1984-10-01 | 電子楽器の音源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6183597A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5487518A (en) * | 1977-12-24 | 1979-07-12 | Nippon Gakki Seizo Kk | Electronic musical instrument |
JPS58205194A (ja) * | 1982-05-25 | 1983-11-30 | ヤマハ株式会社 | 自動リズム演奏装置 |
JPS5949597A (ja) * | 1982-09-14 | 1984-03-22 | ヤマハ株式会社 | 楽音形成装置 |
JPS5950498A (ja) * | 1982-09-16 | 1984-03-23 | ヤマハ株式会社 | 電子楽器 |
-
1984
- 1984-10-01 JP JP59206681A patent/JPS6183597A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5487518A (en) * | 1977-12-24 | 1979-07-12 | Nippon Gakki Seizo Kk | Electronic musical instrument |
JPS58205194A (ja) * | 1982-05-25 | 1983-11-30 | ヤマハ株式会社 | 自動リズム演奏装置 |
JPS5949597A (ja) * | 1982-09-14 | 1984-03-22 | ヤマハ株式会社 | 楽音形成装置 |
JPS5950498A (ja) * | 1982-09-16 | 1984-03-23 | ヤマハ株式会社 | 電子楽器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0573032B2 (ja) | 1993-10-13 |
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