JPS6175556A - 相補型ｍｏｓ半導体メモリ - Google Patents
相補型ｍｏｓ半導体メモリInfo
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- JPS6175556A JPS6175556A JP60195850A JP19585085A JPS6175556A JP S6175556 A JPS6175556 A JP S6175556A JP 60195850 A JP60195850 A JP 60195850A JP 19585085 A JP19585085 A JP 19585085A JP S6175556 A JPS6175556 A JP S6175556A
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- 230000000295 complement effect Effects 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000015654 memory Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 abstract description 16
- 230000002093 peripheral effect Effects 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高速、低消費電力のＭＯＳ型半導体メモリの
構成法、特に相補型ＭＯＳ型半導体メモリの構成法に関
するものである。
構成法、特に相補型ＭＯＳ型半導体メモリの構成法に関
するものである。
従来、ＭＯＳ型半導体メモリにおいて、単一の導電型の
トランジスタのみより成るｎ−ＭＯＳメモリや、ｐとｎ
チャネルの異なる導電型のトランジスタを組み合せた相
補型メモリが知られている。
トランジスタのみより成るｎ−ＭＯＳメモリや、ｐとｎ
チャネルの異なる導電型のトランジスタを組み合せた相
補型メモリが知られている。
１７かし、このうち前者は消費電力が大きいという欠点
がある。このため大規模なメモ１ハたとえばｆｉ５にビ
ット１扶上にすると、主として周辺の回路の消費電力の
ためチップの温度が上昇し、集積度が制限される。また
、後者は、消費電力が小さいがビットあたりのセル面積
が大きく、大集積度が実現できない。
がある。このため大規模なメモ１ハたとえばｆｉ５にビ
ット１扶上にすると、主として周辺の回路の消費電力の
ためチップの温度が上昇し、集積度が制限される。また
、後者は、消費電力が小さいがビットあたりのセル面積
が大きく、大集積度が実現できない。
本発明の目的は、周辺部分にｐとｎチャネルの２つの型
のトランジスタを用いたメモリ素子を高速、低電力、大
集積度で動作させるための相補型ＭＯＳ半導体メモリの
構成法を提案するにある。
のトランジスタを用いたメモリ素子を高速、低電力、大
集積度で動作させるための相補型ＭＯＳ半導体メモリの
構成法を提案するにある。
第１図、第２図は、本発明の骨子を示すもので、相補型
ＭＯＳ半導体メモリの断面図を示すものである。
ＭＯＳ半導体メモリの断面図を示すものである。
ｎ基板１上にｎチャネルＭＯＳ）ランジスタとｐチャン
ネルＭＯＳ）ランジスタを周辺回路りとして設ける七共
ｌこ、ｎ基板内にメモリセルＭを結合する。第１図にお
いてはＰウェル２（不純物濃度は１０″′〜１０′７７
Ｃｍ３糧度である。）を基板１中に形成し、このＰウェ
ル内にソース３おヨヒドレイン４のｎ 拡散層を設けて
ｎチャンネルトランジスタ七なす。更に基板１中にソー
ス５、ドレイン６を形成しｐチャンネルＭＯＳ）ランジ
スタとなす。なお、９，１２は各々ゲー）８，１０゜１
１．１３はソースおよびドレインの電極である。
ネルＭＯＳ）ランジスタを周辺回路りとして設ける七共
ｌこ、ｎ基板内にメモリセルＭを結合する。第１図にお
いてはＰウェル２（不純物濃度は１０″′〜１０′７７
Ｃｍ３糧度である。）を基板１中に形成し、このＰウェ
ル内にソース３おヨヒドレイン４のｎ 拡散層を設けて
ｎチャンネルトランジスタ七なす。更に基板１中にソー
ス５、ドレイン６を形成しｐチャンネルＭＯＳ）ランジ
スタとなす。なお、９，１２は各々ゲー）８，１０゜１
１．１３はソースおよびドレインの電極である。
一方、メモリセルは、シリコン層１４の直下に形成され
る反転層と、シリコンの転送電極１５およびデータ線と
なるｐ＋拡散層７よりなっている。
る反転層と、シリコンの転送電極１５およびデータ線と
なるｐ＋拡散層７よりなっている。
なおｉ ６は絶縁層である。
本発明のひとつの特徴は、比較的不純物濃度の低い基板
にデータ線をもつようにメモリセルを形成したことにあ
る。
にデータ線をもつようにメモリセルを形成したことにあ
る。
第２図は、チャネル長２μｍ以下の短チャネルＭＯＳ型
トランジスタにより周辺回路を構成した例である。ｎ基
板１７」二に形成されたＰウェル１Ｂ内に、ｎ 拡散層
２０．２１をソース、ドレインとしｎチャネルＭＯＳ）
ランジスタを設ける。
トランジスタにより周辺回路を構成した例である。ｎ基
板１７」二に形成されたＰウェル１Ｂ内に、ｎ 拡散層
２０．２１をソース、ドレインとしｎチャネルＭＯＳ）
ランジスタを設ける。
ついで基板内に部分的に基板より高濃度のｎ型ウェル１
９を形成しｎ型ウェル１９内にｐ＋層２２．２３を設け
たソース・ドレインとしｐチャネルＭＯＳ）ランジスタ
となｔ／％周辺回路りとして用いるものである。なお、
２５．２６はゲート、２９．３０，３１．３２は電極を
示す。メモリセルＭの部分は第１図と同様で、２７はシ
リコン層、２Ｂはシリコンの転送電極、２４はデータ線
となるｐ＋拡散層、１００は絶縁膜である。
９を形成しｎ型ウェル１９内にｐ＋層２２．２３を設け
たソース・ドレインとしｐチャネルＭＯＳ）ランジスタ
となｔ／％周辺回路りとして用いるものである。なお、
２５．２６はゲート、２９．３０，３１．３２は電極を
示す。メモリセルＭの部分は第１図と同様で、２７はシ
リコン層、２Ｂはシリコンの転送電極、２４はデータ線
となるｐ＋拡散層、１００は絶縁膜である。
第１図、第２図にｎ型基板に対し、相補型の周辺回路と
低不純物濃度の基板に構成したメモリセルを結合した例
を示した。この構成の利点は以下の通りである。
低不純物濃度の基板に構成したメモリセルを結合した例
を示した。この構成の利点は以下の通りである。
（ｐ相補型の周辺回路とｎ基板内に構成したメモリセル
の使用ｌこより、極めて低電力のメモリが構成できる。
の使用ｌこより、極めて低電力のメモリが構成できる。
実験によると従来のｎ −Ｍ ＯＳに比較して１／７〜
１／１０の低電力化が達成できた。
１／１０の低電力化が達成できた。
（２）周辺回路が相補型にできるので消費電力が小さく
、大容量化に適している。
、大容量化に適している。
（３）第２図のととくウェルを有する構造を採るとｎチ
ャネル、ｎチャネルの両方の型のトランジスタのチャネ
ル長を２μｍ以下にすることができ周辺回路を高速化す
ることができる。
ャネル、ｎチャネルの両方の型のトランジスタのチャネ
ル長を２μｍ以下にすることができ周辺回路を高速化す
ることができる。
さらに、本発明の構成をとることは、次のような利点が
ある。
ある。
（４） メモリセルの転送電極（第１図の１５あるい
は第２図の２８）下ζこ形成されるトランジスタはソー
ス・ドレインが交替されて使用される。このような使用
法においては、特に短チャネル（２μｍ程度以下）のと
き酸化膜に電荷が注入され、より安定な動作を行ない得
る。
は第２図の２８）下ζこ形成されるトランジスタはソー
ス・ドレインが交替されて使用される。このような使用
法においては、特に短チャネル（２μｍ程度以下）のと
き酸化膜に電荷が注入され、より安定な動作を行ない得
る。
すなわち、１：Ｌ下に示す如く電荷の注入による安定性
は、ｐチャンネルＭＯＳ）ランジスタのほうが、ｎチャ
ンネルＭＯＳ）ランジスタより優れている為、本発明の
構成を採ることにより、安定な動作を確保できるもので
ある。
は、ｐチャンネルＭＯＳ）ランジスタのほうが、ｎチャ
ンネルＭＯＳ）ランジスタより優れている為、本発明の
構成を採ることにより、安定な動作を確保できるもので
ある。
第３図にソース、ドレイン領域が同じ形状を有する対称
形のＭＯＳ（酸化膜Ｔ。Ｘ＝１０００人、ｎチャネルの
場合の不純物濃度〜１０” ／ ｃｍ８、ｎチャネルの
場合〜５Ｘ１０”／ｃｍ８である。）トランジスタを用
いた実験結果を示す。同図はドレインに、ある電圧Ｖを
加え、３０秒動作させた後１ ドレインとソースを入れ
替え、しきい電圧を測定し、しきい電圧が元の値と異な
る値にシフトする限界の電圧値をチャネル長（Ｌｅｆｆ
）の関数として示したものである。図より、Ｐチャネル
はＮチャネルより安定な動作をすることができる。
形のＭＯＳ（酸化膜Ｔ。Ｘ＝１０００人、ｎチャネルの
場合の不純物濃度〜１０” ／ ｃｍ８、ｎチャネルの
場合〜５Ｘ１０”／ｃｍ８である。）トランジスタを用
いた実験結果を示す。同図はドレインに、ある電圧Ｖを
加え、３０秒動作させた後１ ドレインとソースを入れ
替え、しきい電圧を測定し、しきい電圧が元の値と異な
る値にシフトする限界の電圧値をチャネル長（Ｌｅｆｆ
）の関数として示したものである。図より、Ｐチャネル
はＮチャネルより安定な動作をすることができる。
また短チヤネル化が可能である。
（５）ｎ基板上は欠陥の発生が少なく、リーク電流が少
ない。このため長いリフレッシュ時間を得ることができ
る。
ない。このため長いリフレッシュ時間を得ることができ
る。
本発明の相補型ＭＯＳ半導体メモリはその基板が、デー
タ線の高レベル電圧ｖＨより高い電圧、１ｖＤＤ＋にな
されることによりより有効となる。
タ線の高レベル電圧ｖＨより高い電圧、１ｖＤＤ＋にな
されることによりより有効となる。
？−′１ｖＤＤ＋の印加手段は一般的な回路を用いて十
分である。この電ＥＥｖＤＤ＋はデー２線容量を可及的
に減少せしめるように高くすることが望ましいが、一方
、ｐチャネルＭＯＳの（７きい電圧の絶対値（ｖ５）が
、 このバイアスより必要以上に高くならないようにす
る必要がある。たとえばメモリの蓄積電荷は（ｖＤＤ−
１ｖ、ｒＨｌ）ｃｏｘとなるがｖ］）Ｄが５ｖの場合１
ｖ、ｒＨｌ が２ｖ以上になると、この値は急激に低下
し、センスアンプで検知できなくなる。したがって、基
板バイアスを加えたときｐ ” Ｍ ＯＳのｖＴＨは２
ｖ以下が好ましい。また同様に周辺回路の動作速度上か
らも２ｖ以下が好ましい。所望の”ｎｎ” の［、とｊ
。
分である。この電ＥＥｖＤＤ＋はデー２線容量を可及的
に減少せしめるように高くすることが望ましいが、一方
、ｐチャネルＭＯＳの（７きい電圧の絶対値（ｖ５）が
、 このバイアスより必要以上に高くならないようにす
る必要がある。たとえばメモリの蓄積電荷は（ｖＤＤ−
１ｖ、ｒＨｌ）ｃｏｘとなるがｖ］）Ｄが５ｖの場合１
ｖ、ｒＨｌ が２ｖ以上になると、この値は急激に低下
し、センスアンプで検知できなくなる。したがって、基
板バイアスを加えたときｐ ” Ｍ ＯＳのｖＴＨは２
ｖ以下が好ましい。また同様に周辺回路の動作速度上か
らも２ｖ以下が好ましい。所望の”ｎｎ” の［、とｊ
。
てはたとえば、ゲート直下の酸化膜厚Ｔ。Ｘ二５００人
、基板不純物濃度Ｎ＝１０１１１ｃｍ−３）とき、ｖｎ
Ｄ＝５ｖならばｖＤＤ＋は８〜１０ｖにとるとデータ線
容歇は約２７３〜１／２となる。
、基板不純物濃度Ｎ＝１０１１１ｃｍ−３）とき、ｖｎ
Ｄ＝５ｖならばｖＤＤ＋は８〜１０ｖにとるとデータ線
容歇は約２７３〜１／２となる。
このような手段をとることにより、更（こ次のような利
点を生ずる。
点を生ずる。
（６） メモリ・セルのデータ線２４の底面部が濃度
の小さいｊテに接しているため容量が小さく、さらに逆
にバイアスされているため、データ線と基板間の容量を
一層小さくすることができる。このためメモリ・セル内
の反転層上蓄積電極２７の間の蓄積容徽Ｃ８とデータ線
容量Ｃ９の比Ｃ，／ＣＤを、センスアンプの許容範囲ま
で小さくしたとき、Ｃ３が小さくてすみ、したがって、
セルの面積を小さくすることができる。
の小さいｊテに接しているため容量が小さく、さらに逆
にバイアスされているため、データ線と基板間の容量を
一層小さくすることができる。このためメモリ・セル内
の反転層上蓄積電極２７の間の蓄積容徽Ｃ８とデータ線
容量Ｃ９の比Ｃ，／ＣＤを、センスアンプの許容範囲ま
で小さくしたとき、Ｃ３が小さくてすみ、したがって、
セルの面積を小さくすることができる。
第４図は本発明を具体的に適用した回路図である。同図
において、ｐチャネルＭＯＳトランジスタ３３とｎチャ
ネルＭＯＳ）ランジスタ３４〜３７は、アドレス・デコ
ーダを形成し、ワード線６７を選択する。実際には、タ
イミングノ（ルスφ８が高レベルになったときｐチャネ
ルトランジスタ５１とｎチャネルトランジスタ５２で形
成されるインバータの出力端子が低レベルとなり、これ
がｎチャネルＭＯＳ）ランジスタ３８を通してワード線
６７を低レベルにすることにより選択が行われる。これ
により、ｐチャネルＭＯＳ）ランジスタ３９と容量４３
により成るセル、またｐチャネルＭＯＳ）ランジスタ４
０と容量４４により成るセルが読み出し状態となる。た
とえば、Ｃｓの電荷はデータ線６４に付いた容量ＣＤ４
７に転送され、これが、センスアンプを形成するｐチャ
ネルおよびｎチャネルＭＯＳ）ランジスタ５５〜６０に
よりセンスされる。５３．６１はセンスアンプのスイッ
チ用トランジスタである。なお、図において、メモリ・
セルのデータ線容量を小さくするため、データ線はつね
に逆バイアス状態になるよう、基板端子ＶＤ：に対し、
やや低い電圧ｖＤＴ） でセンスアンプが駆動されて
いる。他の周辺回路はｖｒｌｏで動作させてもＶＤ＋１
＋で動作させてもよいｏｖＤＤ＋としてはたとえば１０
ｖ１ｖＤＤと［７ては７ｖという値で実験を行なった結
果、これらの回路は良好に動作することが確認された。
において、ｐチャネルＭＯＳトランジスタ３３とｎチャ
ネルＭＯＳ）ランジスタ３４〜３７は、アドレス・デコ
ーダを形成し、ワード線６７を選択する。実際には、タ
イミングノ（ルスφ８が高レベルになったときｐチャネ
ルトランジスタ５１とｎチャネルトランジスタ５２で形
成されるインバータの出力端子が低レベルとなり、これ
がｎチャネルＭＯＳ）ランジスタ３８を通してワード線
６７を低レベルにすることにより選択が行われる。これ
により、ｐチャネルＭＯＳ）ランジスタ３９と容量４３
により成るセル、またｐチャネルＭＯＳ）ランジスタ４
０と容量４４により成るセルが読み出し状態となる。た
とえば、Ｃｓの電荷はデータ線６４に付いた容量ＣＤ４
７に転送され、これが、センスアンプを形成するｐチャ
ネルおよびｎチャネルＭＯＳ）ランジスタ５５〜６０に
よりセンスされる。５３．６１はセンスアンプのスイッ
チ用トランジスタである。なお、図において、メモリ・
セルのデータ線容量を小さくするため、データ線はつね
に逆バイアス状態になるよう、基板端子ＶＤ：に対し、
やや低い電圧ｖＤＴ） でセンスアンプが駆動されて
いる。他の周辺回路はｖｒｌｏで動作させてもＶＤ＋１
＋で動作させてもよいｏｖＤＤ＋としてはたとえば１０
ｖ１ｖＤＤと［７ては７ｖという値で実験を行なった結
果、これらの回路は良好に動作することが確認された。
第５図、第６図は・他の実施例である。第５図を説明す
る。１００ｃｍの０７１１：板６９の表面に濃度１ｏ１
２ ｃｍ−２のヒ素のｎ Ｉ脅７１が約１μｍ拡散され
、（一般に０層７１は不純物濃度が１０１２〜１０１０
１３７Ｃ程度である。）、この部分を１Ω・ｃｍとして
いる。７１．７３がｐウェル７０に形成されたｎチャネ
ルＭＯＳのソース・ドレインで、７４．７５はｐチャネ
ルＭＯＳのソース・ドレインとなるｐ＋層７６がデータ
線となるｐ＋層である。このときｐウェル層の不純物濃
度は１０１５〜１０１７／ｃｍ８ 程度である。ソース
とドレインは通常の寸法で作製すればよい。本構造の特
徴は、データ線、及び周辺回路のｐチャネルＭＯＳのソ
ース・ドレイン層が、比較的濃度が高い層で囲まれてい
るため、ｐチャネルＭ ０８ 、フィールド部分のＭＯ
Ｓのしきい電圧が第２図より高くなる。
る。１００ｃｍの０７１１：板６９の表面に濃度１ｏ１
２ ｃｍ−２のヒ素のｎ Ｉ脅７１が約１μｍ拡散され
、（一般に０層７１は不純物濃度が１０１２〜１０１０
１３７Ｃ程度である。）、この部分を１Ω・ｃｍとして
いる。７１．７３がｐウェル７０に形成されたｎチャネ
ルＭＯＳのソース・ドレインで、７４．７５はｐチャネ
ルＭＯＳのソース・ドレインとなるｐ＋層７６がデータ
線となるｐ＋層である。このときｐウェル層の不純物濃
度は１０１５〜１０１７／ｃｍ８ 程度である。ソース
とドレインは通常の寸法で作製すればよい。本構造の特
徴は、データ線、及び周辺回路のｐチャネルＭＯＳのソ
ース・ドレイン層が、比較的濃度が高い層で囲まれてい
るため、ｐチャネルＭ ０８ 、フィールド部分のＭＯ
Ｓのしきい電圧が第２図より高くなる。
しか［７、これらの底面部は、濃度が低い基板に接して
いるから、データ線容量は小さくできる。
いるから、データ線容量は小さくできる。
なお、データ線の底面部より深＜、ｎ層７１が拡散され
ていても、その差が０．５μｍ以内ならば、はぼ空乏層
化されてしまうため、容量は同様小さくできることが実
験より分かつている。
ていても、その差が０．５μｍ以内ならば、はぼ空乏層
化されてしまうため、容量は同様小さくできることが実
験より分かつている。
第６図は第２図とほぼ同様であるが、ｎ層の基板８５に
、局所酸化法によるＳ ＋ ０２膜１０３を形成し、ゲ
ート酸化を行ったあと、シリコン電極を被着する。この
あと、ボロンを拡散したｐウェル層８６．ヒ素を拡散し
たｎチャネルＭＯＳのソース・ドレイン層８７．８８を
順次、同じまどからの拡散（こより、二重拡散法で形成
している。そのあ（！：％ ｐチャネルＭＯＳのソー
ス・ドレインｐ ＋ 、ｌ響８９，９０．および、デー
タ線ｐ＋層９１を拡散Ｌ７ている。
、局所酸化法によるＳ ＋ ０２膜１０３を形成し、ゲ
ート酸化を行ったあと、シリコン電極を被着する。この
あと、ボロンを拡散したｐウェル層８６．ヒ素を拡散し
たｎチャネルＭＯＳのソース・ドレイン層８７．８８を
順次、同じまどからの拡散（こより、二重拡散法で形成
している。そのあ（！：％ ｐチャネルＭＯＳのソー
ス・ドレインｐ ＋ 、ｌ響８９，９０．および、デー
タ線ｐ＋層９１を拡散Ｌ７ている。
第７図は第５図に示されている実施例とほぼ同じ構造を
有するが、その異なる点は、第６図に示す実施例ではｎ
ウェル１０６とほぼ同じ程度の比較的高い不純物濃度（
例えば１０１６ｃｍ−３程度）を有する１層１０７が、
ｐチャネルトランジスタが形成される領域のみに形成さ
れ、かつ、この１層１０７がｎウェル１０６とは互に離
れて接しないようｌこ形成されると七である。このよう
な構造を吉るこ古により、ｐチャネル及びｐチャネルト
ランジスタのそれぞれのしきい電圧を決める基板の不純
物濃度は、互いに無関係に決めることができるので、自
由度が増す利点を有するようになる。
有するが、その異なる点は、第６図に示す実施例ではｎ
ウェル１０６とほぼ同じ程度の比較的高い不純物濃度（
例えば１０１６ｃｍ−３程度）を有する１層１０７が、
ｐチャネルトランジスタが形成される領域のみに形成さ
れ、かつ、この１層１０７がｎウェル１０６とは互に離
れて接しないようｌこ形成されると七である。このよう
な構造を吉るこ古により、ｐチャネル及びｐチャネルト
ランジスタのそれぞれのしきい電圧を決める基板の不純
物濃度は、互いに無関係に決めることができるので、自
由度が増す利点を有するようになる。
なお、第５図、第６図、第７図に第５ける各番号は次の
通りである。
通りである。
７９、ｓｌ、ｓ２．ｓ４．ｑ４，９ｂ、９７゜９９．１
１５，１１７，１１８，１２０は電極、８０．８３，９
５．９８，１１６，１１９はゲート、７Ｂ、９３，１１
４はシリコン層、７７゜９２．１１：うは転送電極、７
６．９１，１１２はデータ線きなる拡散層、１０１，１
０２は絶縁層である。
１５，１１７，１１８，１２０は電極、８０．８３，９
５．９８，１１６，１１９はゲート、７Ｂ、９３，１１
４はシリコン層、７７゜９２．１１：うは転送電極、７
６．９１，１１２はデータ線きなる拡散層、１０１，１
０２は絶縁層である。
第８図は、一般にＴ、 ＯＣＯＳ法と呼ばれる局所酸化
法を応用した素子の製造工程の例を示すものである。ま
ず基板３０１上に選択酸化により形成した厚いフィール
ド酸化膜３０２をマスクにして、ｐ型ウェル３０４およ
びｎウェル３０６を形成する（第８図Ａ、Ｂ、Ｃ）。薄
いゲート酸化膜３０１を形成した後、第１層目の多結晶
シリコン３０７３０Ｂを被着し、周辺回路におけるｐチ
ャネルトランジスタおよびメモリセル部上の多結晶シリ
コン３０８にのみｐ形不純物を高濃度添加する（第Ｂ図
Ｄ）。メモリセル部にのみ酸化膜３１１を形成シ、その
後、ホトエツチングによって多結晶シリコンにパターン
を形成して、ゲート電極３１２．３１３および蓄積電極
３５２を形成する（第７図Ｅ）。その後、薄い酸化膜３
１４を形成した後、第２層目の多結晶シリコン；う１５
を被着しく第８図Ｆ）、Ｎチャネルトランジスタのソー
ス・ドレイン領域３２２及び第２層目の多結晶シリコン
３１５１こｎ形不純物を高濃度添加する（第８図Ｇ）。
法を応用した素子の製造工程の例を示すものである。ま
ず基板３０１上に選択酸化により形成した厚いフィール
ド酸化膜３０２をマスクにして、ｐ型ウェル３０４およ
びｎウェル３０６を形成する（第８図Ａ、Ｂ、Ｃ）。薄
いゲート酸化膜３０１を形成した後、第１層目の多結晶
シリコン３０７３０Ｂを被着し、周辺回路におけるｐチ
ャネルトランジスタおよびメモリセル部上の多結晶シリ
コン３０８にのみｐ形不純物を高濃度添加する（第Ｂ図
Ｄ）。メモリセル部にのみ酸化膜３１１を形成シ、その
後、ホトエツチングによって多結晶シリコンにパターン
を形成して、ゲート電極３１２．３１３および蓄積電極
３５２を形成する（第７図Ｅ）。その後、薄い酸化膜３
１４を形成した後、第２層目の多結晶シリコン；う１５
を被着しく第８図Ｆ）、Ｎチャネルトランジスタのソー
ス・ドレイン領域３２２及び第２層目の多結晶シリコン
３１５１こｎ形不純物を高濃度添加する（第８図Ｇ）。
次に酸化膜３１６をＮチャネルトランジスタ部とメモリ
セル転送電極３６０上に形成し、ｐ形不純物を高濃度添
加してｐウェル３０４内のｐ形高濃度層３１７、ｐチャ
ネルトランジスタのソース、ドレイン３１８、およびメ
モリセルのデータ線３１９を形成する（第８図Ｈ）ｏ次
に表面保護膜３２０を被着し、最後に電極３２１を形成
する（第８図Ｉ）。
セル転送電極３６０上に形成し、ｐ形不純物を高濃度添
加してｐウェル３０４内のｐ形高濃度層３１７、ｐチャ
ネルトランジスタのソース、ドレイン３１８、およびメ
モリセルのデータ線３１９を形成する（第８図Ｈ）ｏ次
に表面保護膜３２０を被着し、最後に電極３２１を形成
する（第８図Ｉ）。
第１図は本発明の骨子を示す相補型ＭＯＳ半導体メモリ
の断面図、第２図、第５図、第６図、第７図は本発明の
実施例を示すメモリの断面図、第３図はｐチャネルとｎ
チャネルＭＯＳの最大使用電圧を示す図、第４図は本発
明を具体的に適用した回路図、第８図は本発明のメモリ
の製造工程の例を示す図である。 １．１７，６９，８５，１０４，３０１は半導体基板、
２．１Ｂ、１９，７０，８６，１０６゜３０４ 、３０
６はウェル不純物領域、３．４，２０，２１，７１，７
３，８７．８８゜１０７．１０８，１０９，３２２はｎ
型不純物領域、 ５．６，７，２２，２３，２４，７４，７５゜７６．８
９，９０，９１，１１０，１１１゜１１２ 、 ：（１
８、３１９はｐ型不純物領域、９．１２，２５，２６，
８０，８３，９５．９８゜１１６．１１９，３１２，３
１３はゲート電極、１４．２７．７Ｂ、９３，１１４，
３５２は容量電極、 １５．２８．７７．９２，１１３，３６０は転送電極、 １６．１００，１０１，１０２，１０３，１０５．３０
２ 、３０３は絶縁膜、 ８．１０，１１，１３，２９，３０，３１，３２゜７９
．８１，８２，８４，９４，９６，９７，９９゜１１５
．１１７，１１８，１２０，３２１は電極、３２０は保
護膜である。 輿 １ 図 し ｍ 与１’ａ ２ 図
の断面図、第２図、第５図、第６図、第７図は本発明の
実施例を示すメモリの断面図、第３図はｐチャネルとｎ
チャネルＭＯＳの最大使用電圧を示す図、第４図は本発
明を具体的に適用した回路図、第８図は本発明のメモリ
の製造工程の例を示す図である。 １．１７，６９，８５，１０４，３０１は半導体基板、
２．１Ｂ、１９，７０，８６，１０６゜３０４ 、３０
６はウェル不純物領域、３．４，２０，２１，７１，７
３，８７．８８゜１０７．１０８，１０９，３２２はｎ
型不純物領域、 ５．６，７，２２，２３，２４，７４，７５゜７６．８
９，９０，９１，１１０，１１１゜１１２ 、 ：（１
８、３１９はｐ型不純物領域、９．１２，２５，２６，
８０，８３，９５．９８゜１１６．１１９，３１２，３
１３はゲート電極、１４．２７．７Ｂ、９３，１１４，
３５２は容量電極、 １５．２８．７７．９２，１１３，３６０は転送電極、 １６．１００，１０１，１０２，１０３，１０５．３０
２ 、３０３は絶縁膜、 ８．１０，１１，１３，２９，３０，３１，３２゜７９
．８１，８２，８４，９４，９６，９７，９９゜１１５
．１１７，１１８，１２０，３２１は電極、３２０は保
護膜である。 輿 １ 図 し ｍ 与１’ａ ２ 図
Claims (1)
- 【特許請求の範囲】 １、ｐチャンネル型ＭＯＳトランジスタと容量とからな
るメモリセル回路と、上記ｐチャンネル型ＭＯＳトラン
ジスタのソース又はドレインに接続されたデータ線と、
該データ線に、第１のｎチャンネル型ＭＯＳトランジス
タと第１のｐチャンネル型ＭＯＳトランジスタのドレイ
ンおよび第２のｎチャネル型ＭＯＳトランジスタと第２
のｐチャンネル型ＭＯＳトランジスタのゲートが接続さ
れ、対をなすデータ線に第１のｎチャンネル型ＭＯＳト
ランジスタと第１のｐチャンネル型ＭＯＳトランジスタ
のゲートおよび第２のｎチャンネル型トランジスタと第
２のｐチャンネル型ＭＯＳトランジスタのドレインが接
続されてなるセンスアンプ回路を有してなることを特徴
とする相補型ＭＯＳ半導体メモリ。 ２、前記ｐチャンネル型ＭＯＳトランジスタの基板電位
を、前記センスアンプ回路の電源電圧Ｖ＿Ｄ＿Ｄより高
い電圧Ｖ＿Ｄ＿Ｄ＋に印加する手段を備えたことを特徴
とする特許請求の範囲第１項記載の相補型ＭＯＳ半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195850A JPS6175556A (ja) | 1985-09-06 | 1985-09-06 | 相補型ｍｏｓ半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195850A JPS6175556A (ja) | 1985-09-06 | 1985-09-06 | 相補型ｍｏｓ半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200970A Division JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175556A true JPS6175556A (ja) | 1986-04-17 |
Family
ID=16348046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195850A Pending JPS6175556A (ja) | 1985-09-06 | 1985-09-06 | 相補型ｍｏｓ半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175556A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01109762A (ja) * | 1987-10-22 | 1989-04-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
-
1985
- 1985-09-06 JP JP60195850A patent/JPS6175556A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01109762A (ja) * | 1987-10-22 | 1989-04-26 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
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