JPS6173993A - Display unit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、第１画面データと第２画面データとを合成し
て１つのディスプレイ画面上に表示する表示装置に係り
、特に、キャラクタ表示データとグラフィック表示デー
タとを合成して表示する表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a display device that combines first screen data and second screen data and displays them on a single display screen, and particularly relates to a display device that combines first screen data and second screen data and displays them on one display screen. The present invention relates to a display device that combines and displays data and graphic display data.

（ロ）　従来の技術 近年、パーソナルコンピュータ等に於いては、図形と文
字を混合して表示する場合、特開昭５９−９１４８７号
公報に開示されているように、文字、記号、数字等のキ
ャラクタコードな記憶するキャラクタ画面メモリと、こ
のキャラクタコードをドツトパターンに変換するキャラ
クタジェネレータとを含んでキャラクタ画面表示系を構
成し、図形等のグラフィックデータを記憶するグラフィ
ック画面メモリを含むグラフィック画面表示系はキャラ
クタ画面表示系とは別に設け、両画面表示系からの表示
データを合成して１つのＣＲＴディスプレイに表示する
ことが行なわれるようになってきた。(b) Prior Art In recent years, when personal computers and the like display a mixture of figures and characters, as disclosed in Japanese Unexamined Patent Publication No. 59-91487, characters, symbols, numbers, etc. A character screen display system includes a character screen memory for storing character codes and a character generator for converting the character code into a dot pattern, and a graphic screen display system includes a graphic screen memory for storing graphic data such as figures. It has become common practice to provide a character screen display system separately from the character screen display system, and to combine display data from both screen display systems and display the combined result on a single CRT display.

ところが、キャラクタ表示においては、画面の横方向の
文字数が多くなると、水平１文字時間が短くなり、水平
１文字時間ではキャラクタ画面メモリとキャラクタジェ
ネレータの両方をアクセスすることは難しくなる。この
ため、通常、キャラクタ画面メモリとキャラクタジェネ
レータとの間にキャラクタクロ２りにより動作するラッ
チ回路を挿入し、最初のキャラクタサイクルでキャラク
タ画面メモリのみをアクセスし、そのメモリの出力を２
旦ラッチさせ１次のキャラクタサイクルでキャラクタジ
ェネレータをアクセスする方法が採用されている。However, in character display, as the number of characters in the horizontal direction of the screen increases, the time required for one horizontal character becomes shorter, and it becomes difficult to access both the character screen memory and the character generator in the time required for one horizontal character. For this reason, a latch circuit operated by character clock 2 is usually inserted between the character screen memory and the character generator, and only the character screen memory is accessed in the first character cycle, and the output of that memory is
A method is adopted in which the character generator is latched once and the character generator is accessed in the first character cycle.

しかしながら、キャラクタ画面表示系に上述の如きラッ
チ回路を挿入すると、キャラクタ画面表示系の表示タイ
ミングとグラフィック画面表示系の表示タイミングがず
れてしまい、所望の表示が行なえなくなってしまう。However, if a latch circuit as described above is inserted into the character screen display system, the display timing of the character screen display system and the display timing of the graphic screen display system will deviate, making it impossible to perform the desired display.

そこで、従来は、グラフィック画面表示系においても、
グラフィック画面メモリの後に、キャラクタクロックに
より動作するラッチ回路を挿入し、メモリの出力を遅ら
せることにより両画面表示系の表示タイミングのずれを
補正していた。Therefore, conventionally, even in graphic screen display systems,
A latch circuit operated by a character clock was inserted after the graphic screen memory, and by delaying the output of the memory, the difference in display timing between the two screen display systems was corrected.

ヒｉ　　発明が解決しようとする問題点従来のように、
表示タイミングのずれをラッチ回路を挿入して補正する
方法では、２つの画面表示系の表示タイミングのずれが
大きくなると、ラッチ回路の数が増加してしまうという
問題点があった。更に、カラー表示を行なう場合には、
グラフィック画面メモリがＲ，Ｇ、Ｈの少なくとも３プ
レーン必要となるので、同様にラッチ回路が増加してし
まうという欠点があった。Problems that the invention aims to solveAs in the past,
The method of correcting the display timing shift by inserting a latch circuit has a problem in that the number of latch circuits increases when the display timing shift between the two screen display systems becomes large. Furthermore, when displaying in color,
Since the graphic screen memory requires at least three planes of R, G, and H, there is also a drawback that the number of latch circuits increases.

に）問題点を解決するための手段 本発明は、第１及び第２の画面表示系のいずれか一方、
即ち、表示タイミングが他方の画面表示系より速い画面
表示系に、表示制御回路から与えられる表示アドレスを
減算し、ｆｔｃ算したアドレスを第１あるいは第２の画
面メモリに与える減算回路を設けたものである。B) Means for Solving the Problems The present invention provides one of the first and second screen display systems,
That is, a screen display system whose display timing is faster than the other screen display system is provided with a subtraction circuit that subtracts the display address given from the display control circuit and supplies the ftc-calculated address to the first or second screen memory. It is.

（ホ）　作用 本発明では、一方の画面表示系即ち表示タイミングが他
方より速い画面表示系においては、画面メモリに与えら
れる表示アドレスが、表示制御回路より発生される表示
アドレスから所定値を減算したアドレスとなるので、こ
の所定値を表示タイミングのずれに相当するキャラクタ
サイクル数に設定すれば、−万の画面表示系に表示アド
レスが与えられてから、表示タイミングのずれに相当す
る期間が経過した後に、他方の画面表示系の画面メモリ
に同一の表示アドレスが与えられることとなり、このた
め、表示タイミングが一致する。(E) Effect In the present invention, in one screen display system, that is, in a screen display system whose display timing is faster than the other, the display address given to the screen memory is obtained by subtracting a predetermined value from the display address generated by the display control circuit. address, so if you set this predetermined value to the number of character cycles that corresponds to the display timing shift, -10,000 times the period corresponding to the display timing shift has passed since the display address was given to the screen display system. Later, the same display address will be given to the screen memory of the other screen display system, so that the display timings will match.

（へ）実施例 第１図は本発明の一実施例を示すブロック図であり、（
１）はキャラクタ画面メモ１月２）と、キャラクタクロ
ックＣＫにより動作するラッチ回路（３）と、キャラク
タジェネレータ（４）及びキャラクタジェネレータ（４
）のパラレル出力をシリアル出力に変換するパラレルシ
リアル変換回路Ｐ　／　Ｓ　（５１とより構成されるキ
ャラクタ画面表示系、（６）はグラフィック画面メモ１
月７）とそのパラレル出力をシリアル出力に変換するパ
ラレルシリアル変換回路Ｐ　／　Ｓ　（８１とより構成
されるグラフィック画面表示系（９）は両画面表示系ｆ
ｉ＋及び（６）のシリアル出力を合成する合成回路、ａ
Ｇは合成回路（９）の出力を入力しキャラクタ画面とグ
ラフィック画面の合成画面を表示するＣＲＴディスプレ
イ、αυはキャラクタクロックＣＫに応じて順次インク
リメントされる表・示アドレスを、両画面表示系（１）
及び（６）に共通に与える表示制御部としてのＣＲＴコ
ントローラであって、（１２１がＣＲＴコントローラ（
１１）から与えられる表示アドレスを減算する減算回路
である。(f) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention.
1) is a character screen memo January 2), a latch circuit (3) operated by the character clock CK, a character generator (4), and a character generator (4).
) Parallel-serial conversion circuit P/S (Character screen display system consisting of 51 and 51, (6) is the graphic screen memo 1
7) and a parallel/serial conversion circuit P/S (81) that converts its parallel output into serial output.
A synthesis circuit that synthesizes the serial outputs of i+ and (6), a
G is a CRT display which inputs the output of the synthesis circuit (9) and displays a composite screen of character screen and graphic screen, αυ is a display address that is sequentially incremented according to the character clock CK, and a double screen display system (1 )
and (6) as a display control section, in which (121 is a CRT controller (
This is a subtraction circuit that subtracts the display address given from 11).

この実施例においては、ラッチ回路（３）が存在するた
め、表示タイミングはグラフィック画面表示系（６）の
方が１キヤラクタサイクルだけキャクタ画面表示系（１
）より速くなってしまうので、減算回路ａｚの減算値を
「１」に設定している。In this embodiment, since the latch circuit (3) is present, the display timing of the graphic screen display system (6) is one character cycle higher than that of the character screen display system (1).
), the subtraction value of the subtraction circuit az is set to "1".

従って第２図に示すように、キャラクタ画面メモリ（２
）に表示アドレスＡＤが、ｒｌＪ　　、ｒ２Ｊ　　。Therefore, as shown in Figure 2, the character screen memory (2
), the display addresses AD are rlJ, r2J.

「３」・・・・・・と与えられるタイミングでは、グラ
フィック画面メモ１月７）には「１」だけ減算された表
示アドレスＡＤＳが、ｒＯＪ　　、ｒｌＪ　、ｒ２Ｊ・
・・・・・というように与えられろこととなる。そして
、キャラクタ画面表示系（１）ではラッチ回路（３）に
より表示タイミングが１キヤラクタサイクルずれるので
、表示アドレスＡＤが「１」のタイミングで、キャラク
タ画面メそ１月２）のアドレスＯに記憶されているキャ
ラクタコードＣＯに対応するキャラクタコ−ドＣＧＯが
出力され、この同じタイミングのときに、グラフィック
画面メモリ（７）からはアドレスＯに記憶されているグ
ラフィックデータＧＯが出力される。即ち、両画面表示
系の表示タイミングが一致する。以下、ＣＲＴコントロ
ーラαυから出力される表示アドレスＡＤはキャラクタ
クロックに同期して順次インクリメントされて行くので
、表示タイミングは一致したままとなる。At the timing when "3"... is given, the display address ADS subtracted by "1" is displayed in the graphic screen memo (January 7) as rOJ, rlJ, r2J,
It will be given as follows. In the character screen display system (1), the display timing is shifted by one character cycle due to the latch circuit (3), so at the timing when the display address AD is "1", it is stored in the address O of the character screen menu (January 2). A character code CGO corresponding to the character code CO is outputted, and at the same timing, the graphic data GO stored at address O is outputted from the graphic screen memory (7). That is, the display timings of both screen display systems match. Thereafter, the display address AD output from the CRT controller αυ is sequentially incremented in synchronization with the character clock, so the display timing remains consistent.

次Ｋ、第３図に他の実施例を示す。この実施例において
は、付加機能を持たせるため、グラフィック画面表示系
（６）に、ＣＲＴコントローラαＩｌカラ与えられる表
示アドレスＡＤを変換するための変換メモリ（１３）及
びα４と、グラフィック画面メモリ（７）の出力を変換
する変換回路（１９が設けられており、このために、キ
ャラクタクロックＣＫにより動作するラッチ回路（１６
１α７）１１８１が追加されている。依って、キャラ２
２画■表示系（１）として第１図と同様の回路構成を用
いると、表示タイミングが２キヤラクタサイクルだけ速
くなってしまう。Another embodiment is shown in FIG. 3 below. In this embodiment, in order to provide additional functions, the graphic screen display system (6) includes a conversion memory (13) and α4 for converting the display address AD given to the CRT controller αI1, and a graphic screen memory (7). ) is provided, and for this purpose, a latch circuit (16) operated by the character clock CK is provided.
1α7) 1181 has been added. Therefore, character 2
If a circuit configuration similar to that shown in FIG. 1 is used as the two-screen display system (1), the display timing will be accelerated by two character cycles.

そこで１本実施例においては、キャラクタ画面表示系（
１１に減算回路（１２１を設け、その減算値を「２」Ｋ
設定している。Therefore, in this embodiment, the character screen display system (
11 is provided with a subtraction circuit (121), and the subtracted value is "2"K.
It is set.

ここで、表示アドレスＡＤがｒｐＪ（ｐ＝０＋１．２．
・・・〕のときの変換メモリα３及びａ４の出力アドレ
スＡＤＩ及びＡＤ２を各々ｒｍｐＪ及びｒｎｐＪ、出力
アドレスｎｐのときのグラフィック画面メモリ（７）及
び変換回路（１５１の出力ＧＭ及びＧＭＬＤを各々ｒＧ
ｎｐＪ及びｒＤｐＪとすれば、第４図に示すように、グ
ラフィック画面メモリ（７）に表示アドレス０に対応す
るアドレスｎｏが与えられるタイミングで、キャラクタ
画面メモリ（２）には表示アドレスＯが与えられ、更に
１両画面表示系においては、メモリからの出力が共に１
キヤラクタサイクルだけ遅れるので、変換回路α９から
表示アドレスＯに対応するデータＤｏが出力されるタイ
ミングで、キャラクタジェネレータ（４）から表示アド
レス０に対応するデータＣＧＯが出力されることとなり
、両画面表示系での表示タイミングは一致する。Here, the display address AD is rpJ (p=0+1.2.
...], the output addresses ADI and AD2 of the conversion memories α3 and a4 are rmpJ and rnpJ, respectively, and the outputs GM and GMLD of the graphic screen memory (7) and the conversion circuit (151) are rG, respectively, when the output address is np.
Assuming npJ and rDpJ, as shown in FIG. 4, at the timing when address no corresponding to display address 0 is given to graphic screen memory (7), display address O is given to character screen memory (2). , Furthermore, in a single-screen display system, both outputs from the memory are 1
Since the character cycle is delayed, data CGO corresponding to display address 0 will be output from the character generator (4) at the timing when data Do corresponding to display address O is output from conversion circuit α9, and both screens will be displayed. The display timing in the system matches.

ところで、本発明はカラー表示の場合も適用可能である
ことは言うまでもないが、具体的には例えば第５図に示
すように、グラフィック画面表示系（６）に、Ｒ，Ｇ、
Ｂ各々に対応するグラフィック画面メモリ（７ａ）（７
ｂ）（７ｃ）と、パラレルシリアル変換回路Ｐ　／　Ｓ
　（８ａ）（８ｂ）（８ｃ）を設け、キャラクタ画面メ
モリ（１）に、カシ−コードを記憶する属性メモリ０と
、タイミング調整用の属性レジスタ■と、カラーコード
とパラレルシリアル変換回路（５）の出力を混合する属
性制御回路ｃ！Ｄとを設け、キャラクタ表示用のＲ，Ｇ
、８３ビツトのデータとグラフィック表示用のＲ，Ｇ、
８３ビツトのデータを合成回路ので合成し、カラーＣＲ
Ｔディスプレイのに供給すればよい。By the way, it goes without saying that the present invention is also applicable to the case of color display, but specifically, for example, as shown in FIG. 5, R, G,
Graphic screen memory (7a) (7a) corresponding to each B
b) (7c) and parallel-serial conversion circuit P/S
(8a), (8b), and (8c) are provided, and the character screen memory (1) has an attribute memory 0 for storing the password code, an attribute register for timing adjustment, and a color code and parallel-to-serial conversion circuit (5). Attribute control circuit c! that mixes the outputs of c! D, and R and G for character display.
, 83-bit data and R, G for graphic display,
The 83-bit data is synthesized by a synthesis circuit and color CR
All you have to do is supply it to the T display.

以上、キャクタ表示とグラフインク表示を合成する場合
について説明したが、本発明は、２系統の画面表示系を
備えたもの全てについて適用可能であり１例えば、表示
タイミングがずれた２つのグラフィック画面表示系にお
ける表示データの合成にも適用できる。Although the case where a character display and a graph ink display are combined has been described above, the present invention can be applied to any system equipped with two screen display systems. It can also be applied to the synthesis of display data in systems.

（ト）発明の効果 本発明に依れば、減算回路を設けるだけで表示タイミン
グのずれを補正できるので回路構成が簡素化さね、更に
は、付加機能を持たせるために種々の付加回路を画面表
示系に挿入することにより、２つの画面表示系の表示タ
イミングのずれが大きくなっても、減算回路の減算値の
設定を変更すれば対処できるので、回路の増加を招くこ
とがなく、非常に利用価値が高い。(G) Effects of the Invention According to the present invention, the display timing shift can be corrected simply by providing a subtraction circuit, so the circuit configuration is simplified, and furthermore, various additional circuits are required to provide additional functions. By inserting it into the screen display system, even if the display timing difference between the two screen display systems becomes large, it can be dealt with by changing the subtraction value setting of the subtraction circuit, so there is no need to increase the number of circuits, and it is very easy to use. It has high utility value.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例の動作を説明するためのタイミング
チャート、第３図は本発明の他の実施例を示すブロック
図、第４図は第３図に示す実施例の動作を説明するため
のタイミングチャート、第５図は本発明の更に他の実施
例を示すプロツク図である。 主な図番の説明 （１）・・・キャラクタ画面表示系、　（２）・・・キ
ャラクタ画面メモリ、　（４）・・・キャラクタジェネ
レータ、（６）・・・グラフィック画面表示系、　（７
）・・・グラフィック画面メモリ、　（１１１・・・Ｃ
ＲＴコントローラ、（１７Ｊ・・・減算回路、　［９１
Ｃ２２・・・合成回路、　］１ω・・・ＣＲＴディスプ
レイ、　ｃ２３１・・・カラーＣＲＴディスプレイ。 出願人　三洋、電機株式会社　外１名 代理人　弁理士　　佐　野　静　失 策１図 第２図 第３　図 第ｄ図Fig. 1 is a block diagram showing one embodiment of the present invention, Fig. 2 is a timing chart for explaining the operation of the embodiment shown in Fig. 1, and Fig. 3 is a block diagram showing another embodiment of the invention. 4 are timing charts for explaining the operation of the embodiment shown in FIG. 3, and FIG. 5 is a block diagram showing still another embodiment of the present invention. Explanation of main drawing numbers (1)... Character screen display system, (2)... Character screen memory, (4)... Character generator, (6)... Graphic screen display system, (7
)...Graphic screen memory, (111...C
RT controller, (17J... subtraction circuit, [91
C22...Synthesis circuit, ]1ω...CRT display, c231...Color CRT display. Applicant: Sanyo, Denki Co., Ltd., and 1 other representative: Shizuka Sano, patent attorney Mistake 1 Figure 2 Figure 3 Figure d

Claims (2)

【特許請求の範囲】[Claims] （１）第１の画面データを記憶する第１画面メモリを備
えた第１画面表示系と、第２の画面データを記憶する第
２画面メモリを備えた第２画面表示系と、前記第１及び
第２の画面表示系に共通の表示アドレスを与える表示制
御回路と、前記第１及び第２の画面表示系の出力を合成
し、ディスプレイに供給する合成回路とを有する表示装
置において、前記第１及び第２の画面表示系のいずれか
一方に、前記表示アドレスを減算し、減算したアドレス
を前記第１又は第２の画面メモリに与える減算回路を設
けたことを特徴とする表示装置。(1) A first screen display system including a first screen memory that stores first screen data; a second screen display system that includes a second screen memory that stores second screen data; and a display control circuit that provides a common display address to a second screen display system, and a synthesis circuit that synthesizes outputs of the first and second screen display systems and supplies the synthesized output to the display. 1. A display device, characterized in that one of the first and second screen display systems is provided with a subtraction circuit that subtracts the display address and provides the subtracted address to the first or second screen memory. （２）特許請求の範囲第１項において、前記第１の画面
データはキャラクタ表示データであり、前記第２の画面
データはグラフィック表示データであることを特徴とす
る表示装置。(2) The display device according to claim 1, wherein the first screen data is character display data, and the second screen data is graphic display data.