JPS63303392A - Display device - Google Patents
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- JPS63303392A JPS63303392A JP62139335A JP13933587A JPS63303392A JP S63303392 A JPS63303392 A JP S63303392A JP 62139335 A JP62139335 A JP 62139335A JP 13933587 A JP13933587 A JP 13933587A JP S63303392 A JPS63303392 A JP S63303392A
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は表示画面上に文字や罫線などを表示するコー
ドリフレッシュ方式のディスプレイ装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a code refresh type display device that displays characters, ruled lines, etc. on a display screen.
第３図はこの種の従来及びこの発明の一実施例に係るデ
ィスプレイ装置の全体構成を示すブロック図である。図
において、主制御回路１ば表示タイミング発生回路２及
びリフレッシュメモリ３を制御するものである。表示タ
イミング発生回路２は主制御回路１からの制御信号に命
答して水平同朋信号、垂直同期信号、キャラクタタイミ
ング信号などを発生するものて、リフレ・ノシュメモリ
３ば主制御回路１からの制御信号の指示に基づいて表示
する文字コードと色、ブリンク、反転、罫線などの有無
などを示す表示属性とを格納するものである。キャラク
タジェネレータ４は表示タイミングに合わせてリフレッ
シュメモリ３で指示される文字コートの表示ドツトパタ
ーン信号を出力するものである。パラレル／シリアル変
換回路（ビデオドツト変換回路）５ば、キャラクタジェ
ネレータ４から複数ドツト同時に並列的に読み出された
表示ドツトパターン信号を直列的なドツト単位のビデオ
ドツト信号に変換するものである。表示属性制御回路６
はリフレッシュメモリ３の指示に基づいて、色、ブリン
ク、反転などの表示属性の制御信号を発生ずるもので、
罫線発生回路７はリフレッシュメモリ３の指示に基づい
て、所定の罫線信号を発生ずるものである。論理和回路
（合成回路）８はパラレル／シリアル変換回路５からの
ビデオドツト信号と罫線発生回路７からの罫線信号とを
合成するもので、表示装置（表示手段）９は論理和回路
８の出力により文字や罫線なとを表示するものである。FIG. 3 is a block diagram showing the overall configuration of a conventional display device of this type and an embodiment of the present invention. In the figure, a main control circuit 1 controls a display timing generation circuit 2 and a refresh memory 3. The display timing generation circuit 2 responds to control signals from the main control circuit 1 and generates horizontal synchronization signals, vertical synchronization signals, character timing signals, etc., and the reflex memory 3 generates control signals from the main control circuit 1. It stores character codes to be displayed based on instructions, and display attributes indicating color, blinking, inversion, the presence or absence of ruled lines, etc. The character generator 4 outputs a display dot pattern signal of the character code specified by the refresh memory 3 in accordance with the display timing. A parallel/serial conversion circuit (video dot conversion circuit) 5 converts a display dot pattern signal read out in parallel from the character generator 4 into a video dot signal in serial dot units. Display attribute control circuit 6
generates control signals for display attributes such as color, blink, and inversion based on instructions from the refresh memory 3.
The ruled line generation circuit 7 generates a predetermined ruled line signal based on instructions from the refresh memory 3. The OR circuit (synthesizing circuit) 8 synthesizes the video dot signal from the parallel/serial converter circuit 5 and the ruled line signal from the ruled line generating circuit 7. The display device (display means) 9 uses the output of the OR circuit 8. It displays characters and ruled lines.
第４図は表示装置９に表示される文字の表示パターンの
一例を示す図であり、第５図は表示装置９に表示される
７×１）ドツト構成時の罫線の種類と表示位置との一例
を示す図である。第４図において、４１ば１文字が表示
されるスペースを示し、４２はキャラクタジェネレータ
の出力に対応する表示スペースを示す。また、第５図に
おいて、縦方向の文字１〜１）は表示装置９のラスタ方
向のドツト数を示し、横方向の数字１〜７は１ラスタに
含まれるドツト数を示す。また、Ｖ ＋、、 Ｖ Ｌｌ
ｌ、＋ＶＬＩ−，ＶＣ，ＶＩＪＲ，ＶＬＲ，ＶＲは罫線
指示信号に対応するドツト表示を示す。FIG. 4 is a diagram showing an example of the display pattern of characters displayed on the display device 9, and FIG. It is a figure showing an example. In FIG. 4, numeral 41 indicates a space in which one character is displayed, and numeral 42 indicates a display space corresponding to the output of the character generator. Further, in FIG. 5, letters 1 to 1) in the vertical direction indicate the number of dots in the raster direction of the display device 9, and numbers 1 to 7 in the horizontal direction indicate the number of dots included in one raster. Also, V +,, V Ll
1, +VLI-, VC, VIJR, VLR, and VR indicate dot displays corresponding to ruled line instruction signals.
第６図は第３図に示す罫線発生回路７の従来の要部構成
を示すブロック図である。第６図においてう・ノヂ回路
１０はリフレッシュメモリ３からの罫線指示信号ＶＬ、
ＶＬＩＲ、Ｖｔ１．、 ＶＣ，ＶＩＩＲ，ＶＬＲ。FIG. 6 is a block diagram showing the conventional main part configuration of the ruled line generation circuit 7 shown in FIG. 3. In FIG. 6, the U-noji circuit 10 receives the ruled line instruction signal VL from the refresh memory 3,
VLIR, Vt1. , VC, VIIR, VLR.
■□などを表示タイミング発生回路２からのギヤラクタ
クロ・ツク単位でランチする回路である。７×１）トソ
ト用の罫線表示ドツトパターン生成回路１２はラッチ回
路］、Ｏの出力に基づいて罫線表示トソトパターン信号
を生成する例えばＯＲケ−１・から成る回路で、パラレ
ル／シリアル変換回路１］は罫線表示トソトバクーン生
成回路１２からの罫線表示ドツトパターン信号を並列的
に同時に受け、表示タイミング発生回路２からのキャラ
クタクロック及びビデオドツトのクロックに応答して端
子ＳＯからの直列的に罫線のビデオトソＩ・信号（罫線
信号）を発生ずるものである。This is a circuit that launches items such as ■□ in units of gear clocks and ticks from the display timing generation circuit 2. 7×1) The ruled line display dot pattern generation circuit 12 for tosoto is a latch circuit], which generates the dot pattern signal for dot display based on the output of O, for example, an OR cable 1, and the parallel/serial conversion circuit 1 ] receives the ruled line display dot pattern signals from the ruled line display totobacoon generation circuit 12 simultaneously in parallel, and in response to the character clock and video dot clock from the display timing generation circuit 2, it serially receives the ruled line video dot pattern signals from the terminal SO. - Generates a signal (ruled line signal).
次に、この従来装置の動作について説明する。Next, the operation of this conventional device will be explained.
第３図において、表示装置９に文字や罫線などを表示す
る場合、主制御回路１からの制御信号により、表示画面
の１文字車位ごとに文字コードや罫線指示信号Ｖ０．〜
ＶＲなどがリフレッシュメモリ３から読み出される。こ
の読み出された文字コードはキャラクタジェネレータ４
に与えられ、その文字の表示ドツトパターン信号として
キャラクタジェネレータ４から出力される。すなわち、
表示−５＝
トソ）・パターン信号は、キャラクタジェネレータ４か
ら各ラスタの１文字分ごとに読み出され、パラレル／シ
リアル変換回路５の動作により、例えば第４図のように
１文字のスペース４１内の所定の位置４２に文字を生成
する。なお、第４図ば７×１）ドツトの文字スペース４
１に５×７ドソト（スペース４２）の文字ｒＡＪを生成
した一例である。In FIG. 3, when displaying characters, ruled lines, etc. on the display device 9, a control signal from the main control circuit 1 is used to control the character code and ruled line instruction signal V0. ~
VR etc. are read from the refresh memory 3. This read character code is the character generator 4
and is outputted from the character generator 4 as a display dot pattern signal for that character. That is,
The pattern signal is read out from the character generator 4 for each character of each raster, and by the operation of the parallel/serial conversion circuit 5, the pattern signal is read out from the character generator 4 for each character in the space 41 of one character as shown in FIG. A character is generated at a predetermined position 42 of . In addition, in Figure 4, 7 x 1) dot character space 4
This is an example in which the character rAJ of 5×7 dosoto (42 spaces) is generated in 1.
一方、罫線情報（罫線の表示属性）はその罫線の表示位
置を個別に制御できるようにその制御条件が個別にリフ
レッシュメモリ３に書き込まれており、この場合、説明
の都合」二、制御条件として罫線指示信号Ｖｌ−１Ｖｕ
＋、、 ＶＬｌ、、 ＶＣ，ＶＬＩＲ，ＶＬＲ。On the other hand, the control conditions for ruled line information (display attributes of ruled lines) are individually written in the refresh memory 3 so that the display positions of the ruled lines can be individually controlled. Ruled line instruction signal Vl-1Vu
+,, VLl,, VC, VLIR, VLR.
■８の７種類を仮定して設けている。上記罫線指示信号
名は、第５図において同一の参照符で示した位置（丸や
三角などで示した位置）のドツトの表示を指示する。一
般に、これらの罫線指示信号を任意に組み合わせリフレ
ッシュメモリ３に書き込むことにより、表示装置９に任
意の罫線が表示することができる。■7 types of 8 are assumed. The above-mentioned ruled line instruction signal name instructs the display of dots at the positions indicated by the same reference numerals in FIG. 5 (positions indicated by circles, triangles, etc.). Generally, by writing an arbitrary combination of these ruled line instruction signals into the refresh memory 3, any ruled line can be displayed on the display device 9.
−６〜−−
次に、第３図の従来の罫線発生回路７の動作を、第６図
に示すブロック図を参照して説明する。例えば、リフレ
ッシュメモリ３からの罫線指示信号ＶＵＬにより罫線表
示が指示されると、この罫線指示信号■。、はラッチ回
路１０に表示タイミング発生回路２からのキャラクタク
ロックのタイミングでラッチされ、罫線表示ドツトパタ
ーン生成回路１２を通り、次のキャラクタクロックのタ
イミングでパラレル／シリアル変換回路１）の入力端子
ＤＩ、Ｄ２．Ｄ３．Ｄ４の各信号を有意とする。-6~-- Next, the operation of the conventional ruled line generation circuit 7 shown in FIG. 3 will be explained with reference to the block diagram shown in FIG. 6. For example, when display of ruled lines is instructed by the ruled line instruction signal VUL from the refresh memory 3, this ruled line instruction signal ■. , is latched by the latch circuit 10 at the timing of the character clock from the display timing generation circuit 2, passes through the ruled line display dot pattern generation circuit 12, and is input to the input terminal DI of the parallel/serial conversion circuit 1) at the timing of the next character clock. D2. D3. Each signal of D4 is considered significant.
これにより、入力端子ＤＩに与えられた信号は、上記キ
ャラクタクロックのタイミングでパラレル／シリアル変
換回路１）に取り込まれると同時に、出力端子ＳＯから
罫線のビデオドツト信号として出力される。また、入力
端子Ｄ２．Ｄ３．Ｄ４に与えられた信号も表示タイミン
グ発生回路２からのビデオドツトクロックのタイミング
でデータがシフトされ、順次出力端子ＳＯから罫線のビ
デオドツト信号としてそれぞれ出力される。このように
して、罫線指示信号ＶＩＩＬに相当する罫線のビデオド
ツト信号が罫線発生回路７により生成され、表示装置９
にそのビデオドツト信号に対応する罫線パターンが表示
される。Thereby, the signal applied to the input terminal DI is taken into the parallel/serial conversion circuit 1) at the timing of the character clock, and at the same time is outputted from the output terminal SO as a ruled line video dot signal. In addition, input terminal D2. D3. The data of the signal applied to D4 is also shifted at the timing of the video dot clock from the display timing generating circuit 2, and is sequentially output from the output terminal SO as a video dot signal of the ruled line. In this way, the ruled line video dot signal corresponding to the ruled line instruction signal VIIL is generated by the ruled line generation circuit 7, and the display device 9
A ruled line pattern corresponding to that video dot signal is displayed.
従来のディスプレイ装置は以上のように構成されており
、その罫線発生回路は１文字を表示するためのドツト構
成に合わせて固有（１種類）の罫線表示パターン（例え
ば７×１）ドツトに対する罫線表示パターン）しか生成
できないため、同一のディスプレイ装置で１文字のドツ
ト構成が異なる表示、例えば７×１）ドツトの他の６×
１３ドツトとか８×１５ドツトに対する罫線表示パター
ンが表示できないという問題点があった。A conventional display device is configured as described above, and its ruled line generation circuit generates ruled line display for a unique (one type of) ruled line display pattern (for example, 7×1) dots according to the dot configuration for displaying one character. Patterns) can only be generated, so the same display device can display different dot configurations for one character, for example, 7x1) dots and other 6x
There was a problem that a ruled line display pattern for 13 dots or 8×15 dots could not be displayed.
この発明は上記のような問題点を解消するためになされ
たもので、同一のディスプレイ装置で複数種類の１文字
ドツト構成に対して複数種類のドツト構成の罫線表示パ
ターンが表示できるディスプレイ装置を提供することを
目的とする。This invention has been made to solve the above-mentioned problems, and provides a display device that can display ruled line display patterns of multiple types of dot configurations for multiple types of single character dot configurations on the same display device. The purpose is to
この発明に係るディスプレイ装置は、罫線発生−ｔ
−’−
回路７にリフレッシュメモリ３の出力に基ツいてそれぞ
れ異なる罫線表示ドツトパターン信号を生成する罫線表
示ドツトパターン生成回路１２゜１４を複数個設けると
ともに、これらの罫線表示ドツトパターン生成回路１２
．１４の出力を選択し送出するセレクタ回路１５を設け
たことを特徴とするものである。The display device according to the present invention has ruled line generation-t.
-'- The circuit 7 is provided with a plurality of ruled line display dot pattern generation circuits 12 and 14 each generating a different ruled line display dot pattern signal based on the output of the refresh memory 3, and these ruled line display dot pattern generation circuits 12 are provided.
．． The present invention is characterized in that it is provided with a selector circuit 15 that selects and sends out 14 outputs.
罫線表示ドツトパターン生成回路１２．１４は、リフレ
ッシュメモリ３の出力にそれぞれ対応した罫線表示ドツ
トパターン信号を生成する。セレクタ回路１５は、罫線
表示ドツトパターン生成回路１２．１４の出力の内のい
ずれか一方を選択し、送出する。これにより、複数種類
のドツト構成を有する罫線表示ドツトパターン信号が得
られる。The ruled line display dot pattern generation circuits 12 and 14 generate ruled line display dot pattern signals corresponding to the outputs of the refresh memory 3, respectively. The selector circuit 15 selects one of the outputs of the ruled line display dot pattern generation circuits 12 and 14 and sends it out. As a result, a ruled line display dot pattern signal having a plurality of types of dot configurations is obtained.
以下、この発明の一実施例を図面に基づいて説明する。 Hereinafter, one embodiment of the present invention will be described based on the drawings.
この発明に係るディスプレイ装置の全体構成は第３図と
同様であるので説明を省略する。The overall configuration of the display device according to the present invention is the same as that shown in FIG. 3, so a description thereof will be omitted.
第１図はこの実施例のディスプレイ装置に含まれる罫線
発生回路の要部構成を示すブロック図である。第１図に
おいて、罫線表示ドツトパターン生成回路１２．１４は
第３図に示すリフレッシュメモリ３の出力に基づいてそ
れぞれ異なる罫線表示ドツトパターン信号を生成するも
のである。例えば、罫線表示ドツトパターン生成回路１
２は７×１）ドソ１−用罫線表示ドソトパターン信号を
、罫線表示ドツトパターン生成回路１４は８×１５ドツ
ト用罫線表罫線ツトパターン信号をそれぞれ生成する。FIG. 1 is a block diagram showing the main structure of a ruled line generation circuit included in the display device of this embodiment. In FIG. 1, ruled line display dot pattern generation circuits 12 and 14 generate different ruled line display dot pattern signals based on the outputs of the refresh memory 3 shown in FIG. For example, ruled line display dot pattern generation circuit 1
The ruled line display dot pattern generation circuit 14 generates a ruled line display dot pattern signal for 7×1 dots (7×1), and a ruled line display dot pattern signal for 8×15 dots.
セレクタ回路１５は罫線表示ドツトパターン生成回路１
２．１４の出力を選択し送出するものである。 ドツ
ト構成レジスタ１３は第３図に示す主制御部１から指示
されているドツト構成の種類を格納するものである。パ
ラレル／シリアル変換回路１６は、セレクタ回路１５か
らの選択された罫線表示ドツトパターン信号を並列的に
同時に受け、第３図に示す表示タイミング発生回路２か
らのキャラクタクロック及びヒデ第１゛ソトクロソクに
応答して端子ＳＯから直列的に罫線のビデオドツト信号
を発生するものである。The selector circuit 15 is the ruled line display dot pattern generation circuit 1
2.14 output is selected and sent. The dot configuration register 13 stores the type of dot configuration instructed by the main control section 1 shown in FIG. The parallel/serial conversion circuit 16 simultaneously receives the selected ruled line display dot pattern signals from the selector circuit 15 in parallel, and responds to the character clock and hidden first clock from the display timing generation circuit 2 shown in FIG. Then, a ruled line video dot signal is generated in series from terminal SO.
第２図は８×１５ドツト構成時の罫線の種類と表示位置
との一例を示す図で、同一の参照符は第５図に示す参照
符に対応する。FIG. 2 is a diagram showing an example of the types and display positions of ruled lines in an 8×15 dot configuration, and the same reference numerals correspond to the reference numerals shown in FIG.
次に、この実施例の動作について説明する。第１図の罫
線表示ドツトパターン生成回路１２は第５図に示ずよう
な７×１）ドツト構成の罫線パターンを表示装置９に作
成するための罫線表示ドツトパターン信号を生成する。Next, the operation of this embodiment will be explained. The ruled line display dot pattern generation circuit 12 shown in FIG. 1 generates a ruled line display dot pattern signal for creating a ruled line pattern having a 7×1) dot configuration on the display device 9 as shown in FIG.
また、罫線表示トン１ヘパターン生成回路１４は第２図
に示すような８×１５ドソＩ・構成の罫線パターンを表
示装置９に作成するための罫線表示ドツトパターン信号
を生成する。一方、第３図の主制御部１は第１図の［ソ
ト構成しシスク１３に例えば７×１）ドソｌ□ ｉＥ択
を指示すると、ドツト構成レジスタ１３はセレクタ回路
１５にその入力端子Ａ１−八８の信号を有意とする選択
指示を行う。また、主制御部１はドツト構成レジスタ１
３に８Ｘ１５トソ１〜選択を指示すると、ドツト構成レ
ジスタ１３ばセレクタ回路１５にその入力端子Ｂ１〜Ｂ
８の信号を有意とする選択指示を行う。これにより、セ
レクタ回路１５は、７×１）ドツト選択指示の場合は入
力端子Ａ１〜Ａ８に与えられた罫線表示ドツトパターン
信号を出力端子Ｙ１〜Ｙ８から出力し、８×１５１−ソ
）選択指示の場合は入力端子Ｂ１〜Ｂ８に与えられた罫
線表示ヒソ１−パターン信号を出力端子Ｙ１〜￥８から
出力する。この出力端子Ｙ１〜Ｙ８からの罫線表示ドツ
トパターン信号は、パラレル／シリアル変換回路１６に
キャラクタクロックのタイミングで一括に取り込まれ、
ビデオドツトクロックに従い順次シフ１〜され、出力端
子ＳＯから罫線のヒデオドソト信号として出力される。Further, the ruled line display dot pattern generation circuit 14 generates a ruled line display dot pattern signal for creating a ruled line pattern having an 8×15 dot I configuration on the display device 9 as shown in FIG. On the other hand, when the main control unit 1 in FIG. 3 instructs the dot configuration register 13 in FIG. - Instructs selection to make the signal of 88 significant. The main control unit 1 also controls the dot configuration register 1.
3 to select 8X15 toso 1~, the dot configuration register 13 causes the selector circuit 15 to select its input terminals B1~B.
A selection instruction is given to make the signal of 8 significant. As a result, the selector circuit 15 outputs the ruled line display dot pattern signals given to the input terminals A1 to A8 from the output terminals Y1 to Y8 in the case of a 7×1) dot selection instruction, and outputs the ruled line display dot pattern signals given to the input terminals A1 to A8 from the output terminals Y1 to Y8, and In this case, the ruled line display Hiso 1-pattern signals applied to the input terminals B1 to B8 are outputted from the output terminals Y1 to Y8. The ruled line display dot pattern signals from the output terminals Y1 to Y8 are taken in all at once by the parallel/serial conversion circuit 16 at the timing of the character clock.
The signals are sequentially shifted from 1 to 1 in accordance with the video dot clock, and output as a ruled line video dot signal from the output terminal SO.
すなわち、主制御回路１よりドツト構成を指示すること
により、そのドツト構成に対応した罫線が生成できる。That is, by instructing the dot configuration from the main control circuit 1, ruled lines corresponding to the dot configuration can be generated.
上記罫線のビデオドソＩ・信号は、その後、第３図に示
す論理和回路８に与えられ、パラレル／シリアル変換回
路５からの文字のヒデオドソト信号があればそのヒデオ
ドソト信号と合成されて出力され、文字のビテオドツト
信号かなげればそのまま出力され、表示装置９に表示さ
れる。The ruled line video dosing signal is then applied to the logical sum circuit 8 shown in FIG. If the video dot signal does not pass, it is output as is and displayed on the display device 9.
なお、上記実施例では罫線パターンのｌ” ・ｙ Ｉ・
構成は７×１）ドツト構成と８×１５ドツト構成との２
種類を例にとって説明したが、その他任意のドツト構成
の場合でも適用でき、また、３種類以上の罫線パターン
のドツト構成にして、それに応じて罫線表示ドツトパタ
ーン生成回路も３個以上設けてもよい。また、」二記実
施例では、セレクタ回路の選択動作を行わせるためのド
ツト構成レジスタへのトソ１へ構成の指定を、主制御回
路の出力により行うようにしたが、それに限らずスイッ
チなどにより選択条件を指定しセレクタ回路の選択動作
を行わせるように構成してもよい。In addition, in the above embodiment, the ruled line pattern l”・y I・
There are two configurations: 7 x 1) dot configuration and 8 x 15 dot configuration.
Although the explanation has been given using the dot type as an example, the present invention can also be applied to any other dot configuration, and the dot configuration may have three or more types of ruled line patterns, and three or more ruled line display dot pattern generation circuits may be provided accordingly. . In addition, in the second embodiment, the configuration is specified to Toso 1 in the dot configuration register for performing the selection operation of the selector circuit by the output of the main control circuit, but the configuration is not limited to this, but by a switch or the like. The configuration may be such that selection conditions are designated and the selector circuit performs the selection operation.
以上のように本発明によれば、表示する文字コードと色
や罫線などの有無などを示す表示属性とを格納するリフ
レッシュメモリの指示に基づいて表示ドツトパターン信
号を生成する罫線表示ドツトパターン生成回路を複数個
設けるとともに、これらの罫線表示ドツトパターン生成
回路の出力を−１３〜
−１２＝
選択し送出するセレクタ回路を設けて構成したので、任
意のドツト構成の罫線表示パターン信号を生成でき、こ
れにより同一のディスプレイ装置で複数種類の１文字ド
ソＩ・構成に対して複数種類のドツト構成の罫線表示パ
ターンを表示することができるという効果が得られる。As described above, according to the present invention, a ruled line display dot pattern generation circuit generates a display dot pattern signal based on instructions from a refresh memory that stores character codes to be displayed and display attributes indicating colors, presence or absence of ruled lines, etc. In addition to providing a plurality of ruled line display dot pattern generation circuits, a selector circuit that selects and sends the output of these ruled line display dot pattern generation circuits from -13 to -12= is provided, so it is possible to generate a ruled line display pattern signal with an arbitrary dot configuration. Therefore, it is possible to display ruled line display patterns of a plurality of types of dot configurations for a plurality of types of single character dot I configurations on the same display device.
第１図はこの発明の一実施例に係るディスプレイ装置に
備えられる罫線発生回路の要部構成を示すブロック図、
第２図はこの実施例における８×１５ドツト構成時の罫
線の種類と表示位置との一例を示す図、第３図は従来例
及びこの実施例のディスプレイ装置の全体構成を示すブ
ロック図、第４図は従来例における表示される文字の表
示パターンの一例を示す図、第５図は従来例及びこの実
施例における７×１）ドソ１〜構成時の罫線の種類と表
示位置との一例を示す図、第６図は従来のディスプレイ
装置に備えられる罫線発生回路の要部構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing the main part configuration of a ruled line generation circuit included in a display device according to an embodiment of the present invention;
FIG. 2 is a diagram showing an example of the types and display positions of ruled lines in the 8×15 dot configuration in this embodiment, and FIG. 3 is a block diagram showing the overall configuration of the display device of the conventional example and this embodiment. Fig. 4 is a diagram showing an example of the display pattern of displayed characters in the conventional example, and Fig. 5 is an example of the types and display positions of ruled lines in the conventional example and this embodiment when configuring 7 x 1) Doso 1 ~. FIG. 6 is a block diagram showing the main part configuration of a ruled line generation circuit included in a conventional display device.
Claims (2)
示す表示属性とを格納するリフレッシュメモリと、この
リフレッシュメモリで指示される文字コードの表示ドッ
トパターン信号を出力するキャラクタジェネレータと、
このキャラクタジェネレータから複数ドット同時に読み
出された表示ドットパターン信号をドット単位のビデオ
ドット信号に変換するビデオドット変換回路と、上記リ
フレッシュメモリの指示に基づいて所定の罫線信号を発
生する罫線発生回路と、上記ビデオドット変換回路から
のビデオドット信号と上記罫線発生回路からの罫線信号
とを合成する合成回路と、この合成回路の出力により文
字や罫線などを表示する表示手段とを備えたディスプレ
イ装置において、上記罫線発生回路に、上記リフレッシ
ュメモリの出力に基づいてそれぞれ異なる罫線表示ドッ
トパターン信号を生成する罫線表示ドットパターン生成
回路を複数個設けるとともに、これらの罫線表示ドット
パターン生成回路の出力を選択し送出するセレクタ回路
を設けたことを特徴とするディスプレイ装置。(1) a refresh memory that stores character codes to be displayed and display attributes indicating colors, the presence or absence of ruled lines, etc., and a character generator that outputs a display dot pattern signal of the character code specified by the refresh memory;
a video dot conversion circuit that converts a display dot pattern signal read out for a plurality of dots simultaneously from the character generator into a dot-by-dot video dot signal; and a ruled line generation circuit that generates a predetermined ruled line signal based on instructions from the refresh memory. , a display device comprising a synthesis circuit for synthesizing a video dot signal from the video dot conversion circuit and a ruled line signal from the ruled line generation circuit, and a display means for displaying characters, ruled lines, etc. by the output of the synthesis circuit. , the ruled line generation circuit is provided with a plurality of ruled line display dot pattern generation circuits each generating a different ruled line display dot pattern signal based on the output of the refresh memory, and outputs of these ruled line display dot pattern generation circuits are selected. A display device characterized by being provided with a selector circuit for sending out signals.
が指示されるように構成したことを特徴とする特許請求
の範囲第１項記載のディスプレイ装置。(2) The display device according to claim 1, wherein the selector circuit is configured such that selection conditions are instructed by switch settings.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139335A JPS63303392A (en) | 1987-06-03 | 1987-06-03 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139335A JPS63303392A (en) | 1987-06-03 | 1987-06-03 | Display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63303392A true JPS63303392A (en) | 1988-12-09 |
Family
ID=15242927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139335A Pending JPS63303392A (en) | 1987-06-03 | 1987-06-03 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63303392A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443451A (en) * | 1993-11-17 | 1995-08-22 | Baxter International Inc. | Peristaltic pumping assembly |
| US5460493A (en) * | 1993-11-17 | 1995-10-24 | Baxter International Inc. | Organizer frame for holding an array of flexible tubing in alignment with one or more peristaltic pump rotors |
-
1987
- 1987-06-03 JP JP62139335A patent/JPS63303392A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443451A (en) * | 1993-11-17 | 1995-08-22 | Baxter International Inc. | Peristaltic pumping assembly |
| US5460493A (en) * | 1993-11-17 | 1995-10-24 | Baxter International Inc. | Organizer frame for holding an array of flexible tubing in alignment with one or more peristaltic pump rotors |
| US6186752B1 (en) | 1993-11-17 | 2001-02-13 | Baxter International Inc. | Peristaltic pumping apparatus with tubing organizer |
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