JPS6167225A - パタ−ン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパターン形成方法、特にアニールを必要とし旦
つアニールすると下地との間にストレスを生ぜしめてし
まうような被膜例えばＭ　ｏ　Ｓ　ｉ　ｘ等の各種のメ
タルシリサイド股をポジ型のフォトレジスト股によりフ
ォトエ７チ／グするバター／形成方法であってそのレジ
スト１１５１に対する露光処理をステッパーにより行う
パターン形成方法に関するものでめり、パターン形成後
のアニール処理によって被膜が半導体ウニｌ＼から剥れ
るのを防止することができる新規なパターン形成方法を
提供しようとするものである。

従来技術 半導体集積回路（ＩＣ）の電極、配＆！等を形成するた
めの７オトエツチングにおいて露光処理は従来において
は全面露光により行うことが多かったが、ＩＣの高５稜
化に伴うパターンの微細化によってステ７パーと称され
る霧光装Ｗ１を用いて部分的露光を露光用光の照射位こ
を順次変えて繰返すという方法で行う必Ｖ性が生じてお
り、高集積度のＩＣを製シする場合そのような方法で行
われている。そして、このような方法で露光処理をする
場合、第３図に示すように半導体ウェハａの半−Ｊ体ス
子形成ｇ１域すに対してのみ露光し、半導体素子が形成
されていない周辺部Ｃに附しては露光しないのが普通で
ある。ヌ、フォトエツチングに用いるレジス）　ＩＩＱ
としてネガ型のものが用いられることもあるがポジ型の
ものを用いることが多い。

ところで、ＩＣの電極あるいは配線の材料として従来少
なからず用いられていた多結晶シリコンに代えてモリブ
デンシリサイドＭ　ｏ　５　ｉ　Ｘを用いようとする傾
向にある。多結晶シリコンは不純物をドープしても電気
抵抗が比較的大きいためＩＣの、Ｊ＋集積化に伴う電極
、配線の微細化による電極、配線のｉｇ＋抵抗化が無視
できなくなり、より抵抗率の良い材料を用いる必要が生
じたためである。そして、モリブデンシリサイドＭ　ｏ
　Ｓ　ｉ　ｘを電極　配線として使用する場合、モリブ
デンシリサイドＩｌりのパータニ／グＳ！了慎（氏Ｋｌ
へ化のために例えば１０００″Ｃの、ｌ／Ｉ温でアニー
ル処理を施す必要がある。

発明の解決しようとする問題点 ところで、モリブデンシリサイド（％ｏＳｉｘ）ＩＱに
対して高温アニール処理を施すとモリブデンシリサイド
膜と下地との間でストレスが発生しそのためモリブデン
シリサイド膜が剥れるという問題が生じている。このモ
リブデンシリサイド膜のＺれはその下地がＣＶＤ５１０
２Ｍのように高温の熱処理の際に膨張する場合に多く発
生する。というのは、モリブデンシリサイドは熱処理さ
れるとその処理の際に再結晶化により収縮する（即ち１
体積が小ざくなる）という性ｆ！！、を有するので、ｍ
にＥ！ＪＧｉｑ１ｔ６ＣＶＤＳ　ｉ　Ｏ２Ｍ、ＦＳＧ８
１の下地とモリブデンシリサイドＲ５１との間にストレ
スが発生するからであり、そのストレスがそのモリブデ
ンシリサイド膜とＣＶＤ５ＩＯ２膜等との古着力よりも
小さいと５は」れるには至らないが、ストレスが基若力
よりも強くなるとモリブデンシリサイド膜が剥れてしま
うことになる。

そして、ＩＣの電極、配線膜として形成されるモリブデ
ンシリサイド膜はＣＶＤ５ｉＯ２Ｎ２．ＰＳＧ股を下地
として形成される場合が非常に多いので、この問題を避
けて通ることはできない、尤も、モリブデンシリサイド
ＭｏＳｉｘをＭＯ３ｒＣ，ＭＯ５ＬＳＩ等のゲート電極
としてのみ用いたような場合にはモリブデンシリサイド
膜が半導体ウェハ上に点在し、半導体ウェハの半導体素
子形成３１１Ｍ面積に占めるモリブデンシリサイド膜の
占有面積の割合が小ざいので７二一ル時における１ｑｒ
Ｌの発生の可能性が比較的少ない、しかし、モリブデン
シリサイドを配線に用いた場合には半導体ウェハの素子
形成領域の面積に占めるモリブデンシリサイドｍｌの占
有面積が比較的大きくなる。

しかも、ポジ型のフォトレジストＩ１９を用いてモリブ
デンシリサイド膜をフォトエツチングした場合、露光さ
れない領域においてはモリブデンシリサイドＢ９が残存
し、そして、ステ７パーを用いての露光処理においては
半導体素子が形成されていない周辺部Ｃは普通前述のよ
うに露光しない。

従って、半導体ウェハａの周辺部Ｃにはフォトエッチノ
ブ後においてもそりブデンンリサイド膜が残存し、半導
体ウェハ表面積に占めるモリブデンシリサイドの占有面
ＩＡの割合が非常に大Ｓくなる。依って、アニールによ
ってモリブデンンリサイド股カソレト下地のＣＶＤ５１
ｏ２Ｎ、ＰＳＧ膜等との間に発生するストレスにより剥
れる可能性がきわめて大さくなるという問題点が生じる
。

勿論、モリブデンシリサイドをゲート電極としでのみ用
いることとすればその問題を概ね回避することがで５６
が、その代りモリブデンノリサイドＭ　ＯＳ　ｉ　Ｘを
配線材料として用いることができなくなってしまう。

本発明はこのような問題点を解決するべく為されたもの
であり、パターン形成後の７ニール処理によって被膜が
半導体ウェハから剥れるのを防止することができる新規
なパターン形ｆＲ，方法を提供することを目的とする。

問題点を解決するための手段 上記問題点を解決するため本発明は、露光処理を半導体
ウニへの半導体素子が形成されていない周辺部に対して
も施すことを特徴する。

作用 本発明によれば、半導体ウェハの半導体素子が形成され
ていない周辺部においても被ｎ９上のポジ型のフォトレ
ジスト膜が露光されるので１周辺部上の被膜が除去され
る。従って、半導体ウェハの表面積に占める被膜の占有
面積が小さくなる。

依って、アニール時に被Ｒりが下地との間に発生するス
トレスにより剥れる慣れがなくなる。

実施例 以下に１本発明パターン形成方法を雄性図面に示した実
施例に従って詳細に説明する。

第１図（Ａ）乃至（Ｆ）は本発明パターン形成方法を工
Ｊ′＋′順に示す断面ＩＡであり、第２図は露光領域を
示す半導体ウェハの平面図である。

（Ａ）ｍ２［Ｎに示すような半導体ウェハ（例えばＮ型
）■を用意し、その表面部に不純物拡散をする等して必
要な図示しない半導体領域を形成することにより半導体
ウェハｌの周辺ｇＲ２を除く領域、即ち素子形成領域４
に多ｆｉ（例えば５１債〕の半導体素子３，３．・＠串
を形成する。この半導体ウェハ１は例えば３インチ（約
７．６ｃｍ）の大きさを有し、各半導体素子（後に分割
されてチップとなる）３．３．−ｅ・は７．２Ｘ８ｍｍ
の矩形ｖＩ球を占有する。

該半導体ウェハ１表面にＣＶＤ法により５ｉ０２あるい
はＰＳＧ等からなる絶縁膜（６０００人）５を形成し、
必要なエツチング処理を施した後例えば配！！鮫を成す
モリブデンシリサイド（Ｍｏｓｉ２）ＩＩＱ６をスパッ
タリング蒸若により形成する。該モリブデンシリサイド
膜６の膜厚は例えば３０００人である。５１！１図（Ａ
）はモリブデンンリサイド股６形成後の状態を示す。

ＣＢ）モリブデンンリサイト膜６表面にボッ型のフォト
レジストＩｆ８２７を塗布形成する。　ｇ４１１１ｉｉ
ｄ（Ｂ）はレジストＨ７形成後の状態を示す。

（Ｃ）ポジ型の７オトレジスト股７に対してマスク８を
用いて露光処理を施す、８ａはマスク８の遮光部、８ｂ
はマスク８の光透１ｉ１部である。

この先光処理は全面露光法（即ち、１度に半導体ウェハ
１全面に対して露光用の光を照射する露光法）ではなく
ステッパーにより霧光する方法で行う、即ち、半導体ウ
ェハ１の表面の一部分に対する露光用光の開封を照射位
置を順次変えて繰返すことにより露光処理を行う、１回
の露光用光の呼射て露光できるのは例えば７．２ｍｍＸ
８ｍｍ程度の範囲である。そして１本発明における露光
処理は半導体ウェハｌの全表面を対象として施し、第２
図に示すように半導体素子が形成されていない半導体ウ
ェハｌの周辺部２にも露光用の光が照射され、レジスト
膜７が半導体ウェハｌの半導体素子が形成されていない
周辺部ｚ上においても懇光するようにする。従って、当
然のことながら、半導体ウェハｌの周辺部２に向う光に
対してマスク８の遮光Ｍ８＆が遮光しないようにする必
要がある。７＆はレジスト膜７の感光部を示す。

第１図（Ｃ）は露光処理をしていると３の状態を示す。

（Ｄ）レジスト８り７に対して現像処理を施す、レジス
ト膜７はポジ型のフォトレノスト膜であるのでこの現像
処理によってレジス）！？１７の感光部７ａが除去され
る。ｇＩＪ１図（Ｄ）は現像処理後の状態を示す。

（Ｅ）残存するレジスト膜７をマスクとしてモリブデン
シリサイドＩｔ！２６をエツチングする。第１図（Ｅ）
はそのエツチングの終了後の状態を示す。

（Ｆ）その後、レノスト膜７を除去する。これによって
モリブデンシリサイド６に対するパータニングがｙ了す
る。その後、半導体ウェハ１に対して窒素（Ｎ２）雰囲
気中で１０００℃の温度で３０分間加熱するアニール処
理を施す。

このようなパターン形成方法によれば４半導体ウェハｌ
の半導体素子が形成されない周辺部２に対してもシ゛外
光処理が施され１ポジ暦のフォトレジストＭ！；！　７
は周辺部２においても怒光する。従って、フすトエッチ
ングによりモリブデンシリサイド７は半導体素子形成領
域４上において２択的に工７チ／グされるだけでなく、
周辺部２上においてもエツチングされ完全に除去される
。そのため、半導体ウェハ１の表面の面積に占めるモリ
ブデンシリサイド収６の占有面積の割合が従来の場合（
即ち、半導体素子形成領域３に対しのみ露光処理を施す
場合）に比較して顕著に小さくなる。

従ってアニール処理時に発生するストレスによって剥れ
る慣れが少なくなる。従来の場合はモリブデンシサイド
の剥れが目視により確認できたが１本発明によれば実際
にモリブデンシリサイド６のパれが生ぜず、クラックも
発見できなかった。

発明の効果 以上に述べたように１本発明によれば、半導体ウェハの
半導体ｘ子が形成されていない周辺部に５（、ｌてもｉ
Ｎ上のボッ豐のフォトレジストＨすが露光されるので１
周辺部上の被膜が除去される。

従って、半導体ウェハの表面積に占める被膜の占有面積
が小さくなる。依って、アニール時に被膜が下地との間
に発生するストレスにより剥れる惧れがなくなる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｆ）は本発明パターン形成方法の実
施の一例を工程順に示す断面図、第２図は本発明パター
ン形成方法における露光処理を施す領域について説明す
るための半導体ウェハの千面図、第３図は従来例を説明
するための半導体ウェハの平面図である。 符号の説明 ｌ−伊・半導体ウェハ。 ２・・Φ半導体ウェハの周辺部。 ３・・・半導体素子、　　５・・・下地。 ６・・・被膜（モリブデンシリサイド膜）。 ７拳・・ポジ型のフォトレジスト収 出　願　人　ソニー株式会社 代理人弁理士　　小　　松　　祐　　治同　　　　　　
　　　　　尾　　　　川　　　　秀　　　　昭第１図

Claims (1)

【特許請求の範囲】
1. 周辺部を除く領域に互いに分割される複数の半導体素子
   が形成された半導体ウェハの表面にアニールを必要とし
   アニールすると下地との間にストレスを生ぜしめる被膜
   を形成し、該被膜の表面にポジ型のフォトレジスト膜を
   形成し、該レジスト膜に対する露光処理を、半導体ウェ
   ハの表面の一部分に対する露光用光の照射を照射位置を
   順次変えて行うことにより任意の領域を露光する方法で
   行い、レジスト膜をマスクとして上記被膜をエッチング
   することにより被膜を所定のパターンに形成した後該被
   膜に対するアニールを行うパターン形成方法において、
   前記露光処理を半導体ウェハの半導体素子が形成されて
   いない周辺部に対しても施すことを特徴するパターン形
   成方法