JPS6161729B2 - - Google Patents
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- JPS6161729B2 JPS6161729B2 JP3149381A JP3149381A JPS6161729B2 JP S6161729 B2 JPS6161729 B2 JP S6161729B2 JP 3149381 A JP3149381 A JP 3149381A JP 3149381 A JP3149381 A JP 3149381A JP S6161729 B2 JPS6161729 B2 JP S6161729B2
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- 239000003990 capacitor Substances 0.000 claims description 16
- 238000013139 quantization Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims 1
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- 238000007599 discharging Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は高い変換精度及び変換速度をもつ積分
型A/D(アナログ/デイジタル)変換器に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integral type A/D (analog/digital) converter with high conversion accuracy and conversion speed.
積分型A/D変換器において高い変換精度と変
換速度を達成するには変換ビツト数を多くしかつ
クロツク周波数をきわめて高くすることが要求さ
れるが、例えば変換ビツト数16で音声PCM用
として一般的なサンプリング周波数44.33kHzを
実現しようとすればクロツク周波数は略3×
109kHzとなる。 In order to achieve high conversion accuracy and conversion speed in an integral type A/D converter, it is required to increase the number of conversion bits and to make the clock frequency extremely high. If you want to achieve a typical sampling frequency of 44.33kHz, the clock frequency will be approximately 3×
109 kHz.
然しながら、現在このような高い周波数で動作
するデイジタルカウンタ等の実現は技術的に不可
能であり、従来の積分型A/D変換器では所望す
る高い変換精度及び変換速度をもつ変換器が得ら
れない欠点があつた。 However, it is currently technically impossible to realize digital counters that operate at such high frequencies, and conventional integrating A/D converters cannot provide converters with the desired high conversion accuracy and conversion speed. It had some flaws.
本発明はかかる従来の欠点を解決するものであ
り、以下図面に従つて詳述する。 The present invention solves these conventional drawbacks, and will be described in detail below with reference to the drawings.
第1図は本発明に係る積分型A/D変換器を実
現する変換回路の一実施例を示す。アナログ信号
が入力される入力端子1に+入力端子が接続され
たオペアンプ2はトランジスタQ1及び抵抗Rと
共に周知の電流発生回路3を形成し、アナログ信
号のレベルに比例する電流iを発生する。このト
ランジスタQ1のコレクタに各エミツタがそれぞ
れ接続された一対のトランジスタQ2,Q3は電流
切換回路を形成するもので、トランジスタQ2の
コレクタは正のDC電源+V1に、またトランジス
タQ3のコレクタは所要の定電流回路4を介して
正のDC電源+V2(V1<V2)にそれぞれ接続さ
れ、その各ベースには後述する制御信号が印加さ
れる。またトランジスタQ3のコレクタは所要の
コンデンサC1を介して電源+V1に接続される
が、このコレクタと電源+V1間にはダイオード
D1がコンデンサC1と並列に接続されている。電
源+V1に+入力端子が接続された電圧比較器5
はその−入力端子がトランジスタQ3のコレクタ
とコンデンサC1の接続点aに、またその出力端
子がD形フリツプフロツプ回路(以下D−FF回
路)6のD端子及び論理回路7の一方の入力端子
にそれぞれ接続されている。後述する第1のクロ
ツク信号P1がクロツク端子CPに入力されるD−
FF回路6の端子は論理回路7の他方の入力端
子に接続され、この論理回路7のナンド出力がト
ランジスタQ4のベースに、またアンド出力がト
ランジスタQ5のベースにそれぞれ印加される。
一対のトランジスタQ4,Q5は前述のトランジス
タQ2,Q3と同様に電流切換回路を形成し、その
各エミツタは所要の定電流回路8を介して接地G
に、またトランジスタQ4のコレクタは電源+V1
に、さらにトランジスタQ5のコレクタは所要の
定電流回路9を介して電源+V2にそれぞれ接続
されている。トランジスタQ5のコレクタは、ト
ランジスタQ3と同様に、所要のコンデンサC2を
介して電源+V1に接続されるが、このコレクタ
と電源+V1間にはダイオードD2がコンデンサC2
と並列に接続され、また電圧比較器10がその+
入力端子を電源+V1に、その−入力端子をトラ
ンジスタQ5のコレクタとコンデンサC2の接続点
bにそれぞれ接続している。11及び12はそれ
ぞれJKフリツプフロツプ回路で形成される周知
のカウンタ回路を示し、第1のカウンタ回路11
のクロツク端子CPにはクロツク信号P1が、また
第2のカウンタ回路12のクロツク端子CPには
第2のクロツク信号P2がそれぞれ入力されるもの
で、そのカウント動作の開始と停止は各J及びK
端子が制御回路13で制御されることにより行な
われる。ここで制御回路13の出力する信号のう
ち第1及び第2のクロツク信号P1,P2とトランジ
スタQ3のベースに印加される制御信号Sについ
て第2図のタイムチヤートを用いて説明すると、
クロツク信号P1の2倍のパルス周期をもつクロツ
ク信号P2は制御信号Sの“H”及び“L”期間に
対しそれぞれ256個及び512個のパルスをもつもの
で、例えばクロツク信号P1は2進カウンタを用
い、また制御信号Sは256進カウンタと3進ウン
タを用いてそれぞれクロツク信号P2から形成され
る。なお、トランジスタQ2のベースにはこの制
御信号Sを反転した信号である制御信号が印加
される。 FIG. 1 shows an embodiment of a conversion circuit realizing an integral type A/D converter according to the present invention. An operational amplifier 2 whose +input terminal is connected to an input terminal 1 to which an analog signal is input forms a well-known current generating circuit 3 together with a transistor Q1 and a resistor R, and generates a current i proportional to the level of the analog signal. A pair of transistors Q 2 and Q 3 , each emitter of which is connected to the collector of transistor Q 1 , forms a current switching circuit, and the collector of transistor Q 2 is connected to the positive DC power supply +V 1, and the collector of transistor Q 3 is connected to the positive DC power supply +V 1 . The collectors of each are connected to a positive DC power supply +V 2 (V 1 <V 2 ) via a required constant current circuit 4, and a control signal to be described later is applied to each base. Also, the collector of transistor Q 3 is connected to the power supply +V 1 via the required capacitor C 1 , but there is a diode between this collector and the power supply +V 1 .
D 1 is connected in parallel with capacitor C 1 . Voltage comparator 5 with + input terminal connected to power supply +V 1
has its − input terminal connected to the connection point a between the collector of the transistor Q 3 and the capacitor C 1 , and its output terminal connected to the D terminal of the D-type flip-flop circuit (hereinafter referred to as D-FF circuit) 6 and one input terminal of the logic circuit 7. are connected to each. A first clock signal P1 , which will be described later, is input to the clock terminal CP .
The terminal of the FF circuit 6 is connected to the other input terminal of the logic circuit 7, and the NAND output of this logic circuit 7 is applied to the base of the transistor Q4 , and the AND output is applied to the base of the transistor Q5 .
A pair of transistors Q 4 and Q 5 form a current switching circuit like the transistors Q 2 and Q 3 described above, and each emitter is connected to ground G through a required constant current circuit 8.
, and the collector of transistor Q 4 is connected to the power supply +V 1
Furthermore, the collectors of the transistors Q5 are connected to the power supply + V2 via the required constant current circuits 9, respectively. The collector of the transistor Q 5 , like the transistor Q 3 , is connected to the power supply +V 1 through the required capacitor C 2 , but between this collector and the power supply +V 1 a diode D 2 is connected to the capacitor C 2
and the voltage comparator 10 is connected in parallel with the +
The input terminal is connected to the power supply + V1 , and its -input terminal is connected to the connection point b between the collector of the transistor Q5 and the capacitor C2 . 11 and 12 respectively indicate well-known counter circuits formed by JK flip-flop circuits, and the first counter circuit 11
The clock signal P 1 is input to the clock terminal CP of the second counter circuit 12, and the second clock signal P 2 is input to the clock terminal CP of the second counter circuit 12, and the start and stop of the counting operation are as follows. Each J and K
This is done by controlling the terminals by the control circuit 13. Here, among the signals output from the control circuit 13, the first and second clock signals P 1 and P 2 and the control signal S applied to the base of the transistor Q 3 will be explained using the time chart of FIG. 2.
The clock signal P2 , which has a pulse period twice that of the clock signal P1 , has 256 and 512 pulses for the "H" and "L" periods of the control signal S, respectively.For example, the clock signal P1 has A binary counter is used, and the control signal S is formed from the clock signal P2 using a 256-ary counter and a ternary counter, respectively. Note that a control signal, which is an inverted version of the control signal S, is applied to the base of the transistor Q2 .
以上の構成において、第2図を参照しながらそ
の動作を説明すると、制御信号Sが“L”でトラ
ンジスタQ3がオフし、接続点aの電位Vaがダイ
オードD1の順方向電位をVd1として+(V1+Vd1)
であり、また入力端子1に入力されているアナロ
グ信号のレベルに比例する電流iが制御信号に
よりオンしているトランジスタQ2を介して流れ
ている状態から、時間t1で制御信号Sが“H”と
なりトランジスタQ2がオフ、トランジスタQ3が
オンすると、コンデンサC1は電位+(V1+Vd1)を
基準電位とすれば負に充電を開始し、この制御信
号Sの“H”期間において電流iに従う所要の電
荷が充電される。このため接続点aの電位Vaも
これに従つて所要のレベルまで下がる。続いて時
間t2で制御信号Sが“L”となりトランジスタQ2
がオン、トランジスタQ3がオフすると、コンデ
ンサC1に充電された電荷は定電流回路4による
一定電流により放電を開始するが、このときカウ
ンタ回路11は制御回路13によりそのJ及びK
端子が“H”とされてクロツク信号P1のパルス列
のカウントを開始する。そして電位Vaがコンデ
ンサC1の放電とともに上昇し、時間t3でレベル+
V1になり電圧比較器5の出力が“L”から
“H”に変わつてD−FF回路6のD端子が“L”
から“H”になると、D−FF回路6はこの時間
t3経過後のクロツク信号P1のパルスの立上りに応
答してQ端子の出力を“L”から“H”に、また
端子の出力を“H”から“L”に変える。カウ
ンタ回路11はこのQ端子の出力変化に応答して
制御回路13によりそのJ及びK端子が“H”か
ら“L”とされ、そのカウント動作が停止され
て、その出力端子にアナログ信号のレベルに応答
して変化する期間即ち時間t2から時間t3までの間
クロツク信号P1のパルス列をアツプカウントした
最終計数結果の8ビツトの2進符号であるデイジ
タル信号を出力する。 In the above configuration, the operation will be explained with reference to FIG. 2. When the control signal S is "L", the transistor Q3 is turned off, and the potential Va at the connection point a becomes the forward potential of the diode D1 by Vd1. +(V 1 +Vd 1 )
In addition, from a state in which a current i proportional to the level of the analog signal input to the input terminal 1 is flowing through the transistor Q 2 which is turned on by the control signal, the control signal S changes at time t 1 to “ When the transistor Q 2 turns off and the transistor Q 3 turns on, the capacitor C 1 starts charging negatively if the potential + (V 1 + Vd 1 ) is used as the reference potential, and the "H" period of this control signal S The required charge according to the current i is charged at . Therefore, the potential Va at the connection point a also decreases to the required level. Subsequently, at time t2 , the control signal S becomes "L" and the transistor Q2
is turned on and the transistor Q3 is turned off, the charge charged in the capacitor C1 starts discharging by the constant current from the constant current circuit 4, but at this time, the counter circuit 11 is controlled by the control circuit 13 to
The terminal is set to "H" and starts counting the pulse train of the clock signal P1 . Then, the potential Va rises as the capacitor C 1 is discharged, and at time t 3 the level increases
V 1 , the output of the voltage comparator 5 changes from "L" to "H", and the D terminal of the D-FF circuit 6 becomes "L".
to “H”, the D-FF circuit 6
In response to the rise of the pulse of the clock signal P1 after t3 has elapsed, the output of the Q terminal is changed from "L" to "H", and the output of the terminal is changed from "H" to "L". In response to this change in the output of the Q terminal, the counter circuit 11 changes its J and K terminals from "H" to "L" by the control circuit 13, stops its counting operation, and outputs the level of the analog signal to its output terminal. A digital signal which is an 8-bit binary code of the final count result obtained by up-counting the pulse train of the clock signal P1 during a period that changes in response to the clock signal P1 , that is, from time t2 to time t3, is output.
他方、論理回路7は電圧比較器5の出力が
“L”から“H”に変わつた後、D−FF回路6の
端子の出力が“H”から“L”に変わるまでの
期間において、そのアンド出力とナンド出力の出
力状態を変える。これを第3図のタイムチヤート
を用いてさらに詳述すると、時間t3で電圧比較器
5の出力が“L”から“H”に変わると論理回路
7のアンド出力は“L”から“H”に、またナン
ド出力は“H”から“L”に変わり、この出力状
態は時間t3経過後のクロツク信号P1のパルスPy
の立上りによりD−FF回路6の端子の出力が
“H”から“L”に変わるまでの期間Tyの間続
く。またカウンタ回路11はクロツク信号P1の各
パルスの立下りに応答してアツプカウントしてい
くので、そのカウント動作が停止されたときのカ
ウント結果はパルスPyの一個手前のパルスPxま
でのパルス列をカウントしたものとなる。従つ
て、パルスPxの立下りがカウントされた時間t4
後時間t3までの期間Txが上述の量子化における
量子化誤差に対応するものとなり、この量子化誤
差の大きさは期間Txに比例し、期間Tyに反比例
することが分かる。なお、第3図aは期間Txが
長い場合、また第3図bはその逆の場合をそれぞ
れ示すものである。 On the other hand, the logic circuit 7 operates during the period after the output of the voltage comparator 5 changes from "L" to "H" until the output of the terminal of the D-FF circuit 6 changes from "H" to "L". Change the output state of AND output and NAND output. To explain this in more detail using the time chart in Fig. 3, when the output of the voltage comparator 5 changes from "L" to "H" at time t3 , the AND output of the logic circuit 7 changes from "L" to "H". ”, and the NAND output changes from “H” to “L”, and this output state is the pulse P y of the clock signal P 1 after the elapse of time t 3 .
The period T y continues until the output of the terminal of the D-FF circuit 6 changes from "H" to "L" due to the rise of the signal. In addition, the counter circuit 11 counts up in response to the falling edge of each pulse of the clock signal P1 , so when the counting operation is stopped, the count result is from the pulse Py to the pulse Px one pulse before the clock signal Py . This is a count of pulse trains. Therefore, the time t 4 at which the falling edge of the pulse P x was counted
It can be seen that the period T x up to the later time t 3 corresponds to the quantization error in the above-mentioned quantization, and the magnitude of this quantization error is proportional to the period T x and inversely proportional to the period T y . Note that FIG. 3a shows the case where the period T x is long, and FIG. 3b shows the opposite case.
そこで、本発明においては、この量子化誤差の
大きさに応答して変化する期間Tyを利用して、
量子化誤差分につきさらに量子化を行なうもので
ある。即ち、トランジスタQ4がオン、トランジ
スタQ5がオフし、接続点bの電位Vbがダイオー
ドD2の順方向電位をVd2として+(V1+Vd2)であ
り、定電流回路8の電流がトランジスタQ4を介
して流れている状態から、時間t3で論理回路7の
出力状態が変わつてトランジスタQ4がオフ、ト
ランジスタQ5がオンすると、コンデンサC2は電
位+(V1+Vd2)を基準電位とすればコンデンサC1
と同様に負に充電を開始し、期間Tyにおいて所
要の電荷が充電される。このため電位Vbもこれ
に従つて所要のレベルまで下がる。そしてパルス
Pyの立上りにより期間Tyが終了し、トランジス
タQ4がオン、トランジスタQ5がオフすると、コ
ンデンサC2に充電された電荷は定電流回路9に
よる一定電流により放電を開始するが、このとき
カウンタ回路12は制御回路13によりそのJ及
びK端子ば“H”とされてクロツク信号P2のパル
ス列のカウントを開始する。続いて、電位Vbが
コンデンサC2の放電とともに上昇してレベル+
V1になり、電圧比較器10の出力が“L”から
“H”に変わると、制御回路13はカウンタ回路
12のJ及びK端子を“H”から“L”に変えて
カウント動作を停止させる。ここでカウンタ回路
12のカウント期間は期間Tyに比例し、カウン
タ回路11により量子化誤差の大きさに反比例す
るので、カウンタ回路12はダウンカウンタで構
成され、その出力端子に量子化誤差の大きさに比
例して変化する8ビツトの2進符号であるデイジ
タル信号を出力する。このカウンタ回路12にデ
イジタル信号は所要のラツチ回路(図示せず)に
ラツチされているカウンタ回路11によるデイジ
タル信号とともにサンプリングされたアナログ信
号の量子化信号として同期してとり出され、また
各カウンタ回路11,12はそれぞれ所要の時期
にリセツトされて次の量子化動作に備えるもので
あり、これによりサンプリングしたアナログ信号
を二段階の量子化により量子化誤差の小いデイジ
タル信号に変換できると共にその変換ビツト数を
多くすることができる。 Therefore, in the present invention, by using the period T y that changes in response to the magnitude of this quantization error,
Further quantization is performed for the quantization error. That is, the transistor Q 4 is on, the transistor Q 5 is off, the potential V b at the connection point b is +(V 1 +Vd 2 ) with the forward potential of the diode D 2 being Vd 2 , and the current of the constant current circuit 8 is is flowing through the transistor Q4 , the output state of the logic circuit 7 changes at time t3 , the transistor Q4 is turned off and the transistor Q5 is turned on, and the capacitor C2 has a potential of +( V1 + Vd2 ) as the reference potential, the capacitor C 1
Similarly, negative charging is started, and the required charge is charged during the period T y . Therefore, the potential V b also decreases to the required level. When the period T y ends with the rise of the pulse P y and the transistor Q 4 is turned on and the transistor Q 5 is turned off, the electric charge charged in the capacitor C 2 starts to be discharged by the constant current from the constant current circuit 9. At this time, the J and K terminals of the counter circuit 12 are set to "H" by the control circuit 13, and the counter circuit 12 starts counting the pulse train of the clock signal P2. Subsequently, the potential V b rises as the capacitor C 2 discharges, reaching the level +
When the voltage reaches V 1 and the output of the voltage comparator 10 changes from "L" to "H", the control circuit 13 changes the J and K terminals of the counter circuit 12 from "H" to "L" and stops the counting operation. let Here, the count period of the counter circuit 12 is proportional to the period T y and is inversely proportional to the magnitude of the quantization error by the counter circuit 11, so the counter circuit 12 is constituted by a down counter, and the output terminal of the counter circuit It outputs a digital signal that is an 8-bit binary code that changes in proportion to the current value. The digital signal is output to this counter circuit 12 in synchronization with the digital signal from the counter circuit 11 which is latched in a required latch circuit (not shown) as a quantized signal of the sampled analog signal. 11 and 12 are each reset at a required time to prepare for the next quantization operation, which allows the sampled analog signal to be converted into a digital signal with small quantization error through two-step quantization, and the conversion. The number of bits can be increased.
なお、上述の実施例においては、カウンタ回路
12による変換精度を高めるべくクロツク信号P2
のパルス周期をクロツク信号P1の例えば2倍とし
たが、これに限定されないことは勿論である。ま
た、カウンタ回路12としてアツプカウンタを用
いることもでき、この場合その反転出力をとり出
せば良い。さらに変換ビツト数なども実施例に限
定されるものではない。 In the above-described embodiment, in order to improve the conversion accuracy by the counter circuit 12, the clock signal P 2
Although the pulse period of the clock signal P1 is, for example, twice that of the clock signal P1, it is needless to say that the pulse period is not limited to this. Further, an up counter may be used as the counter circuit 12, and in this case, the inverted output thereof may be taken out. Furthermore, the number of conversion bits is not limited to the embodiment.
以上の本発明によれば、高いクロツク周波数を
用いても変換ビツト数を多くできるので、高い変
換精度及び変換速度をもつ積分型A/D変換器を
実現できる。 According to the present invention as described above, the number of conversion bits can be increased even if a high clock frequency is used, so an integral type A/D converter with high conversion accuracy and conversion speed can be realized.
第1図は本発明に係る積分型A/D変換器の一
実施例の回路図、第2図及び第3図は本発明の説
明に供するタイムチヤートをそれぞれ示す。
C1,C2……コンデンサ、Q1〜Q5……トランジ
スタ、P1,P2……クロツク信号、S,……制御
信号、4,8,9……定電流回路、5,10……
電圧比較器、6……D−FF回路、7……論理回
路、11,12……カウンタ回路、13……制御
回路。
FIG. 1 is a circuit diagram of an embodiment of an integral type A/D converter according to the present invention, and FIGS. 2 and 3 are time charts for explaining the present invention. C 1 , C 2 ... Capacitor, Q 1 - Q 5 ... Transistor, P 1 , P 2 ... Clock signal, S, ... Control signal, 4, 8, 9 ... Constant current circuit, 5, 10 ... …
Voltage comparator, 6...D-FF circuit, 7...logic circuit, 11, 12...counter circuit, 13...control circuit.
Claims (1)
ンサに充電後、一定電流による該充電電荷の放電
とともに第1のクロツク信号のパルス列のカウン
トを開始し、該放電により前記コンデンサの電荷
が所定値になつたことを検出して前記カウントを
停止することにより前記アナログ信号のレベルに
対応するデイジタル信号を形成する積分型A/D
変換器において、 前記所定値の検出後前記第1のクロツク信号の
パルスが検出されるまでの時間幅に応答する期間
第2のクロツク信号のパルス列をカウントするこ
とにより前記第1のクロツク信号のカウントによ
る量子化誤差分に対応するデイジタル信号を形成
することを特徴とする積分型A/D変換器。 2 第2のクロツク信号は第1のクロツク信号に
比べ短いパルス周期をもつ特許請求の範囲第1項
記載の積分型A/D変換器。[Claims] 1. After charging a capacitor with an electric charge corresponding to the level of an analog signal, counting of the pulse train of the first clock signal is started as the charged electric charge is discharged by a constant current, and as a result of the discharge, the electric charge of the capacitor is an integral A/D that forms a digital signal corresponding to the level of the analog signal by detecting that the value has reached a predetermined value and stopping the counting;
In the converter, the first clock signal is counted by counting the pulse train of the second clock signal for a period responsive to the time width from the detection of the predetermined value until the pulse of the first clock signal is detected. An integral type A/D converter, characterized in that it forms a digital signal corresponding to a quantization error. 2. The integral type A/D converter according to claim 1, wherein the second clock signal has a shorter pulse period than the first clock signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3149381A JPS57145430A (en) | 1981-03-05 | 1981-03-05 | Integrating a/d converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3149381A JPS57145430A (en) | 1981-03-05 | 1981-03-05 | Integrating a/d converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57145430A JPS57145430A (en) | 1982-09-08 |
JPS6161729B2 true JPS6161729B2 (en) | 1986-12-26 |
Family
ID=12332770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3149381A Granted JPS57145430A (en) | 1981-03-05 | 1981-03-05 | Integrating a/d converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57145430A (en) |
-
1981
- 1981-03-05 JP JP3149381A patent/JPS57145430A/en active Granted
Also Published As
Publication number | Publication date |
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JPS57145430A (en) | 1982-09-08 |
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