JPS6161729B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は高い変換精度及び変換速度をもつ積分
型Ａ／Ｄ（アナログ／デイジタル）変換器に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an integral type A/D (analog/digital) converter with high conversion accuracy and conversion speed.

積分型Ａ／Ｄ変換器において高い変換精度と変
換速度を達成するには変換ビツト数を多くしかつ
クロツク周波数をきわめて高くすることが要求さ
れるが、例えば変換ビツト数１６で音声PCM用
として一般的なサンプリング周波数44.33kHzを
実現しようとすればクロツク周波数は略３×
10⁹kHzとなる。 In order to achieve high conversion accuracy and conversion speed in an integral type A/D converter, it is required to increase the number of conversion bits and to make the clock frequency extremely high. If you want to achieve a typical sampling frequency of 44.33kHz, the clock frequency will be approximately 3×
¹⁰⁹ kHz.

然しながら、現在このような高い周波数で動作
するデイジタルカウンタ等の実現は技術的に不可
能であり、従来の積分型Ａ／Ｄ変換器では所望す
る高い変換精度及び変換速度をもつ変換器が得ら
れない欠点があつた。 However, it is currently technically impossible to realize digital counters that operate at such high frequencies, and conventional integrating A/D converters cannot provide converters with the desired high conversion accuracy and conversion speed. It had some flaws.

本発明はかかる従来の欠点を解決するものであ
り、以下図面に従つて詳述する。 The present invention solves these conventional drawbacks, and will be described in detail below with reference to the drawings.

第１図は本発明に係る積分型Ａ／Ｄ変換器を実
現する変換回路の一実施例を示す。アナログ信号
が入力される入力端子１に＋入力端子が接続され
たオペアンプ２はトランジスタQ₁及び抵抗Ｒと
共に周知の電流発生回路３を形成し、アナログ信
号のレベルに比例する電流ｉを発生する。このト
ランジスタQ₁のコレクタに各エミツタがそれぞ
れ接続された一対のトランジスタQ₂，Q₃は電流
切換回路を形成するもので、トランジスタQ₂の
コレクタは正のDC電源＋V₁に、またトランジス
タQ₃のコレクタは所要の定電流回路４を介して
正のDC電源＋V₂（V₁＜V₂）にそれぞれ接続さ
れ、その各ベースには後述する制御信号が印加さ
れる。またトランジスタQ₃のコレクタは所要の
コンデンサC₁を介して電源＋V₁に接続される
が、このコレクタと電源＋V₁間にはダイオード
D₁がコンデンサC₁と並列に接続されている。電
源＋V₁に＋入力端子が接続された電圧比較器５
はその−入力端子がトランジスタQ₃のコレクタ
とコンデンサC₁の接続点ａに、またその出力端
子がＤ形フリツプフロツプ回路（以下Ｄ−FF回
路）６のＤ端子及び論理回路７の一方の入力端子
にそれぞれ接続されている。後述する第１のクロ
ツク信号P₁がクロツク端子Ｃ_Pに入力されるＤ−
FF回路６の端子は論理回路７の他方の入力端
子に接続され、この論理回路７のナンド出力がト
ランジスタQ₄のベースに、またアンド出力がト
ランジスタQ₅のベースにそれぞれ印加される。
一対のトランジスタQ₄，Q₅は前述のトランジス
タQ₂，Q₃と同様に電流切換回路を形成し、その
各エミツタは所要の定電流回路８を介して接地Ｇ
に、またトランジスタQ₄のコレクタは電源＋V₁
に、さらにトランジスタQ₅のコレクタは所要の
定電流回路９を介して電源＋V₂にそれぞれ接続
されている。トランジスタQ₅のコレクタは、ト
ランジスタQ₃と同様に、所要のコンデンサC₂を
介して電源＋V₁に接続されるが、このコレクタ
と電源＋V₁間にはダイオードD₂がコンデンサC₂
と並列に接続され、また電圧比較器１０がその＋
入力端子を電源＋V₁に、その−入力端子をトラ
ンジスタQ₅のコレクタとコンデンサC₂の接続点
ｂにそれぞれ接続している。１１及び１２はそれ
ぞれJKフリツプフロツプ回路で形成される周知
のカウンタ回路を示し、第１のカウンタ回路１１
のクロツク端子Ｃ_Pにはクロツク信号P₁が、また
第２のカウンタ回路１２のクロツク端子Ｃ_Pには
第２のクロツク信号P₂がそれぞれ入力されるもの
で、そのカウント動作の開始と停止は各Ｊ及びＫ
端子が制御回路１３で制御されることにより行な
われる。ここで制御回路１３の出力する信号のう
ち第１及び第２のクロツク信号P₁，P₂とトランジ
スタQ₃のベースに印加される制御信号Ｓについ
て第２図のタイムチヤートを用いて説明すると、
クロツク信号P₁の２倍のパルス周期をもつクロツ
ク信号P₂は制御信号Ｓの“Ｈ”及び“Ｌ”期間に
対しそれぞれ256個及び512個のパルスをもつもの
で、例えばクロツク信号P₁は２進カウンタを用
い、また制御信号Ｓは256進カウンタと３進ウン
タを用いてそれぞれクロツク信号P₂から形成され
る。なお、トランジスタQ₂のベースにはこの制
御信号Ｓを反転した信号である制御信号が印加
される。 FIG. 1 shows an embodiment of a conversion circuit realizing an integral type A/D converter according to the present invention. An operational amplifier 2 whose +input terminal is connected to an input terminal 1 to which an analog signal is input forms a well-known current generating circuit 3 together with a transistor _Q1 and a resistor R, and generates a current i proportional to the level of the analog signal. A pair of transistors Q ₂ and Q ₃ , each emitter of which is connected to the collector of transistor Q ₁ , forms a current switching circuit, and the collector of transistor Q ₂ is connected to the positive DC power supply +V 1, and the collector of transistor Q ₃ is connected to the positive DC power supply +V ₁ . The collectors of each are connected to a positive DC power supply +V ₂ (V ₁ <V ₂ ) via a required constant current circuit 4, and a control signal to be described later is applied to each base. Also, the collector of transistor Q ₃ is connected to the power supply +V ₁ via the required capacitor C ₁ , but there is a diode between this collector and the power supply +V ₁ .
D ₁ is connected in parallel with capacitor C ₁ . Voltage comparator 5 with + input terminal connected to power supply +V ₁
has its − input terminal connected to the connection point a between the collector of the transistor Q ₃ and the capacitor C ₁ , and its output terminal connected to the D terminal of the D-type flip-flop circuit (hereinafter referred to as D-FF circuit) 6 and one input terminal of the logic circuit 7. are connected to each. A first clock signal _P1 , which will be described later, is input to the clock terminal _CP .
The terminal of the FF circuit 6 is connected to the other input terminal of the logic circuit 7, and the NAND output of this logic circuit 7 is applied to the base of the transistor _Q4 , and the AND output is applied to the base of the transistor _Q5 .
A pair of transistors Q ₄ and Q ₅ form a current switching circuit like the transistors Q ₂ and Q ₃ described above, and each emitter is connected to ground G through a required constant current circuit 8.
, and the collector of transistor Q ₄ is connected to the power supply +V ₁
Furthermore, the collectors of the transistors _Q5 are connected to the power supply + _V2 via the required constant current circuits 9, respectively. The collector of the transistor Q ₅ , like the transistor Q ₃ , is connected to the power supply +V ₁ through the required capacitor C ₂ , but between this collector and the power supply +V ₁ a diode D ₂ is connected to the capacitor C ₂
and the voltage comparator 10 is connected in parallel with the +
The input terminal is connected to the power supply + _V1 , and its -input terminal is connected to the connection point b between the collector of the transistor _Q5 and the capacitor _C2 . 11 and 12 respectively indicate well-known counter circuits formed by JK flip-flop circuits, and the first counter circuit 11
The clock signal _{P 1} is input to the clock terminal CP of the second counter circuit 12, and the second clock signal _{P 2} is input to the clock terminal CP of the second counter circuit 12, and the start and stop of the counting operation are as follows. Each J and K
This is done by controlling the terminals by the control circuit 13. Here, among the signals output from the control circuit 13, the first and second clock signals P ₁ and P ₂ and the control signal S applied to the base of the transistor Q ₃ will be explained using the time chart of FIG. 2.
The clock signal _P2 , which has a pulse period twice that of the clock signal _P1 , has 256 and 512 pulses for the "H" and "L" periods of the control signal S, respectively.For example, the clock signal _P1 has A binary counter is used, and the control signal S is formed from the clock signal _P2 using a 256-ary counter and a ternary counter, respectively. Note that a control signal, which is an inverted version of the control signal S, is applied to the base of the transistor _Q2 .

以上の構成において、第２図を参照しながらそ
の動作を説明すると、制御信号Ｓが“Ｌ”でトラ
ンジスタQ₃がオフし、接続点ａの電位Vaがダイ
オードD₁の順方向電位をVd₁として＋（V₁＋Vd₁）
であり、また入力端子１に入力されているアナロ
グ信号のレベルに比例する電流ｉが制御信号に
よりオンしているトランジスタQ₂を介して流れ
ている状態から、時間t₁で制御信号Ｓが“Ｈ”と
なりトランジスタQ₂がオフ、トランジスタQ₃が
オンすると、コンデンサC₁は電位＋（V₁＋Vd₁）を
基準電位とすれば負に充電を開始し、この制御信
号Ｓの“Ｈ”期間において電流ｉに従う所要の電
荷が充電される。このため接続点ａの電位Vaも
これに従つて所要のレベルまで下がる。続いて時
間t₂で制御信号Ｓが“Ｌ”となりトランジスタQ₂
がオン、トランジスタQ₃がオフすると、コンデ
ンサC₁に充電された電荷は定電流回路４による
一定電流により放電を開始するが、このときカウ
ンタ回路１１は制御回路１３によりそのＪ及びＫ
端子が“Ｈ”とされてクロツク信号P₁のパルス列
のカウントを開始する。そして電位Vaがコンデ
ンサC₁の放電とともに上昇し、時間t₃でレベル＋
V₁になり電圧比較器５の出力が“Ｌ”から
“Ｈ”に変わつてＤ−FF回路６のＤ端子が“Ｌ”
から“Ｈ”になると、Ｄ−FF回路６はこの時間
t₃経過後のクロツク信号P₁のパルスの立上りに応
答してＱ端子の出力を“Ｌ”から“Ｈ”に、また
端子の出力を“Ｈ”から“Ｌ”に変える。カウ
ンタ回路１１はこのＱ端子の出力変化に応答して
制御回路１３によりそのＪ及びＫ端子が“Ｈ”か
ら“Ｌ”とされ、そのカウント動作が停止され
て、その出力端子にアナログ信号のレベルに応答
して変化する期間即ち時間t₂から時間t₃までの間
クロツク信号P₁のパルス列をアツプカウントした
最終計数結果の８ビツトの２進符号であるデイジ
タル信号を出力する。 In the above configuration, the operation will be explained with reference to FIG. 2. When the control signal S is "L", the transistor _Q3 is turned off, and the potential Va at the connection point a becomes the forward potential of the diode _D1 by _Vd1. +(V ₁ +Vd ₁ )
In addition, from a state in which a current i proportional to the level of the analog signal input to the input terminal 1 is flowing through the transistor Q ₂ which is turned on by the control signal, the control signal S changes at time t ₁ to “ When the transistor Q ₂ turns off and the transistor Q ₃ turns on, the capacitor C ₁ starts charging negatively if the potential + (V ₁ + Vd ₁ ) is used as the reference potential, and the "H" period of this control signal S The required charge according to the current i is charged at . Therefore, the potential Va at the connection point a also decreases to the required level. Subsequently, at time _t2 , the control signal S becomes "L" and the transistor _Q2
is turned on and the transistor _Q3 is turned off, the charge charged in the capacitor _C1 starts discharging by the constant current from the constant current circuit 4, but at this time, the counter circuit 11 is controlled by the control circuit 13 to
The terminal is set to "H" and starts counting the pulse train of the clock signal _P1 . Then, the potential Va rises as the capacitor C ₁ is discharged, and at time t ₃ the level increases
V ₁ , the output of the voltage comparator 5 changes from "L" to "H", and the D terminal of the D-FF circuit 6 becomes "L".
to “H”, the D-FF circuit 6
In response to the rise of the pulse of the clock signal _P1 after _t3 has elapsed, the output of the Q terminal is changed from "L" to "H", and the output of the terminal is changed from "H" to "L". In response to this change in the output of the Q terminal, the counter circuit 11 changes its J and K terminals from "H" to "L" by the control circuit 13, stops its counting operation, and outputs the level of the analog signal to its output terminal. A digital signal which is an 8-bit binary code of the final count result obtained by up-counting the pulse train of the clock signal _P1 during a period that changes in response to the clock signal _P1 , that is, from time _t2 to time t3, is output.

他方、論理回路７は電圧比較器５の出力が
“Ｌ”から“Ｈ”に変わつた後、Ｄ−FF回路６の
端子の出力が“Ｈ”から“Ｌ”に変わるまでの
期間において、そのアンド出力とナンド出力の出
力状態を変える。これを第３図のタイムチヤート
を用いてさらに詳述すると、時間t₃で電圧比較器
５の出力が“Ｌ”から“Ｈ”に変わると論理回路
７のアンド出力は“Ｌ”から“Ｈ”に、またナン
ド出力は“Ｈ”から“Ｌ”に変わり、この出力状
態は時間t₃経過後のクロツク信号P₁のパルスＰ_y
の立上りによりＤ−FF回路６の端子の出力が
“Ｈ”から“Ｌ”に変わるまでの期間Ｔ_yの間続
く。またカウンタ回路１１はクロツク信号P₁の各
パルスの立下りに応答してアツプカウントしてい
くので、そのカウント動作が停止されたときのカ
ウント結果はパルスＰ_yの一個手前のパルスＰ_xま
でのパルス列をカウントしたものとなる。従つ
て、パルスＰ_xの立下りがカウントされた時間t₄
後時間t₃までの期間Ｔ_xが上述の量子化における
量子化誤差に対応するものとなり、この量子化誤
差の大きさは期間Ｔ_xに比例し、期間Ｔ_yに反比例
することが分かる。なお、第３図ａは期間Ｔ_xが
長い場合、また第３図ｂはその逆の場合をそれぞ
れ示すものである。 On the other hand, the logic circuit 7 operates during the period after the output of the voltage comparator 5 changes from "L" to "H" until the output of the terminal of the D-FF circuit 6 changes from "H" to "L". Change the output state of AND output and NAND output. To explain this in more detail using the time chart in Fig. 3, when the output of the voltage comparator 5 changes from "L" to "H" at time _t3 , the AND output of the logic circuit 7 changes from "L" to "H". ”, and the NAND output changes from “H” to “L”, and this output state is the pulse P _y of the clock signal P ₁ after the elapse of time t ₃ .
The period T _y continues until the output of the terminal of the D-FF circuit 6 changes from "H" to "L" due to the rise of the signal. In addition, the counter circuit 11 counts up in response to the falling edge of each pulse of the clock signal _P1 , so when the counting operation is stopped, the count result is from the pulse Py to the pulse _Px one pulse before the clock signal _Py . This is a count of pulse trains. Therefore, the time t ₄ at which the falling edge of the pulse P _x was counted
It can be seen that the period T _x up to the later time t ₃ corresponds to the quantization error in the above-mentioned quantization, and the magnitude of this quantization error is proportional to the period T _x and inversely proportional to the period T _y . Note that FIG. 3a shows the case where the period T _x is long, and FIG. 3b shows the opposite case.

そこで、本発明においては、この量子化誤差の
大きさに応答して変化する期間Ｔ_yを利用して、
量子化誤差分につきさらに量子化を行なうもので
ある。即ち、トランジスタQ₄がオン、トランジ
スタQ₅がオフし、接続点ｂの電位Ｖ_bがダイオー
ドD₂の順方向電位をVd₂として＋（V₁＋Vd₂）であ
り、定電流回路８の電流がトランジスタQ₄を介
して流れている状態から、時間t₃で論理回路７の
出力状態が変わつてトランジスタQ₄がオフ、ト
ランジスタQ₅がオンすると、コンデンサC₂は電
位＋（V₁＋Vd₂）を基準電位とすればコンデンサC₁
と同様に負に充電を開始し、期間Ｔ_yにおいて所
要の電荷が充電される。このため電位Ｖ_bもこれ
に従つて所要のレベルまで下がる。そしてパルス
Ｐ_yの立上りにより期間Ｔ_yが終了し、トランジス
タQ₄がオン、トランジスタQ₅がオフすると、コ
ンデンサC₂に充電された電荷は定電流回路９に
よる一定電流により放電を開始するが、このとき
カウンタ回路１２は制御回路１３によりそのＪ及
びＫ端子ば“Ｈ”とされてクロツク信号P₂のパル
ス列のカウントを開始する。続いて、電位Ｖ_bが
コンデンサC₂の放電とともに上昇してレベル＋
V₁になり、電圧比較器１０の出力が“Ｌ”から
“Ｈ”に変わると、制御回路１３はカウンタ回路
１２のＪ及びＫ端子を“Ｈ”から“Ｌ”に変えて
カウント動作を停止させる。ここでカウンタ回路
１２のカウント期間は期間Ｔ_yに比例し、カウン
タ回路１１により量子化誤差の大きさに反比例す
るので、カウンタ回路１２はダウンカウンタで構
成され、その出力端子に量子化誤差の大きさに比
例して変化する８ビツトの２進符号であるデイジ
タル信号を出力する。このカウンタ回路１２にデ
イジタル信号は所要のラツチ回路（図示せず）に
ラツチされているカウンタ回路１１によるデイジ
タル信号とともにサンプリングされたアナログ信
号の量子化信号として同期してとり出され、また
各カウンタ回路１１，１２はそれぞれ所要の時期
にリセツトされて次の量子化動作に備えるもので
あり、これによりサンプリングしたアナログ信号
を二段階の量子化により量子化誤差の小いデイジ
タル信号に変換できると共にその変換ビツト数を
多くすることができる。 Therefore, in the present invention, by using the period T _y that changes in response to the magnitude of this quantization error,
Further quantization is performed for the quantization error. That is, the transistor Q ₄ is on, the transistor Q ₅ is off, the potential V _b at the connection point b is +(V ₁ +Vd ₂ ) with the forward potential of the diode D ₂ being Vd ₂ , and the current of the constant current circuit 8 is is flowing through the transistor _Q4 , the output state of the logic circuit 7 changes at time _t3 , the transistor _Q4 is turned off and the transistor _Q5 is turned on, and the capacitor _C2 has a potential of +( _V1 + _Vd2 ) as the reference potential, the capacitor C ₁
Similarly, negative charging is started, and the required charge is charged during the period T _y . Therefore, the potential V _b also decreases to the required level. When the period T _y ends with the rise of the pulse P _y and the transistor Q ₄ is turned on and the transistor Q ₅ is turned off, the electric charge charged in the capacitor C ₂ starts to be discharged by the constant current from the constant current circuit 9. At this time, the J and K terminals of the counter circuit 12 are set to "H" by the control circuit 13, and the counter circuit ₁₂ starts counting the pulse train of the clock signal P2. Subsequently, the potential V _b rises as the capacitor C ₂ discharges, reaching the level +
When the voltage reaches V ₁ and the output of the voltage comparator 10 changes from "L" to "H", the control circuit 13 changes the J and K terminals of the counter circuit 12 from "H" to "L" and stops the counting operation. let Here, the count period of the counter circuit 12 is proportional to the period T _y and is inversely proportional to the magnitude of the quantization error by the counter circuit 11, so the counter circuit 12 is constituted by a down counter, and the output terminal of the counter circuit It outputs a digital signal that is an 8-bit binary code that changes in proportion to the current value. The digital signal is output to this counter circuit 12 in synchronization with the digital signal from the counter circuit 11 which is latched in a required latch circuit (not shown) as a quantized signal of the sampled analog signal. 11 and 12 are each reset at a required time to prepare for the next quantization operation, which allows the sampled analog signal to be converted into a digital signal with small quantization error through two-step quantization, and the conversion. The number of bits can be increased.

なお、上述の実施例においては、カウンタ回路
１２による変換精度を高めるべくクロツク信号P₂
のパルス周期をクロツク信号P₁の例えば２倍とし
たが、これに限定されないことは勿論である。ま
た、カウンタ回路１２としてアツプカウンタを用
いることもでき、この場合その反転出力をとり出
せば良い。さらに変換ビツト数なども実施例に限
定されるものではない。 In the above-described embodiment, in order to improve the conversion accuracy by the counter circuit 12, the clock signal P ₂
Although the pulse period of the clock signal _P1 is, for example, twice that of the clock signal P1, it is needless to say that the pulse period is not limited to this. Further, an up counter may be used as the counter circuit 12, and in this case, the inverted output thereof may be taken out. Furthermore, the number of conversion bits is not limited to the embodiment.

以上の本発明によれば、高いクロツク周波数を
用いても変換ビツト数を多くできるので、高い変
換精度及び変換速度をもつ積分型Ａ／Ｄ変換器を
実現できる。 According to the present invention as described above, the number of conversion bits can be increased even if a high clock frequency is used, so an integral type A/D converter with high conversion accuracy and conversion speed can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る積分型Ａ／Ｄ変換器の一
実施例の回路図、第２図及び第３図は本発明の説
明に供するタイムチヤートをそれぞれ示す。 C₁，C₂……コンデンサ、Q₁〜Q₅……トランジ
スタ、P₁，P₂……クロツク信号、Ｓ，……制御
信号、４，８，９……定電流回路、５，１０……
電圧比較器、６……Ｄ−FF回路、７……論理回
路、１１，１２……カウンタ回路、１３……制御
回路。 FIG. 1 is a circuit diagram of an embodiment of an integral type A/D converter according to the present invention, and FIGS. 2 and 3 are time charts for explaining the present invention. C ₁ , C ₂ ... Capacitor, Q ₁ - Q ₅ ... Transistor, P ₁ , P ₂ ... Clock signal, S, ... Control signal, 4, 8, 9 ... Constant current circuit, 5, 10 ... …
Voltage comparator, 6...D-FF circuit, 7...logic circuit, 11, 12...counter circuit, 13...control circuit.

Claims (1)

【特許請求の範囲】 １ アナログ信号のレベルに応じた電荷をコンデ
ンサに充電後、一定電流による該充電電荷の放電
とともに第１のクロツク信号のパルス列のカウン
トを開始し、該放電により前記コンデンサの電荷
が所定値になつたことを検出して前記カウントを
停止することにより前記アナログ信号のレベルに
対応するデイジタル信号を形成する積分型Ａ／Ｄ
変換器において、 前記所定値の検出後前記第１のクロツク信号の
パルスが検出されるまでの時間幅に応答する期間
第２のクロツク信号のパルス列をカウントするこ
とにより前記第１のクロツク信号のカウントによ
る量子化誤差分に対応するデイジタル信号を形成
することを特徴とする積分型Ａ／Ｄ変換器。 ２ 第２のクロツク信号は第１のクロツク信号に
比べ短いパルス周期をもつ特許請求の範囲第１項
記載の積分型Ａ／Ｄ変換器。[Claims] 1. After charging a capacitor with an electric charge corresponding to the level of an analog signal, counting of the pulse train of the first clock signal is started as the charged electric charge is discharged by a constant current, and as a result of the discharge, the electric charge of the capacitor is an integral A/D that forms a digital signal corresponding to the level of the analog signal by detecting that the value has reached a predetermined value and stopping the counting;
In the converter, the first clock signal is counted by counting the pulse train of the second clock signal for a period responsive to the time width from the detection of the predetermined value until the pulse of the first clock signal is detected. An integral type A/D converter, characterized in that it forms a digital signal corresponding to a quantization error. 2. The integral type A/D converter according to claim 1, wherein the second clock signal has a shorter pulse period than the first clock signal.