JP2519545Y2 - Cascade integration type A / D converter - Google Patents
Cascade integration type A / D converterInfo
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、積分コンデンサの誘電吸収の影響を改善し
た縦続積分型A/D変換器に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a cascade integration type A / D converter in which the influence of dielectric absorption of an integrating capacitor is improved.
〈従来の技術〉 A/D変換器に集積される一般的な縦続積分型A/D変換回
路の構成例を第３図に示し、その動作を第４図を用いて
説明する。<Prior Art> A configuration example of a general cascade integration type A / D conversion circuit integrated in an A / D converter is shown in FIG. 3, and its operation will be described with reference to FIG.
はじめに、積分器１のスイッチS4をオンとして抵抗Ｒ
を用いてコンデンサＣを一定時間（期間T0）放電する。
次にスイッチS4をオフ、スイッチS1をオンとし、電流源
21より電流Irを流して一定期間（T1）積分を行う。First, turn on the switch S4 of the integrator 1 to turn on the resistor R.
Is used to discharge the capacitor C for a certain time (period T0).
Next, switch S4 is turned off, switch S1 is turned on, and the current source
A current Ir is supplied from 21 to perform integration for a certain period (T1).
次に、スイッチS1をオフ、スイッチS2をオンにして期
間T2にてアナログ入力信号Viをサンプリングする。Next, the switch S1 is turned off and the switch S2 is turned on to sample the analog input signal Vi in the period T2.
この積分を一定時間（T2）行うと、スイッチS2をオ
フ、スイッチS3をオンとし、電流ｉとともに電流源23よ
り電流Ｉを流す。ここで、電流比I/iは後述する下位カ
ウンタ（７ビット下位カウンタ７）のビット数をｎとす
れば、2n−１（この例では127）である。When this integration is performed for a certain time (T2), the switch S2 is turned off, the switch S3 is turned on, and the current I is caused to flow from the current source 23 together with the current i. Here, the current ratio I / i is 2 n -1 (127 in this example), where n is the number of bits of the lower counter (7-bit lower counter 7) described later.
続いて積分器１の出力Vintを第１の比較器３で設定値
（−Vth）を用いて比較を開始する。同時にインターフ
ェイス４を介して９ビット上位カウンタ５にカウント出
力OUT1を与え、期間T3の時間計測を開始する。この９ビ
ット上位カウンタ５は通常の９ビット・カウンタであ
る。Then, the output Vint of the integrator 1 is compared by the first comparator 3 using the set value (-Vth). At the same time, the count output OUT1 is given to the 9-bit high-order counter 5 via the interface 4, and the time measurement of the period T3 is started. The 9-bit high-order counter 5 is a normal 9-bit counter.
積分器１の出力Vintが設定値（−Vth）に達すると、
９ビット上位カウンタ５のカウントを停止するとともに
スイッチS3をオフとし、インターフェイス４より出力OU
T3を出力し、次に電流ｉにのみ関連した積分値Vintを第
２の比較器６でグランド・レベル（０レベル）と比較す
る。同時に、インターフェイス４を介して７ビット下位
カウンタ７にカウント出力OUT2を与えて、期間T4の時間
計測を開始する。この７ビット下位カウンタ７は通常の
７ビット・カウンタである。When the output Vint of the integrator 1 reaches the set value (-Vth),
Stops counting of the 9-bit high-order counter 5, turns off switch S3, and outputs from interface 4 OU
T3 is output, and then the integrated value Vint related only to the current i is compared with the ground level (0 level) by the second comparator 6. At the same time, the count output OUT2 is given to the 7-bit lower-order counter 7 via the interface 4, and the time measurement of the period T4 is started. This 7-bit lower counter 7 is a normal 7-bit counter.
積分器１の出力が０レベルに達すると、７ビット下位
カウンタ７はカウントを停止する。When the output of the integrator 1 reaches 0 level, the 7-bit lower counter 7 stops counting.
期間T5はA/D変換動作のマージン分である。最後に、
電流Ｉ＋ｉ（＝128i）に関連した積分時間T3をカウント
した９ビット上位カウンタ５の内容と、電流ｉに関連し
た積分時間T4をカウントした７ビット下位カウンタ７の
内容より、シフト・レジスタ８を介してアナログ入力信
号Viに対応したディジタル信号Voを得る。即ち、９ビッ
ト上位カウンタ５の内容を上位９ビット、７ビット下位
カウンタ７の内容を下位７ビットとする計16ビットのデ
ィジタル信号Voを得る。The period T5 is a margin for the A / D conversion operation. Finally,
The contents of the 9-bit high-order counter 5 counting the integration time T3 related to the current I + i (= 128i) and the contents of the 7-bit low-order counter 7 counting the integration time T4 related to the current i are passed through the shift register 8. A digital signal Vo corresponding to the analog input signal Vi is obtained. That is, a 16-bit digital signal Vo in which the content of the 9-bit upper counter 5 is the upper 9 bits and the content of the 7-bit lower counter 7 is the lower 7 bits is obtained.
尚、９はクロックCLを入力し、この回路内の各要素を
制御する制御回路である。Reference numeral 9 is a control circuit for inputting a clock CL and controlling each element in this circuit.
このようにして１サイクル（Ｔ）のA/D変換動作が実
行される。In this way, one cycle (T) of A / D conversion operation is executed.
〈考案が解決しようとする課題〉 ところで、以上のような従来の縦続積分型A/D変換器
にあっては、逆積分の傾きが大きい場合や、積分器の出
力が０となりクロック信号CKが与えられて下位カウンタ
７がカウントを停止した後は積分器のコンデンサＣは次
のタイミングまでのマージンT5の時間にT4と同じ逆積分
の傾きでその電圧が次第に上昇し電源電圧近傍まで達す
る。この電圧は次の１サイクルの始めに放電することに
より０レベルにするが、このコンデンサの初期電圧はな
るべく低い方が望ましい。一般にコンデンサには誘電吸
収があるので放電の時にコンデンサの電圧レベルが高い
場合は完全に０レベルに達しない。また、この誘電吸収
にもとずくコンデンサの電圧にはばらつきがあり、コン
デンサの初期電圧のばらつきはカウント誤差の原因とな
る。<Problems to be solved by the invention> By the way, in the conventional cascade integration type A / D converter as described above, when the slope of the inverse integration is large or the output of the integrator becomes 0, the clock signal CK becomes After being supplied and the lower-order counter 7 stops counting, the voltage of the capacitor C of the integrator gradually rises to reach the vicinity of the power supply voltage in the time of the margin T5 until the next timing with the same slope of inverse integration as T4. This voltage is set to 0 level by discharging at the beginning of the next cycle, but it is desirable that the initial voltage of this capacitor is as low as possible. Generally, a capacitor has a dielectric absorption, so that it does not reach 0 level completely when the voltage level of the capacitor is high at the time of discharging. Further, the voltage of the capacitor varies due to the dielectric absorption, and the variation of the initial voltage of the capacitor causes a count error.
なお、誘電吸収とは、誘電体の電気分極が外部電界
（印加電界）の変化に対し速やかに追従できずに、時間
的に遅れを持つため、コンデンサの端子間に直流電圧を
印加した場合、時定数によって決まる過渡電流（充電電
流）と時間に無関係な一定の電流（漏れ電流）が流れる
現象とは別に、誘電体の緩慢な分極によって比較的長い
時間かかって電流が徐々に減衰しながら流れる現象であ
り、短時間放電の後ではコンデンサの両端子間に残留電
圧（回復電圧）を発生させる原因となる。Dielectric absorption means that the electric polarization of the dielectric cannot follow the change of the external electric field (applied electric field) rapidly and has a time delay, so when a DC voltage is applied between the terminals of the capacitor, Apart from the phenomenon that a transient current (charging current) determined by the time constant and a constant current (leakage current) that is irrelevant to time flow, the current slowly flows while gradually decaying due to the slow polarization of the dielectric. This is a phenomenon and causes a residual voltage (recovery voltage) between both terminals of the capacitor after short-time discharge.
従って第５図に示すように制御回路９は積分器の電圧
が０になった時点で積分器のスイッチS4をオンとする信
号を発して積分器の電圧が上昇しない様にしておけばよ
いが（TLの時間遅れは制御回路からの信号が発されてス
イッチS4が起動するまでの時間を示している）。そのよ
うにした場合例えば第６図に示すように外部からのノイ
ズが発生して積分器の出力Vintが瞬間的に０レベル以上
になった時もスイッチS4がオンとなるので誤動作とな
る。本考案は１サイクル（Ｔ）が終了して次のサンプリ
ングに移る際に積分器の電圧がすでに０レベルにあり、
かつ、上記誤動作のない縦続積分型A/D変換器を提供す
ることを目的とする。Therefore, as shown in FIG. 5, the control circuit 9 may issue a signal for turning on the switch S4 of the integrator when the voltage of the integrator becomes 0 so that the voltage of the integrator does not rise. (The time delay of TL indicates the time from when the signal from the control circuit is issued until switch S4 is activated). In such a case, for example, as shown in FIG. 6, even when external noise occurs and the output Vint of the integrator instantaneously becomes 0 level or more, the switch S4 is turned on, which causes a malfunction. According to the present invention, the voltage of the integrator is already at 0 level when one cycle (T) is completed and the next sampling is started,
Moreover, it is an object of the present invention to provide a cascade integration type A / D converter that does not cause the above malfunction.
〈課題を解決するための手段〉 このような課題を解決した本考案は、一定のタイミン
グ（Ｔ）でアナログ入力信号を積分器により積分し、こ
の積分値に電流Ｉ＋ｉ（電流比I/i＝2n−1;nは後述する
下位カウントのビット数）を加えて逆積分して第１の設
定値に達するまでの時間T3を上位カウンタで計数し、次
に電流ｉを加えて逆積分して第２の設定値に達する時間
T4を下位カウンタで計数し、時間値T3及び時間値T4より
前記アナログ入力信号に対応するディジタル信号を得る
縦続積分型A/D変換器において、前記積分器の出力が０
になった時点で制御回路から積分器をリセットするため
のスイッチング信号を出力するようにしたときに、ノイ
ズによって前記積分器の出力が０になったときはその瞬
間的な出力に対しては前記制御回路からのスイッチング
信号が出力しないような遅れ要素を設けたことを特徴と
するものである。<Means for Solving the Problem> The present invention, which has solved such a problem, integrates an analog input signal by an integrator at a constant timing (T), and adds the current I + i (current ratio I / i = 2 n −1; n is the number of bits of the lower count described later) and is inversely integrated to count the time T3 until the first set value is reached by the upper counter, and then the current i is added and inversely integrated. Time to reach the second set value
In a cascade integration A / D converter that counts T4 with a lower counter and obtains a digital signal corresponding to the analog input signal from the time value T3 and the time value T4, the output of the integrator is 0.
When a switching signal for resetting the integrator is output from the control circuit at the time when the output becomes, when the output of the integrator becomes 0 due to noise, The delay element is provided so that the switching signal from the control circuit is not output.
〈作用〉 本考案の縦続積分型A/D変換器は、第２の比較器の後
段に、ノイズの発生時間よりも充分長い所定の時間遅れ
要素を付加することにより、時間T4が経過した後、次の
タイミングに移るまでの所定の時間が経過した後制御装
置が積分器をリセットする信号を発する。<Operation> In the cascade integration type A / D converter of the present invention, by adding a predetermined time delay element sufficiently longer than the noise generation time after the second comparator, the time T4 elapses. , The control device issues a signal for resetting the integrator after a predetermined time elapses until the next timing.
〈実施例〉 第１図は本考案による縦続積分型A/D変換器の要部構
成図を示すもので、この図は第３図に示す従来の縦続積
分型A/D変換器における一点鎖線で囲ったイ部に相当す
る構成図であり、他の部分は第３図と同様なので省略す
る。<Embodiment> FIG. 1 is a block diagram of the main part of a cascade integration type A / D converter according to the present invention. This figure shows the dashed-dotted line in the conventional cascade integration type A / D converter shown in FIG. It is a configuration diagram corresponding to a portion surrounded by, and other portions are omitted because they are similar to FIG.
第１図において、第２の比較器６からの出力IN2はＤ
フリップフロップ回路に入力されIN3としてインタフェ
ース４に入力する（Ｑ出力）。このＤフリップフロップ
回路はIN2の信号を信号の反転なしに１クロック分の時
間（数十μ秒）遅らせる為に寄与する。In FIG. 1, the output IN2 from the second comparator 6 is D
It is input to the flip-flop circuit and input to the interface 4 as IN3 (Q output). This D flip-flop circuit contributes to delay the signal of IN2 by one clock time (tens of microseconds) without inverting the signal.
第２図は上記第１図に示す遅れ要素を持たせた場合の
積分器１の電圧降下（線分Ａ）とＤフリップフロップ回
路30からの出力（IN3）の状態を示すもので、図ではT6
で示す遅れが発生するものとする。なお線分Ｂは遅れ要
素がない場合の積分器１の電圧降下を示し、Ｃで示す部
分は外部ノイズにより積分器の出力が0Vを越えた状態を
示している。FIG. 2 shows the state of the voltage drop (line segment A) of the integrator 1 and the output (IN3) from the D flip-flop circuit 30 when the delay element shown in FIG. 1 is added. T6
It is assumed that there is a delay indicated by. The line segment B shows the voltage drop of the integrator 1 when there is no delay element, and the portion indicated by C shows the state where the output of the integrator exceeds 0V due to external noise.
一般にこの種のA/D変換器において外部ノイズにより
比較器６の出力（IN2）がローレベルになる時間は数ｎ
秒であり、遅れ要素を持たせたIN3の遅れは数十〜数百
ｎ秒である。その結果積分器のスイッチ４をオンとする
制御回路からの信号はノイズには反応せず、T5の時間内
の一定の時間T6が経過した後に発されることになる。In general, in this type of A / D converter, the output (IN2) of the comparator 6 is at a low level for a few n times due to external noise.
The delay of IN3 having a delay element is several tens to several hundreds of n seconds. As a result, the signal from the control circuit that turns on the switch 4 of the integrator does not react to noise, and is emitted after a certain time T6 within the time T5 has elapsed.
なお、本実施例おいては時間遅れ要素としてＤフリッ
プフロップ回路30を用いたが時間遅れ手段はこの実施例
に限ることなく必要に応じて他の手段を用いてもよい。Although the D flip-flop circuit 30 is used as the time delay element in the present embodiment, the time delay means is not limited to this embodiment, and other means may be used if necessary.
〈考案の効果〉 以上述べたように、本考案によれば、積分器の出力が
０になった時点で制御回路から積分器をリセットするた
めのスイッチング信号を出力するようにしたときに、ノ
イズによって前記積分器の出力が０になったときはその
瞬間的な出力に対しては前記制御回路からのスイッチン
グ信号が出力しないような遅れ要素を設けたので誘電吸
収の影響を少なくするとともにカウント誤差のない縦続
積分型A/D変換器を実現することができる。<Effect of Device> As described above, according to the present invention, when the switching circuit for outputting the switching signal for resetting the integrator is output from the control circuit when the output of the integrator becomes 0, noise is generated. Therefore, when the output of the integrator becomes 0, a delay element is provided so that the switching signal from the control circuit does not output to the instantaneous output, so that the influence of dielectric absorption is reduced and the count error is reduced. It is possible to realize a cascade integration type A / D converter that does not have any.
第１図は本考案を実施した縦続積分型A/D変換器の要部
構成図、第２図は第１図に示す遅れ要素を持たせた場合
の積分器１の電圧降下（線分Ａ）とＤフリップフロップ
回路からの出力の状態を示す図、第３図は一般的な縦続
積分型A/D変換回路の構成図、第４図は第１図に示す変
換回路の動作説明図、第５図は遅れ要素がない場合の積
分器１の電圧降下と第２の比較器からの出力の状態を示
す図、第６図は外部からのノイズに対して積分器の出力
が瞬間的に０レベルに達する状態を示す図である。 １……積分器、21,22,23……電流源、３……第１の比較
器、４……インターフェイス、５……９ビット上位カウ
ンタ、６……第２の比較器、７……７ビット下位カウン
タ、８……シフト・レジスタ、９……制御回路、S1,S2,
S3,S4……スイッチ、Ｒ……抵抗、30……Ｄフリップフ
ロップ回路。FIG. 1 is a block diagram of a main part of a cascade integration type A / D converter embodying the present invention, and FIG. 2 is a voltage drop of the integrator 1 with a delay element shown in FIG. ) And the state of the output from the D flip-flop circuit, FIG. 3 is a configuration diagram of a general cascade integration A / D conversion circuit, and FIG. 4 is an operation explanatory diagram of the conversion circuit shown in FIG. FIG. 5 is a diagram showing the voltage drop of the integrator 1 and the state of the output from the second comparator when there is no delay element, and FIG. 6 is the output of the integrator instantaneously against external noise. It is a figure which shows the state which reaches 0 level. 1 ... integrator, 21, 22, 23 ... current source, 3 ... first comparator, 4 ... interface, 5 ... 9-bit upper counter, 6 ... second comparator, 7 ... 7-bit low-order counter, 8 ... shift register, 9 ... control circuit, S1, S2,
S3, S4 ... Switch, R ... Resistance, 30 ... D flip-flop circuit.
Claims (1)
号を積分器により積分し、この積分値に電流Ｉ＋ｉ（電
流比I/i＝2n−1;nは後述する下位カウンタのビット数）
を与えて逆積分して第１の設定値に達するまでの時間Ｔ
を下位カウンタで計数し、次に電流ｉを与えて逆積分し
て第２の設定値に達する時間T4を下位カウンタで計数
し、時間値T3及び時間値T4より前記アナログ入力信号に
対応するディジタル信号を得る縦続積分型A/D変換器に
おいて、前記積分器の出力が０になった時点で制御回路
から積分器をリセットするためのスイッチング信号を出
力するようにしたときに、ノイズによって前記積分器の
出力が０になったときはその瞬間的な出力に対しては前
記制御回路からのスイッチング信号が出力しないような
遅れ要素を設けたことを特徴とする縦続積分型A/D変換
器。1. An analog input signal is integrated by an integrator at a constant timing (T), and a current I + i (current ratio I / i = 2 n -1; n is the number of bits of a lower counter described later) is added to the integrated value.
And the time T until the first set value is reached after inverse integration
Is counted by the lower counter, then the time T4 when the current i is applied and inversely integrated to reach the second set value is counted by the lower counter, and the digital value corresponding to the analog input signal is calculated from the time value T3 and the time value T4. In the cascade integration type A / D converter for obtaining a signal, when the control circuit outputs a switching signal for resetting the integrator when the output of the integrator becomes 0, the integration is caused by noise. A cascade integration type A / D converter characterized in that a delay element is provided so that a switching signal from the control circuit is not output to the instantaneous output when the output of the device becomes 0.
Priority Applications (1)
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|---|---|---|---|
| JP1990017764U JP2519545Y2 (en) | 1990-02-23 | 1990-02-23 | Cascade integration type A / D converter |
Applications Claiming Priority (1)
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Publications (2)
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Family Applications (1)
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Family Cites Families (2)
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| JPS573520A (en) * | 1980-06-05 | 1982-01-09 | Tokyo Shibaura Electric Co | Dc power source protecting system |
| JPS5811770A (en) * | 1981-07-14 | 1983-01-22 | Nippon Steel Corp | Manufacture of molten aluminum plated steel plate with excellent corrosion resistance and plating adhesion |
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1990
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